JPH11219599A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11219599A JPH11219599A JP10021670A JP2167098A JPH11219599A JP H11219599 A JPH11219599 A JP H11219599A JP 10021670 A JP10021670 A JP 10021670A JP 2167098 A JP2167098 A JP 2167098A JP H11219599 A JPH11219599 A JP H11219599A
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- signal
- circuit
- test
- semiconductor memory
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Abstract
(57)【要約】
【課題】 選別試験において、デバイスの同時試験個数
を減らすことなく、低速動作の試験装置で高速動作のデ
バイスが試験できる半導体記憶装置を提供する。 【解決手段】 ４バンク構成例による６４Ｍ・シンクロ
ナスＤＲＡＭであって、メモリアレイバンクと、これに
対応するロー／カラムデコーダおよびセンスアンプ＆入
出力バスと、共通のロー／カラムアドレスバッファ、カ
ラムアドレスカウンタ、リフレッシュカウンタ、入力バ
ッファ、出力バッファなどから構成され、ロー／カラム
アドレスバッファに関するテスト回路においては、この
アドレス信号の外部信号が入力される入力バッファ回路
ＩＮＢと、外部信号の周期を１／ｎに分周する分周回路
１／Ｎと、分周回路１／Ｎまたは入力バッファ回路ＩＮ
Ｂの一方の出力を選択するマルチプレクサＭＵＸとから
構成され、入力バッファ回路ＩＮＢの出力と分周回路１
／Ｎの出力とがテストモード時に切り替えられる。
を減らすことなく、低速動作の試験装置で高速動作のデ
バイスが試験できる半導体記憶装置を提供する。 【解決手段】 ４バンク構成例による６４Ｍ・シンクロ
ナスＤＲＡＭであって、メモリアレイバンクと、これに
対応するロー／カラムデコーダおよびセンスアンプ＆入
出力バスと、共通のロー／カラムアドレスバッファ、カ
ラムアドレスカウンタ、リフレッシュカウンタ、入力バ
ッファ、出力バッファなどから構成され、ロー／カラム
アドレスバッファに関するテスト回路においては、この
アドレス信号の外部信号が入力される入力バッファ回路
ＩＮＢと、外部信号の周期を１／ｎに分周する分周回路
１／Ｎと、分周回路１／Ｎまたは入力バッファ回路ＩＮ
Ｂの一方の出力を選択するマルチプレクサＭＵＸとから
構成され、入力バッファ回路ＩＮＢの出力と分周回路１
／Ｎの出力とがテストモード時に切り替えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
選別技術に関し、特に高速動作化対応のＤＲＡＭ、シン
クロナスＤＲＡＭなどのメモリを、これと速度の異なる
低速動作の試験装置で試験する場合に好適な半導体記憶
装置に適用して有効な技術に関する。
選別技術に関し、特に高速動作化対応のＤＲＡＭ、シン
クロナスＤＲＡＭなどのメモリを、これと速度の異なる
低速動作の試験装置で試験する場合に好適な半導体記憶
装置に適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、シンクロナスＤＲＡＭは同期型ＤＲＡＭともいい、
外部クロック信号による完全同期の制御により高速動作
に適している。通常のシンクロナスＤＲＡＭでは複数の
バンクを有し、ユーザは各バンクを独立なメモリとして
扱うことができ、１６Ｍビットでは２バンク方式、６４
Ｍビットでは４バンク方式、２５６Ｍビットでは４〜８
バンク方式が主として用いられている。
て、シンクロナスＤＲＡＭは同期型ＤＲＡＭともいい、
外部クロック信号による完全同期の制御により高速動作
に適している。通常のシンクロナスＤＲＡＭでは複数の
バンクを有し、ユーザは各バンクを独立なメモリとして
扱うことができ、１６Ｍビットでは２バンク方式、６４
Ｍビットでは４バンク方式、２５６Ｍビットでは４〜８
バンク方式が主として用いられている。
【０００３】このような６４Ｍ・シンクロナスＤＲＡＭ
などのメモリの選別試験においては、ボード実装時に与
えるべき外部信号を試験装置のドライバより直接与えて
おり、この際に、シンクロナスＤＲＡＭの実動作に合わ
せた速度の外部信号を試験装置のドライバから供給する
ことが必要である。
などのメモリの選別試験においては、ボード実装時に与
えるべき外部信号を試験装置のドライバより直接与えて
おり、この際に、シンクロナスＤＲＡＭの実動作に合わ
せた速度の外部信号を試験装置のドライバから供給する
ことが必要である。
【０００４】なお、このようなシンクロナスＤＲＡＭな
どのメモリの選別試験に関する技術としては、たとえば
１９９４年１１月５日、株式会社培風館発行の「アドバ
ンスト エレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ
１８３〜Ｐ１８５などに記載される技術などが挙げられ
る。
どのメモリの選別試験に関する技術としては、たとえば
１９９４年１１月５日、株式会社培風館発行の「アドバ
ンスト エレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ
１８３〜Ｐ１８５などに記載される技術などが挙げられ
る。
【０００５】
【発明が解決しようとする課題】ところで、前記のよう
なメモリの選別試験技術においては、低速動作の試験装
置で高速動作のメモリを試験する場合に、たとえば２個
のドライバを切り替えて１個のドライバとして用いるな
ど、複数個のドライバを使用することが必要となってい
る。また、このような方法では、同時に試験するデバイ
スの個数を減らすことになり、選別コストが増大するこ
とも考えられる。
なメモリの選別試験技術においては、低速動作の試験装
置で高速動作のメモリを試験する場合に、たとえば２個
のドライバを切り替えて１個のドライバとして用いるな
ど、複数個のドライバを使用することが必要となってい
る。また、このような方法では、同時に試験するデバイ
スの個数を減らすことになり、選別コストが増大するこ
とも考えられる。
【０００６】そこで、本発明の目的は、ＤＲＡＭ、シン
クロナスＤＲＡＭなどのメモリの選別試験において、同
時に試験するデバイスの個数を減らすことなく、低速動
作の試験装置で高速動作のデバイスを試験することがで
きる半導体記憶装置を提供するものである。
クロナスＤＲＡＭなどのメモリの選別試験において、同
時に試験するデバイスの個数を減らすことなく、低速動
作の試験装置で高速動作のデバイスを試験することがで
きる半導体記憶装置を提供するものである。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】すなわち、本発明の半導体記憶装置は、選
別試験のテストモード機能を有する半導体記憶装置に適
用されるものであり、選別試験のために外部信号の周期
を１／ｎに分周する分周回路と、外部信号が入力される
バッファ回路と、分周回路またはバッファ回路の一方の
出力を選択する選択回路とを有するものである。
別試験のテストモード機能を有する半導体記憶装置に適
用されるものであり、選別試験のために外部信号の周期
を１／ｎに分周する分周回路と、外部信号が入力される
バッファ回路と、分周回路またはバッファ回路の一方の
出力を選択する選択回路とを有するものである。
【００１０】この構成において、選別試験のテストモー
ド時には、選択回路により分周回路からの出力が選択さ
れ、この分周回路により外部信号の周期が１／ｎに分周
され、この分周された信号が内部信号として用いられる
ようにしたものである。
ド時には、選択回路により分周回路からの出力が選択さ
れ、この分周回路により外部信号の周期が１／ｎに分周
され、この分周された信号が内部信号として用いられる
ようにしたものである。
【００１１】さらに、外部信号はアドレス信号またはク
ロック信号に適用され、また選択回路による分周回路の
選択は、ロウアドレスストローブ信号、カラムアドレス
ストローブ信号およびライトイネーブル信号と、アドレ
ス信号との組み合わせによって指定され、特にＤＲＡ
Ｍ、シンクロナスＤＲＡＭなどに適用するようにしたも
のである。
ロック信号に適用され、また選択回路による分周回路の
選択は、ロウアドレスストローブ信号、カラムアドレス
ストローブ信号およびライトイネーブル信号と、アドレ
ス信号との組み合わせによって指定され、特にＤＲＡ
Ｍ、シンクロナスＤＲＡＭなどに適用するようにしたも
のである。
【００１２】よって、前記半導体記憶装置によれば、Ｄ
ＲＡＭ、シンクロナスＤＲＡＭなどの選別試験におい
て、分周回路により周期が１／ｎに分周された信号を内
部信号として用いることにより、デバイスの同時試験個
数を減らすことなく、低速動作の試験装置で高速動作の
デバイスを試験することができる。従って、製品の開発
および選別コストを削減できる。
ＲＡＭ、シンクロナスＤＲＡＭなどの選別試験におい
て、分周回路により周期が１／ｎに分周された信号を内
部信号として用いることにより、デバイスの同時試験個
数を減らすことなく、低速動作の試験装置で高速動作の
デバイスを試験することができる。従って、製品の開発
および選別コストを削減できる。
【００１３】すなわち、低速動作の試験装置の信号をそ
のままデバイスに供給すればよいため、試験装置の２個
のドライバを切り替えて１個のドライバとして用いるな
どのドライバの複数使用は不要となる。このため、デバ
イスの同時試験個数を減らす必要はない。よって、高速
動作化と選別コストの低減を両立させる必要性から、Ｄ
ＲＡＭ、シンクロナスＤＲＡＭなどに最も活用すること
ができる。
のままデバイスに供給すればよいため、試験装置の２個
のドライバを切り替えて１個のドライバとして用いるな
どのドライバの複数使用は不要となる。このため、デバ
イスの同時試験個数を減らす必要はない。よって、高速
動作化と選別コストの低減を両立させる必要性から、Ｄ
ＲＡＭ、シンクロナスＤＲＡＭなどに最も活用すること
ができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１５】図１は本発明の一実施の形態である半導体
記憶装置を示すブロック図、図２は本実施の形態の半導
体記憶装置におけるテスト回路の要部を示すブロック
図、図３は選別試験を説明するための波形図である。
記憶装置を示すブロック図、図２は本実施の形態の半導
体記憶装置におけるテスト回路の要部を示すブロック
図、図３は選別試験を説明するための波形図である。
【００１６】まず、図１により本実施の形態の半導体記
憶装置の構成を説明する。
憶装置の構成を説明する。
【００１７】本実施の形態の半導体記憶装置は、たとえ
ば４バンク構成例による６４Ｍ・シンクロナスＤＲＡＭ
とされ、４個のメモリアレイバンクＭＡＢ０〜ＭＡＢ３
と、各メモリアレイバンクＭＡＢ０〜ＭＡＢ３に対応す
るローデコーダＲＤ、カラムデコーダＣＤおよびセンス
アンプ＆入出力バスＳＡ＆Ｉ／Ｏと、共通のローアドレ
スバッファＲＡＢ、カラムアドレスバッファＣＡＢ、カ
ラムアドレスカウンタＣＡＣ、リフレッシュカウンタＲ
Ｃ、入力バッファＩＢ、出力バッファＯＢ、コントロー
ルロジック＆タイミングジェネレータＣＬ＆ＴＧなどか
ら構成されている。
ば４バンク構成例による６４Ｍ・シンクロナスＤＲＡＭ
とされ、４個のメモリアレイバンクＭＡＢ０〜ＭＡＢ３
と、各メモリアレイバンクＭＡＢ０〜ＭＡＢ３に対応す
るローデコーダＲＤ、カラムデコーダＣＤおよびセンス
アンプ＆入出力バスＳＡ＆Ｉ／Ｏと、共通のローアドレ
スバッファＲＡＢ、カラムアドレスバッファＣＡＢ、カ
ラムアドレスカウンタＣＡＣ、リフレッシュカウンタＲ
Ｃ、入力バッファＩＢ、出力バッファＯＢ、コントロー
ルロジック＆タイミングジェネレータＣＬ＆ＴＧなどか
ら構成されている。
【００１８】このシンクロナスＤＲＡＭには、外部から
アドレス信号Ａ０〜Ａ１３が入力され、ローアドレス信
号ＸＡ０〜ＸＡ１３、カラムアドレス信号ＹＡ０〜ＹＡ
７が生成されて、それぞれローアドレスバッファＲＡ
Ｂ、カラムアドレスバッファＣＡＢに入力される。入出
力データＤＱ０〜ＤＱ１５は、入力バッファＩＢ、出力
バッファＯＢを介して入力または出力される。
アドレス信号Ａ０〜Ａ１３が入力され、ローアドレス信
号ＸＡ０〜ＸＡ１３、カラムアドレス信号ＹＡ０〜ＹＡ
７が生成されて、それぞれローアドレスバッファＲＡ
Ｂ、カラムアドレスバッファＣＡＢに入力される。入出
力データＤＱ０〜ＤＱ１５は、入力バッファＩＢ、出力
バッファＯＢを介して入力または出力される。
【００１９】また、制御信号として、クロック信号ＣＬ
Ｋ、クロックイネーブル信号ＣＫＥ、チップセレクト信
号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラ
ムアドレスストローブ信号／ＣＡＳ、ライトイネーブル
信号／ＷＥ、データマスク信号ＤＱＭなどが外部から入
力され、これらの制御信号に基づいてコントロールロジ
ック＆タイミングジェネレータＣＬ＆ＴＧによりコマン
ド、内部制御信号が生成され、このコマンド、内部制御
信号により内部回路の動作が制御されるようになってい
る。
Ｋ、クロックイネーブル信号ＣＫＥ、チップセレクト信
号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラ
ムアドレスストローブ信号／ＣＡＳ、ライトイネーブル
信号／ＷＥ、データマスク信号ＤＱＭなどが外部から入
力され、これらの制御信号に基づいてコントロールロジ
ック＆タイミングジェネレータＣＬ＆ＴＧによりコマン
ド、内部制御信号が生成され、このコマンド、内部制御
信号により内部回路の動作が制御されるようになってい
る。
【００２０】ここで、シンクロナスＤＲＡＭの動作の概
要を簡単に説明する。なお、シンクロナスＤＲＡＭの動
作は、ローアドレスストローブ信号／ＲＡＳ、カラムア
ドレスストローブ信号／ＣＡＳ、ライトイネーブル信号
／ＷＥの制御信号の立ち上がり／下がりで制御される汎
用ＤＲＡＭに対してコマンドにより制御される。
要を簡単に説明する。なお、シンクロナスＤＲＡＭの動
作は、ローアドレスストローブ信号／ＲＡＳ、カラムア
ドレスストローブ信号／ＣＡＳ、ライトイネーブル信号
／ＷＥの制御信号の立ち上がり／下がりで制御される汎
用ＤＲＡＭに対してコマンドにより制御される。
【００２１】このシンクロナスＤＲＡＭの動作は、全て
システムクロック信号ＣＬＫに同期して行われ、またそ
れぞれの動作はコマンドにより制御される。このコマン
ドは、チップセレクト信号／ＣＳ、カラムアドレススト
ローブ信号／ＣＡＳ、ロウアドレスストローブ信号／Ｒ
ＡＳ、ライトイネーブル信号／ＷＥの制御信号の組み合
わせにより定義される。
システムクロック信号ＣＬＫに同期して行われ、またそ
れぞれの動作はコマンドにより制御される。このコマン
ドは、チップセレクト信号／ＣＳ、カラムアドレススト
ローブ信号／ＣＡＳ、ロウアドレスストローブ信号／Ｒ
ＡＳ、ライトイネーブル信号／ＷＥの制御信号の組み合
わせにより定義される。
【００２２】すなわち、システムクロック信号ＣＬＫの
立ち上がりエッジにおけるこれらの制御信号のＨｉｇｈ
／Ｌｏｗの状態により、バンクアクティブ、リード、ラ
イト、プリチャージ、リフレッシュなどのコマンドが定
義され、これらのコマンドをデコードして各回路に対し
てコマンドに対応する動作を実行させる。
立ち上がりエッジにおけるこれらの制御信号のＨｉｇｈ
／Ｌｏｗの状態により、バンクアクティブ、リード、ラ
イト、プリチャージ、リフレッシュなどのコマンドが定
義され、これらのコマンドをデコードして各回路に対し
てコマンドに対応する動作を実行させる。
【００２３】たとえば、読み出し動作または書き込み動
作の待機状態において、バンクアクティブコマンドの設
定により指定されたメモリアレイバンクを選択して指定
されたワード線を活性化し、そしてリードコマンドを設
定した場合には、選択されたバンクからデータを読み出
し、一方ライトコマンドの設定においては、選択された
バンクにデータを書き込むことができる。
作の待機状態において、バンクアクティブコマンドの設
定により指定されたメモリアレイバンクを選択して指定
されたワード線を活性化し、そしてリードコマンドを設
定した場合には、選択されたバンクからデータを読み出
し、一方ライトコマンドの設定においては、選択された
バンクにデータを書き込むことができる。
【００２４】また、プリチャージコマンドを設定した場
合には、指定されたメモリアレイバンクのプリチャージ
動作を実行することができ、このプリチャージには、読
み出し動作または書き込み動作終了後に自動的にプリチ
ャージ動作を実行するオートプリチャージ付リードコマ
ンド、オートプリチャージ付きライトコマンドなどもあ
る。
合には、指定されたメモリアレイバンクのプリチャージ
動作を実行することができ、このプリチャージには、読
み出し動作または書き込み動作終了後に自動的にプリチ
ャージ動作を実行するオートプリチャージ付リードコマ
ンド、オートプリチャージ付きライトコマンドなどもあ
る。
【００２５】さらに、リフレッシュコマンドには、たと
えばオートリフレッシュとセルフリフレッシュのコマン
ドがあり、オートリフレッシュコマンドの設定において
は、内部でアドレスを発生して自動的にリフレッシュ動
作が実行され、一方セルフリフレッシュ動作はバッテリ
バックアップなどに実行され、このセルフリフレッシュ
動作の終了後はオートリフレッシュ動作が実行される。
えばオートリフレッシュとセルフリフレッシュのコマン
ドがあり、オートリフレッシュコマンドの設定において
は、内部でアドレスを発生して自動的にリフレッシュ動
作が実行され、一方セルフリフレッシュ動作はバッテリ
バックアップなどに実行され、このセルフリフレッシュ
動作の終了後はオートリフレッシュ動作が実行される。
【００２６】以上のようにして、シンクロナスＤＲＡＭ
のバンクアクティブ動作、リード動作、ライト動作、プ
リチャージ動作、リフレッシュ動作が実行される。これ
らの動作は、たとえば電源投入後に全バンクのプリチャ
ージ、モードレジスタのセット、オートリフレッシュが
行われた後に、実際のオペレーション開始により実行さ
れる。
のバンクアクティブ動作、リード動作、ライト動作、プ
リチャージ動作、リフレッシュ動作が実行される。これ
らの動作は、たとえば電源投入後に全バンクのプリチャ
ージ、モードレジスタのセット、オートリフレッシュが
行われた後に、実際のオペレーション開始により実行さ
れる。
【００２７】続いて、図２により、本実施の形態の特徴
である選別試験のテストモード機能を有するテスト回路
を説明する。
である選別試験のテストモード機能を有するテスト回路
を説明する。
【００２８】たとえば、アドレス信号が入力されるロー
アドレスバッファＲＡＢ、カラムアドレスバッファＣＡ
Ｂに関するテスト回路においては、このアドレス信号の
外部信号が入力される入力バッファ回路ＩＮＢと、選別
試験のために外部信号の周期を１／ｎに分周する分周回
路１／Ｎと、分周回路１／Ｎまたは入力バッファ回路Ｉ
ＮＢの一方の出力を選択するマルチプレクサＭＵＸとか
ら構成され、入力バッファ回路ＩＮＢの出力と分周回路
１／Ｎの出力とがテストモード時に切り替えられる。
アドレスバッファＲＡＢ、カラムアドレスバッファＣＡ
Ｂに関するテスト回路においては、このアドレス信号の
外部信号が入力される入力バッファ回路ＩＮＢと、選別
試験のために外部信号の周期を１／ｎに分周する分周回
路１／Ｎと、分周回路１／Ｎまたは入力バッファ回路Ｉ
ＮＢの一方の出力を選択するマルチプレクサＭＵＸとか
ら構成され、入力バッファ回路ＩＮＢの出力と分周回路
１／Ｎの出力とがテストモード時に切り替えられる。
【００２９】すなわち、テストモード時には、マルチプ
レクサＭＵＸにより分周回路１／Ｎからの出力が選択さ
れ、この分周回路１／Ｎによりアドレス信号の周期が１
／ｎに分周され、この分周された信号が内部信号として
用いられる。このテストモードは、ロウアドレスストロ
ーブ信号、カラムアドレスストローブ信号およびライト
イネーブル信号と、アドレス信号との組み合わせによっ
て指定される。
レクサＭＵＸにより分周回路１／Ｎからの出力が選択さ
れ、この分周回路１／Ｎによりアドレス信号の周期が１
／ｎに分周され、この分周された信号が内部信号として
用いられる。このテストモードは、ロウアドレスストロ
ーブ信号、カラムアドレスストローブ信号およびライト
イネーブル信号と、アドレス信号との組み合わせによっ
て指定される。
【００３０】次に、本実施の形態の作用について、図２
を参照しながら図３により選別試験方法を説明する。こ
の選別試験は、組み立て工程が完了したパッケージ製品
において、この製品の良品／不良品を選別するために行
われる。
を参照しながら図３により選別試験方法を説明する。こ
の選別試験は、組み立て工程が完了したパッケージ製品
において、この製品の良品／不良品を選別するために行
われる。
【００３１】たとえば、図３(a) のような周期が１０ｎ
ｓ程度の低速動作の試験装置を用いて、図３(b) のよう
な周期が５ｎｓ程度の高速動作のシンクロナスＤＲＡＭ
を試験する場合には、テスト信号により選別試験のテス
トモードを設定し、マルチプレクサＭＵＸにより分周回
路１／Ｎからの出力を選択する。
ｓ程度の低速動作の試験装置を用いて、図３(b) のよう
な周期が５ｎｓ程度の高速動作のシンクロナスＤＲＡＭ
を試験する場合には、テスト信号により選別試験のテス
トモードを設定し、マルチプレクサＭＵＸにより分周回
路１／Ｎからの出力を選択する。
【００３２】この分周回路１／Ｎでは、入力バッファ回
路ＩＮＢに入力された１０ｎｓ程度の外部信号の周期を
１／２に分周して５ｎｓ程度にする。そして、５ｎｓ程
度の周期に分周された信号を内部信号として用い、この
内部信号をメモリアレイバンクなどの内部回路に供給す
ることにより、選別試験を実行することができる。
路ＩＮＢに入力された１０ｎｓ程度の外部信号の周期を
１／２に分周して５ｎｓ程度にする。そして、５ｎｓ程
度の周期に分周された信号を内部信号として用い、この
内部信号をメモリアレイバンクなどの内部回路に供給す
ることにより、選別試験を実行することができる。
【００３３】さらに高速動作、たとえば図３(c) のよう
な周期が2.５ｎｓ程度の動作速度のシンクロナスＤＲＡ
Ｍを試験する場合には、分周回路１／Ｎにおいて、１０
ｎｓ程度の外部信号の周期を１／４に分周して2.５ｎｓ
程度とすることにより、より高速なシンクロナスＤＲＡ
Ｍの選別試験なども行うことができる。
な周期が2.５ｎｓ程度の動作速度のシンクロナスＤＲＡ
Ｍを試験する場合には、分周回路１／Ｎにおいて、１０
ｎｓ程度の外部信号の周期を１／４に分周して2.５ｎｓ
程度とすることにより、より高速なシンクロナスＤＲＡ
Ｍの選別試験なども行うことができる。
【００３４】また、周期が１０ｎｓ程度の低速動作のシ
ンクロナスＤＲＡＭを試験する場合には、この低速動作
の試験装置を用いて、マルチプレクサＭＵＸにより入力
バッファ回路ＩＮＢからの出力を選択することによっ
て、試験装置と同じ程度の周期による動作速度のシンク
ロナスＤＲＡＭを選別試験することができる。なお、こ
の場合には、分周回路１／Ｎを１／１にしてこの出力を
選択することも可能である。
ンクロナスＤＲＡＭを試験する場合には、この低速動作
の試験装置を用いて、マルチプレクサＭＵＸにより入力
バッファ回路ＩＮＢからの出力を選択することによっ
て、試験装置と同じ程度の周期による動作速度のシンク
ロナスＤＲＡＭを選別試験することができる。なお、こ
の場合には、分周回路１／Ｎを１／１にしてこの出力を
選択することも可能である。
【００３５】同様に、アドレス信号に関する入力バッフ
ァ回路の他に、たとえばクロック信号ＣＬＫ、クロック
イネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、ロ
ーアドレスストローブ信号／ＲＡＳ、カラムアドレスス
トローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、
データマスク信号ＤＱＭなどの制御信号に関するテスト
回路おいても、試験装置の動作速度に影響されることな
く、分周回路により外部信号を所望の周期に分周して内
部信号を発生することで、同じように適用することがで
きる。
ァ回路の他に、たとえばクロック信号ＣＬＫ、クロック
イネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、ロ
ーアドレスストローブ信号／ＲＡＳ、カラムアドレスス
トローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、
データマスク信号ＤＱＭなどの制御信号に関するテスト
回路おいても、試験装置の動作速度に影響されることな
く、分周回路により外部信号を所望の周期に分周して内
部信号を発生することで、同じように適用することがで
きる。
【００３６】従って、本実施の形態の半導体記憶装置に
よれば、外部信号の周期を１／ｎに分周する分周回路１
／Ｎを内蔵し、この分周回路１／Ｎにより分周された信
号を内部信号として用いることにより、低速動作の試験
装置の信号をそのままシンクロナスＤＲＡＭに与えれば
よいため、このシンクロナスＤＲＡＭの同時試験個数を
減らすことなく、低速動作の試験装置で高速動作のシン
クロナスＤＲＡＭを試験することができる。
よれば、外部信号の周期を１／ｎに分周する分周回路１
／Ｎを内蔵し、この分周回路１／Ｎにより分周された信
号を内部信号として用いることにより、低速動作の試験
装置の信号をそのままシンクロナスＤＲＡＭに与えれば
よいため、このシンクロナスＤＲＡＭの同時試験個数を
減らすことなく、低速動作の試験装置で高速動作のシン
クロナスＤＲＡＭを試験することができる。
【００３７】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００３８】たとえば、前記実施の形態においては、４
バンク構成例による６４Ｍ・シンクロナスＤＲＡＭの半
導体記憶装置の例で説明したが、これに限定されるもの
ではなく、８バンク、さらに多バンク化の傾向にあり、
また２５６Ｍビット、さらに大容量化の傾向にあるシン
クロナスＤＲＡＭについても広く適用可能であり、この
ように多バンク、大容量の構成とすることにより本発明
の効果はますます大きくなる。
バンク構成例による６４Ｍ・シンクロナスＤＲＡＭの半
導体記憶装置の例で説明したが、これに限定されるもの
ではなく、８バンク、さらに多バンク化の傾向にあり、
また２５６Ｍビット、さらに大容量化の傾向にあるシン
クロナスＤＲＡＭについても広く適用可能であり、この
ように多バンク、大容量の構成とすることにより本発明
の効果はますます大きくなる。
【００３９】また、シンクロナスＤＲＡＭの他に、ＤＲ
ＡＭ、ＳＲＡＭ、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭなどの他の半導体記憶装置全般につい
ても適用することができる。
ＡＭ、ＳＲＡＭ、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭなどの他の半導体記憶装置全般につい
ても適用することができる。
【００４０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４１】(1).外部信号の周期を１／ｎに分周する分
周回路を有し、選別試験のテストモード時には、この分
周回路により外部信号の周期が１／ｎに分周された信号
が内部信号として用いられることで、デバイスの同時試
験個数を減らすことなく、低速動作の試験装置で高速動
作のデバイスを試験することが可能となる。
周回路を有し、選別試験のテストモード時には、この分
周回路により外部信号の周期が１／ｎに分周された信号
が内部信号として用いられることで、デバイスの同時試
験個数を減らすことなく、低速動作の試験装置で高速動
作のデバイスを試験することが可能となる。
【００４２】(2).試験装置の信号をそのままデバイスに
供給することで、試験装置におけるドライバの複数使用
が不要となるので、コストを低減することが可能とな
る。
供給することで、試験装置におけるドライバの複数使用
が不要となるので、コストを低減することが可能とな
る。
【００４３】(3).前記(1),(2) により、ＤＲＡＭ、シン
クロナスＤＲＡＭなどの半導体記憶装置において、製品
の開発および選別コストが削減でき、特に選別試験にお
ける高速動作化と選別コストの低減を両立させることが
可能となる。
クロナスＤＲＡＭなどの半導体記憶装置において、製品
の開発および選別コストが削減でき、特に選別試験にお
ける高速動作化と選別コストの低減を両立させることが
可能となる。
【図１】本発明の一実施の形態である半導体記憶装置を
示すブロック図である。
示すブロック図である。
【図２】本発明の一実施の形態の半導体記憶装置におけ
るテスト回路の要部を示すブロック図である。
るテスト回路の要部を示すブロック図である。
【図３】(a),(b),(c) は本発明の一実施の形態の半導体
記憶装置において、選別試験を説明するための波形図で
ある。
記憶装置において、選別試験を説明するための波形図で
ある。
ＭＡＢ０〜ＭＡＢ３ メモリアレイバンク ＲＤ ローデコーダ ＣＤ カラムデコーダ ＳＡ＆Ｉ／Ｏ センスアンプ＆入出力バス ＲＡＢ ローアドレスバッファ ＣＡＢ カラムアドレスバッファ ＣＡＣ カラムアドレスカウンタ ＲＣ リフレッシュカウンタ ＩＢ 入力バッファ ＯＢ 出力バッファ ＣＬ＆ＴＧ コントロールロジック＆タイミングジェネ
レータ ＩＮＢ 入力バッファ回路 １／Ｎ 分周回路 ＭＵＸ マルチプレクサ
レータ ＩＮＢ 入力バッファ回路 １／Ｎ 分周回路 ＭＵＸ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04 Ｇ１１Ｃ 11/34 ３７１Ａ 21/822 Ｈ０１Ｌ 27/04 Ｔ
Claims (4)
- 【請求項１】 選別試験のテストモード機能を有する半
導体記憶装置であって、前記選別試験のために外部信号
の周期を１／ｎに分周する分周回路と、前記外部信号が
入力されるバッファ回路と、前記分周回路または前記バ
ッファ回路の一方の出力を選択する選択回路とを有し、
前記選別試験のテストモード時には、前記選択回路によ
り前記分周回路からの出力が選択され、この分周回路に
より前記外部信号の周期が１／ｎに分周され、この分周
された信号が内部信号として用いられることを特徴とす
る半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置であっ
て、前記外部信号は、アドレス信号またはクロック信号
であることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置であっ
て、前記選択回路による前記分周回路の選択は、ロウア
ドレスストローブ信号、カラムアドレスストローブ信号
およびライトイネーブル信号と、アドレス信号との組み
合わせによって指定されることを特徴とする半導体記憶
装置。 - 【請求項４】 請求項１、２または３記載の半導体記憶
装置であって、前記半導体記憶装置は、ＤＲＡＭ、シン
クロナスＤＲＡＭであることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021670A JPH11219599A (ja) | 1998-02-03 | 1998-02-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021670A JPH11219599A (ja) | 1998-02-03 | 1998-02-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11219599A true JPH11219599A (ja) | 1999-08-10 |
Family
ID=12061491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10021670A Pending JPH11219599A (ja) | 1998-02-03 | 1998-02-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11219599A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894942B2 (en) | 2002-05-17 | 2005-05-17 | Hynix Semiconductor, Inc. | Refresh control circuit and method for semiconductor memory device |
| US6906970B2 (en) | 2002-12-30 | 2005-06-14 | Hynix Semiconductor Inc. | Address counter strobe test mode device |
| CN100460888C (zh) * | 2006-10-11 | 2009-02-11 | 威盛电子股份有限公司 | 芯片测试机制与相关方法 |
-
1998
- 1998-02-03 JP JP10021670A patent/JPH11219599A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894942B2 (en) | 2002-05-17 | 2005-05-17 | Hynix Semiconductor, Inc. | Refresh control circuit and method for semiconductor memory device |
| US6906970B2 (en) | 2002-12-30 | 2005-06-14 | Hynix Semiconductor Inc. | Address counter strobe test mode device |
| CN100460888C (zh) * | 2006-10-11 | 2009-02-11 | 威盛电子股份有限公司 | 芯片测试机制与相关方法 |
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