JP4582757B2 - 不揮発性強誘電体メモリを利用したインタリーブ制御装置 - Google Patents

Description

本発明は、不揮発性強誘電体メモリを利用したインタリーブ制御装置に関し、特に、単一ＦｅＲＡＭチップ、マルチバンクＦｅＲＡＭチップ、またはマルチバンクインタリーブＦｅＲＡＭチップで各バンクのインタリーブを独立的に制御し、ローアクセスレイテンシー時間を低減することができるようにする技術である。

一般に、不揮発性強誘電体メモリ、すなわち、ＦｅＲＡＭ（Ferroelectric Random Access Memory）は、ＤＲＡＭ（Dynamic Random Access Memory）程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。

このようなＦｅＲＡＭは、ＤＲＡＭと殆ど類似した構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消失しない。

図１は、一般的な強誘電体の特性であるヒステリシスループ（Hysteresis loop）を示す図である。

ヒステリシスループは、電界により誘起された分極が電界を除去しても残留分極（又は自活分極）の存在により消滅せず、一定量（ｄ、ａ状態）を保持していることが分かる。不揮発性強誘電体メモリセルは、前記ｄ、ａ状態をそれぞれ１、０に対応させて記憶素子に応用したものである。

図２は、従来の不揮発性強誘電体メモリの単位セル素子の構成を示す図である。

不揮発性強誘電体メモリの単位セルは、一方向にビットラインＢＬが形成され、ビットラインＢＬと交差する方向にワードラインＷＬが形成される。そして、ワードラインＷＬに一定の間隔を置いてワードラインＷＬと同一の方向にプレートラインＰＬが形成される。

そして、トランジスタＴ１はゲート端子がワードラインＷＬに連結され、ソース端子はビットラインＢＬに連結され、ドレイン端子は強誘電体キャパシタＦＣ０の一端と連結される。さらに、強誘電体キャパシタＦＣ０の他の一端はプレートラインＰＬに連結される。

このような構成を有する従来の不揮発性強誘電体メモリのデータ入／出力動作を、図３ａ及び図３ｂを参照して説明すると次の通りである。

図３ａは、従来の不揮発性強誘電体メモリのライトモード（write mode）時の動作タイミング図である。

先ず、ライトモード時にアクティブ区間に進入すると、外部から印加されるチップイネーブル信号ＣＥＢがハイからローに活性化され、これと同時にライトイネーブル信号がハイからローに遷移するとライトモードが開始される。次いで、ライトモードでアドレスディコーディングが開始されると、該当ワードラインＷＬに印加されるパルスがローからハイに遷移してセルが選択される。

このように、ワードラインＷＬがハイ状態を保持している区間で、該当プレートラインＰＬには順次一定区間のハイ信号と一定区間のロー信号が印加される。そして、選択されたセルにロジック値１又は０を書き込むため、該当ビットラインＢＬにライトイネーブル信号に同期されるハイ又はロー信号を印加する。このとき、センスアンプイネーブル信号ＳＥＮはハイ状態を保持する。

すなわち、ビットラインＢＬにハイ信号が印加されプレートラインＰＬに印加される信号がロー信号であれば、強誘電体キャパシタＦＣ０には入力データＤＩＮの値がロジック「１」に書き込まれる。そして、ビットラインＢＬにロー信号が印加されてプレートラインＰＬに印加される信号がハイ信号であれば、強誘電体キャパシタＦＣ０には入力データＤＩＮの値がロジック「０」に書き込まれる。

さらに、図３ｂはリードモード（read mode）時の動作タイミング図を示す。

リードモード時にアクティブ区間に進入することになれば、外部でチップイネーブル信号ＣＥＢをハイからローに活性化する。そして、該当ワードラインＷＬが選択される前に全てのビットラインＢＬは、イコライズ（equalize）信号によりロー電圧に等電位される。

そして、各ビットラインＢＬを非活性化させた後アドレスをディコーディングすると、ディコーディングされたアドレスにより該当ワードラインＷＬはハイに遷移されて該当セルを選択する。選択されたセルのプレートラインＰＬにハイ信号を印加し、強誘電体メモリに貯蔵されたロジック値１に相応するデータＱｓを破壊させる。

若し、強誘電体メモリにロジック値０が貯蔵されていれば、それに相応するデータＱｎｓは破壊されない。このように、破壊されたデータと破壊されていないデータは、前述のヒステリシスループの原理により互いに異なる値を出力することになる。

すなわち、データが破壊された場合は図１のヒステリシスループにおいてｄからｆに変更される場合であり、データが破壊されない場合はａからｆに変更される場合である。したがって、一定時間が経過した後センスアンプイネーブル信号ＳＥＮによりセンスアンプがイネーブルされると、データが破壊された場合は出力データＤＯＵＴの値にロジック「１」を出力する。その反面、データが破壊されない場合は出力データＤＯＵＴの値にロジック「０」を出力する。

このように、センスアンプでデータを増幅した後は元のデータに復元しなければならないので、該当ワードラインＷＬにハイ信号を印加した状態でプレートラインＰＬをハイからローに非活性化させる。

一方、図４は従来の不揮発性強誘電体メモリを含む単位メモリバンクの構成図である。

従来の単位メモリバンクはロー選択部１、カラム選択部２、セルアレイブロック３、センスアンプページバッファ部４及びデータ入／出力バッファ部５を備える。

先ず、ロー選択部１は入力されるローアドレスのうち該当ローアドレスを選択してセルアレイブロック３に出力する。セルアレイブロック３は、ロー選択部１から印加される該当ローアドレスにより一つのローが活性化される。選択されたローアドレスに該当するデータは、センスアンプページバッファ４に出力され増幅及び貯蔵される。

カラム選択部２は、入力されるカラムアドレスのうち該当カラムアドレスを選択してセンスアンプページバッファ部４に出力する。そして、センスアンプページバッファ部４は該当カラムアドレスの活性化時、貯蔵されたデータの中でバイト幅又はワード幅等を有するデータをデータ入／出力バッファ部５に出力する。データ入／出力バッファ部５は、センスアンプページバッファ部４から印加されるデータをバッファリングして出力する。

このような従来の単位メモリバンクでカラムアドレスは、ページ（Page）アドレスとしてデータアクセスのとき別途のセンシング過程が不要である。従って、センスアンプページハッファ部４に貯蔵されたデータは、センシング過程なく直ちに出力される。

ところが、ローアドレスはデータアクセス時セルに貯蔵されたデータをセンシングして増幅する過程と、センスアンプでデータを一定時間維持する過程をさらに行うことになる。また、ローアドレスとローアドレス間のアクセス時には、ローアクセス時間に再貯蔵時間（プリチャージ時間）が追加され、さらに多いアクセス時間が必要である。従って、ローアドレスはカラムアドレスに比べ相対的にデータアクセス時間がさらに多く所要される問題点がある。

ところが、従来には複数の単位メモリバンクでデータのアクセス時、アドレスの種類（カラムアドレスかローアドレスか）と関係なくアクセス時間を非効率的に制御し、メモリチップの信頼性を低下させることになる問題点がある。

一方、同期型半導体メモリ装置で使用者の多様な要求に応じて動作モード等を制御するためのデータをモードレジスタに貯蔵する装置が、米国特許USP No. 6,104,668号に開示されたことがある。しかし、従来のこのような装置は、電源のオフの時モードレジスタに貯蔵されたデータが保存されないため、電源の再稼動時動作に必要なデータ等を再びセッティングしなければならない問題点がある。

従って、前述した不揮発性強誘電体メモリを利用したインタリーブ動作を具現して不要なデータアクセス時間を減縮し、電源のオフ時にも貯蔵されたプログラムデータを保存することができるようにする装置に必要性が大きくなった。

本発明は、前述のような問題点を解決するため創出されたもので、単一チップ、マルチバンクチップ、またはマルチバンクインタリーブチップのＦｅＲＡＭアレイにおいて、不揮発性強誘電体メモリを利用して、ＦｅＲＡＭアレイに対してインタリーブ動作をさせまたはさせないよう制御するためのコードをプログラムし、そのプログラムされたコードに従ってＦｅＲＡＭアレイのメモリアドレスへのアクセスを効率的に行うことにより、ローアクセス時間と再貯蔵時間によるシステムアクセスレイテンシー時間を低減することにその目的がある。

前記の目的を達成するための本発明の不揮発性強誘電体メモリを利用したインタリーブ制御装置は、複数の単一バンクを備え、アクセスするアドレス種類によりアクセスに要する時間が異なるように制御されるシングルチップＦｅＲＡＭアレイ；アクセスするアドレス種類に応じて複数の単一バンクのインタリーブ動作を独立的に制御するためのコードを不揮発性強誘電体メモリにプログラムし、不揮発性強誘電体メモリにプログラムされたコードに従い複数の単一バンクのアドレスへのアクセスのし方をインタリーブ動作にするか非インタリーブ動作にするか変更するメモリインタリーブ制御部；及びシングルチップＦｅＲＡＭアレイとメモリインタリーブ制御部の間で相互データを交換するためのバスを備えることを特徴とする。

前述のメモリインタリーブ制御部は、不揮発性強誘電体メモリを利用してインタリーブ動作の制御のためのコードをプログラムする不揮発性インタリーブプログラムレジスタ；及び不揮発性インタリーブプログラムレジスタによりプログラムされたコードに従い、ローアドレスのアクセス区間でのみ前記シングルチップＦｅＲＡＭアレイのアドレスへのアクセスのし方をインタリーブ動作に制御するための制御信号を前記バスを介し前記シングルチップＦｅＲＡＭアレイに出力するインタリーブ制御部を備えることを特徴とする。

さらに、不揮発性インタリーブプログラムレジスタはライトイネーブル信号、チップイネーブル信号、出力イネーブル信号及びリセット信号に従いプログラム命令をコーディングするための命令信号を出力するプログラム命令処理部；
命令信号、入力データ及びパワーアップ検出信号を論理演算してライト制御信号、及びセルプレート信号を出力するプログラムレジスタ制御部；不揮発性強誘電体メモリ素子を備え、ライト制御信号、セルプレート信号、プルアップイネーブル信号及びプルダウンイネーブル信号に従いプログラムされたコード信号を出力するプログラムレジスタアレイ；及びパワーアップ（Power-Up）の時、リセット信号をプログラムレジスタ制御部に出力するリセット回路部を備えることを特徴とする。

さらに、プログラム命令処理部はライトイネーブル信号、チップイネーブル信号、出力イネーブル信号及びリセット信号を論理演算する論理部；論理部の出力信号に対応して前記出力イネーブル信号のトグルを順次フリップフロップさせ、命令信号を出力するフリップフロップ部；及び出力イネーブル信号のオーバートグルを感知するオーバートグル感知部を備えることを特徴とする。

さらに、論理部はライトイネーブル信号とチップイネーブル信号をノア（ＮＯＲ）演算する第１ノアゲート；第１ノアゲートの出力信号と出力イネーブル信号をアンド（ＡＮＤ）演算する第１アンドゲート；及び第１ノアゲートの出力信号、反転したリセット信号及びオーバートグル感知部の出力信号をアンド演算する第２アンドゲートを備えることを特徴とする。

さらに、オーバートグル感知部は命令信号及び出力イネーブル信号をナンド演算する第３ナンドゲートを備えることを特徴とする。

さらに、プログラムレジスタ制御部は、命令信号及び入力データをアンド演算する第３アンドゲート；第３アンドゲートの出力を非反転遅延する第１遅延部；第３アンドゲートの出力信号と第１遅延部の出力信号をノア演算する第２ノアゲート；第２ノアゲートの出力を遅延してライト制御信号を出力する第２遅延部；第２ノアゲートの出力信号とパワーアップ検出信号をノア演算する第３ノアゲート；及び第３ノアゲートの出力信号を反転遅延してセルプレート信号を出力する第３遅延部を備えることを特徴とする。

さらに、プログラムレジスタアレイは、プルアップイネーブル信号のイネーブルのとき電源電圧をプルアップさせるプルアップ駆動素子；プログラムレジスタの両端にクロスカップルド構造に連結され、プルアップ駆動素子から印加される電圧を駆動する第１駆動部；ライト制御信号に従いリセット信号及びセット信号をプログラムレジスタの両端に出力するライトイネーブル制御部；セルプレート信号に従いプログラムレジスタの両端に電圧差を発生させる強誘電体キャパシタ部；プルダウンイネーブル信号のイネーブルのとき接地電圧をプルダウンさせるプルダウン駆動素子；及びプログラムレジスタの両端にクロスカップルド構造に連結され、プルダウン駆動素子から印加される電圧を駆動する第２駆動部を備えることを特徴とする。

さらに、本発明は複数のマルチバンクを備え、アクセスするアドレス種類によりアクセスに要する時間が異なるように制御されるマルチバンクＦｅＲＡＭアレイ；アクセスするアドレス種類に応じて複数のマルチバンクのメモリインタリーブ動作を独立的に制御するためのコードを不揮発性強誘電体メモリにプログラムし、不揮発性強誘電体メモリにプログラムされたコードに従い複数のマルチバンクのアドレスへのアクセスのし方をインタリーブ動作にするか非インタリーブ動作にするか変更するメモリインタリーブ制御部；及びマルチバンクＦｅＲＡＭアレイとメモリインタリーブ制御部の間で、相互にデータを交換（やりとり）するためのバスを備えることを特徴とする。

前述した複数のマルチバンクは、各々独立的に制御される複数のＦｅＲＡＭバンク；及び複数のＦｅＲＡＭバンクどうし相互アドレス／データ／制御信号を交換するための第１バスを備えることを特徴とする。

さらに、複数のマルチバンクは、第１バスを介し複数のＦｅＲＡＭバンクのインタリーブ動作を制御するための第１メモリインタリーブ制御部をさらに備えることを特徴とする。

さらに、メモリインタリーブ制御部は、不揮発性強誘電体メモリを利用してインタリーブ動作の制御のためのコードをプログラムする不揮発性インタリーブプログラムレジスタ；及び不揮発性インタリーブプログラムレジスタによりプログラムされたコードに従い、ローアドレスのアクセス区間でのみマルチバンクＦｅＲＡＭアレイに対するアドレスへのアクセスのし方をインタリーブ動作に制御するための制御信号をバスを介しマルチバンクＦｅＲＡＭアレイに出力するインタリーブ制御部を備えることを特徴とする。

さらに、不揮発性インタリーブプログラムレジスタは、ライトイネーブル信号、チップイネーブル信号、出力イネーブル信号及びリセット信号に従いプログラム命令をコーディングするための命令信号を出力するプログラム命令処理部；命令信号、入力データ及びパワーアップ検出信号を論理演算してライト制御信号、及びセルプレート信号を出力するプログラムレジスタ制御部；不揮発性強誘電体メモリ素子を備え、前記ライト制御信号、セルプレート信号、プルアップイネーブル信号及びプルダウンイネーブル信号に従いプログラムされたコード信号を出力するプログラムレジスタアレイ；及びパワーアップのときリセット信号をプログラム配列レジスタ制御部に出力するリセット回路部をさらに備えることを特徴とする。

さらに、プログラム命令処理部は、ライトイネーブル信号、チップイネーブル信号、出力イネーブル信号及びリセット信号を論理演算する論理部；論理部の出力信号に対応し、出力イネーブル信号のトグルを順次フリップフロップさせ命令信号を出力するフリップフロップ部；及び出力イネーブル信号のオーバートグルを感知するオーバートグル感知部を備えることを特徴とする。

さらに、プログラムレジスタアレイは、プルアップイネーブル信号のイネーブルのとき電源電圧をプルアップさせるプルアップ駆動素子；プログラムレジスタの両端にクロスカップルド構造に連結され、プルアップ駆動素子から印加される電圧を駆動する第１駆動部；ライト制御信号に従い、リセット信号及びセット信号を前記プログラムレジスタの両端に出力するライトイネーブル制御部；セルプレート信号に従い、プログラムレジスタの両端に電圧差を発生させる強誘電体キャパシタ部；プルダウンイネーブル信号のイネーブルのとき接地電圧をプルダウンさせるプルダウン駆動素子；及びプログラムレジスタの両端にクロスカップルド構造に連結され、プルダウン駆動素子から印加される電圧を駆動する第２駆動部を備えることを特徴とする。

さらに、本発明は、アクセスするアドレス種類によりアクセスに要する時間が異なるように制御される複数のマルチバンクインタリーブを備え、各々のマルチバンクインタリーブは不揮発性強誘電体メモリを含んでアクセスするアドレス種類に応じて複数のマルチバンクインタリーブのインタリーブ動作を独立的に制御するためのコードを不揮発性強誘電体メモリにプログラムし、不揮発性強誘電体メモリにプログラムされたコードに従い複数のマルチバンクインタリーブのアドレスへのアクセスのし方をインタリーブ動作にするか非インタリーブ動作にするか変更するマルチバンクインタリーブＦｅＲＡＭアレイ；メモリ制御信号に従い、前記マルチバングインタリーブＦｅＲＡＭアレイのデータ／制御信号／アドレスを選択的に制御するメモリ制御部；及びマルチバンクインタリーブＦｅＲＡＭアレイとメモリ制御部と相互にデータを交換するためのバスを備えることを特徴とする。

前述したマルチバンクインタリーブＦｅＲＡＭアレイは、不揮発性強誘電体メモリを利用しインタリーブ制御のためのコードをプログラムする不揮発性インタリーブプログラムレジスタ；及び不揮発性インタリーブプログラムレジスタによりプログラムされたコードに従い、ロアドレスのアクセス区間でのみマルチバンクインタリーブに対するアドレスへのアクセスのし方をインタリーブ動作に制御するための制御信号をマルチバンクインタリーブに出力するインタリーブ制御部を備えることを特徴とする。

さらに、不揮発性強誘電体メモリを利用して入力されるデータ／制御信号／アドレスに従い、メモリインタリーブ動作をさせまたはさせないよう制御するためのコードをプログラムする不揮発性インタリーブプログラムレジスタ；及び不揮発性インタリーブプログラムレジスタによりプログラムされたコードに従い、複数のバンクを備えるメモリチップアレイのアドレスへのアクセスのし方をインタリーブ動作にするか非インタリーブ動作にするか変更するための制御信号を出力するインタリーブ制御部を備えることを特徴とする。

以上で説明したように、本発明は次のような効果を提供する。

第一、単一ＦｅＲＡＭチップを利用したメモリインタリーブ構造であり、非同期ＦｅＲＡＭ又は同期ＦｅＲＡＭに適用しアドレス種類に従いメモリインタリーブ動作を独立的に制御することができるようになる。

第二、マルチバンクＦｅＲＡＭチップを利用したメモリインタリーブ構造であり、非同期ＦｅＲＡＭ又は同期ＦｅＲＡＭに適用しアドレス種類に従いメモリインタリーブ動作を独立的に制御することができるようになる。

第三、マルチバンクインタリーブＦｅＲＡＭチップを利用したメモリインタリーブ構造であり、マルチバンクＦｅＲＡＭチップの内部にインタリーブ制御部を内蔵し、アドレス種類に従いメモリインタリーブ動作を独立的に制御することができるようになる。

第四、不揮発性インタリーブプログラムレジスタに不揮発性強誘電体レジスタを用いることにより、電源のオフ時にもプログラムデータが損失されないようにする。

以下、添付の図面を参照して本発明の実施例に対し詳しく説明しようとする。

図５は、本発明に係る不揮発性強誘電体メモリを利用したインタリーブ制御装置の概念を説明するための図面である。

アドレスのＬＳＢ（Least Significant Bit；最下位ビット）領域には、メモリバスビット等が位置する。メモリバスビット等は３２ビット、１６ビット、８ビット又は４ビット等のバイト幅を有する。

そして、ローアドレス領域とメモリバス領域の間にはカラムアドレスビット等が位置する。ここで、カラムアドレスビット等により１ページ内のバイト幅データ等がデータバスに載せられることになる。

さらに、ローアドレス領域にはローアドレスビット等が位置する。ここで、ローアドレスビットの中で下位アドレスビット等がメモリインタリーブ範囲に用いられる。そして、ＭＳＢ（Most Significant Bit；最上位ビット）領域には、バンクアドレスビット等が位置する。

図６は、本発明のメモリチップでアドレス種類に伴うアドレスアクセス時間を示す。

先ず、カラムアドレスをアクセスする場合は、センスアンプページバッファに貯蔵されたデータが直ちに出力することができるため、一番短いカラムアクセス時間が所要される。その反面、ローアドレスをアクセスする場合はメモリセルのデータをセンシング及び増幅する動作が伴われるため、さらに多い時間（ロー アクセスレイテンシー時間）が所要される。

さらに、ローアドレスのアクセスのときメモリの動作サイクルを終了しようとすれば、メモリセルセンシング過程で損失されたセルデータを再貯蔵して復旧しなければならないので、セルデータを再貯蔵する再貯蔵レイテンシー時間が追加して所要される。このような時間をプリチャージ（Precharge）時間とも言う。

以上のように一つのアドレスアクセスサイクルを構成することにおいて、前記のように場合の数により全体アクセス時間が定められる。

先ず、最初のローアドレスをアクセスするためにはローアクセス時間が必要である。そして、ローアドレスは同様でカラムアドレスだけを替える場合、カラムアクセス時間が追加して必要である。

さらに、一つのローアドレスに対応する全てのカラムアドレスがアクセスされた以後に次のローアドレスが変更される場合、再貯蔵レイテンシー時間と新しいローアクセス時間が必要である。従って、カラムアクセス、ローアクセス及び再貯蔵区間に対するアクセスを行うため全体アクセスサイクル時間が必要である。

従って、本発明は前述したアドレスの種類を勘案して各バンクのインタリーブ動作を独立的に制御することにより、ローアクセスレイテンシーと再貯蔵レイテンシー時間を低減できるようにする。

図７は、本発明に係る不揮発性強誘電体メモリを利用したインタリーブ制御装置の構成図である。

本発明は、ＣＰＵ（Central Processing Unit；中央制御装置；１０）、システム制御部２０、ＰＣＩ（Peripheral Component Interface；周辺素子インタフェース）バス３０、メモリインタリーブ制御部（Memory Interleave controller；４０）、シングルチップ（Single chip）ＦｅＲＡＭアレイ５０、及びバス６０を備える。ここで、シングルチップＦｅＲＡＭ５０は、複数の単一バンク等５１、５２を備える。

ＣＰＵ１０は、システム制御部２０と連結されシステム動作に必要な動作等を制御する。システム制御部２０は、ＰＣＩバス３０を介しメモリインタリーブ制御部４０と相互にデータを交換する。そして、メモリインタリーブ制御部４０は、アドレス／データ／制御バス６０を介しシングルチップＦｅＲＡＭアレイ５０内の複数の単一バンク等５１、５２と相互にデータを交換する。

図８は、図７のメモリインタリーブ制御部４０の詳細構成を示す。

メモリインタリーブ制御部４０は、不揮発性インタリーブプログラムレジスタ４１とインタリーブ制御部４２を備える。そして、メモリインタリーブ制御部４０は、データバス３１、制御バス３２及びアドレスバス３３を介しシステム制御部２０と情報交換を行う。

ここで、不揮発性インタリーブプログラムレジスタ４１は、不揮発性強誘電体メモリを利用してインタリーブ制御のためのコードをプログラムする。インタリーブ制御部４２は、不揮発性インタリーブプログラムレジスタ４１によりプログラムされたコードに従いシングルチップＦｅＲＡＭアレイ５０のアドレスへのアクセスのし方をインタリーブ動作にするか非インタリーブ動作にするか変更する。

図９は、本発明に係る不揮発性強誘電体メモリを利用したインタリーブ制御装置の他の実施例である。

図９の実施例は、図７の構成に比べてマルチバンクＦｅＲＡＭアレイ７０を備える点が相違する。

マルチバンクＦｅＲＡＭアレイ７０は、ＦｅＲＡＭで構成されたマルチバンク等７１、７２を複数備える。ここで、各々のマルチバンク等７１、７２は、独立的に動作を行う独立したメモリ領域である。マルチバンクＦｅＲＡＭアレイ７０は、アドレス／データ／制御信号を交換するためのバスを共有して用いる。

図１０は、図９のメモリインタリーブ制御部４０の詳細構成を示す。

メモリインタリーブ制御部４０は、不揮発性インタリーブプログラムレジスタ４１とインタリーブ制御部４２を備える。そして、メモリインタリーブ制御部４０は、データバス３１、制御バス３２及びアドレスバス３３を介してシステム制御部２０とデータを交換する。

ここで、不揮発性インタリーブプログラムレジスタ４１は、不揮発性強誘電体メモリを利用してインタリーブ制御のためのコードをプログラムする。インタリーブ制御部４２は、不揮発性インタリーブプログラムレジスタ４１によりプログラムされたコードに従い、マルチバンクＦｅＲＡＭアレイ７０のアドレスへのアクセスのし方をインタリーブ動作にするか非インタリーブ動作にするか変更する。

図１１は、図１０でマルチバンク７１の詳細構成を示す。

マルチバンク７１は複数のＦｅＲＡＭバンク等を備える。複数のＦｅＲＡＭバンク等はアドレス／データ制御バス７３を共有する。

図１２は、図１０に示されたマルチバンク７１の他の実施例である。

マルチバンク７１は複数のＦｅＲＡＭバンク等を備える。複数のＦｅＲＡＭバンク等はアドレス／データ制御バス７３を共有する。そして、メモリインタリーブ制御部８０をさらに備え複数のＦｅＲＡＭバンク等のインタリーブ動作を独立的に制御する。

図１３は、図１２のメモリインタリーブ制御部８０の詳細構成を示す。

メモリインタリーブ制御部８０は、インタリーブ制御部８１と不揮発性インタリーブプログラムレジスタ８２を備える。

ここで、不揮発性インタリーブプログラムレジスタ８２は不揮発性強誘電体メモリを利用してインタリーブ制御のためのコードをプログラムする。インタリーブ制御部８１は、不揮発性インタリーブプログラムレジスタ８２によりプログラムされたコードに従い複数のＦｅＲＡＭバンク等のアドレスへのアクセスのし方をインタリーブ動作にするか非インタリーブ動作にするか変更する。

図１４は、本発明に係る不揮発性強誘電体メモリを利用したインタリーブ制御装置のさらに他の実施例である。

図１４の実施例はＣＰＵ１００、システム制御部１１０、ＰＣＩバス１２０、メモリ制御部１３０、マルチバンクインタリーブＦｅＲＡＭアレイ１４０及びバス１５０を備える。ここで、マルチバンクインタリーブＦｅＲＡＭアレイ１４０は、複数のマルチバンクインタリーブ１４１、１４２を備える。

ＣＰＵ１００は、システム制御部１１０と連結されシステム駆動に必要な動作等を制御する。システム制御部１１０は、ＰＣＩバス１２０を介しメモリ制御部１３０とデータを交換する。

そして、メモリ制御部１３０はアドレス／データ／制御バス１５０を介し、マルチバンクインタリーブＦｅＲＡＭアレイ１４０内の複数のマルチバンクインタリーブ１４１、１４２等とデータを交換する。

ここで、メモリ制御部１３０は、メモリインタリーブを具現するための構成が別途に備えられない。そして、マルチバンクインタリーブＦｅＲＡＭアレイ１４０内の各々のマルチバンクインタリーブ１４１、１４２で、別途のインタリーブ動作を独立的に制御する。

一方、図１５は、本発明の実施例等で不揮発性インタリーブプログラムレジスタに関する詳細構成図である。

不揮発性インタリーブプログラムレジスタは、プログラム命令処理部１６０、プログラムレジスタ制御部１７０、リセット回路部１８０及びプログラムレジスタアレイ１９０を備える。

ここで、プログラム命令処理部１６０はライトイネーブル信号ＷＥＢと、チップイネーブル信号ＣＥＢと、出力イネーブル信号ＯＥＢ及びリセット信号ＲＥＳＥＴに従いプログラム命令をコーディングして命令信号ＣＭＤを出力する。

プログラムレジスタ制御部１７０は、命令信号ＣＭＤ、パワーアップ検出信号ＰＵＰ及び入力データＤＱ＿ｎを論理組合せてライト制御信号ＥＮＷ、及びセルプレート信号ＣＰＬを出力する。

プログラムレジスタアレイ１９０は、プルアップイネーブル信号ＥＮＰ、プルダウンイネーブル信号ＥＮＮ，ライト制御信号ＥＮＷ及びセルプレート信号ＣＰＬに従い制御信号ＲＥ＿ｍ、ＲＥＢ＿ｍを出力する。リセット回路部１８０は、パワーアップのときリセット信号ＲＥＳＥＴをプログラムレジスタ制御部１７０に出力する。

このような構成を有する本発明は、プログラム命令処理部１６０で命令信号ＣＭＤを発生すると、プログラムレジスタ制御部１７０はプログラムレジスタアレイ１９０のコンフィギュ（Configure）データを替えるか設定する。

一方、リセット回路部１８０は、パワーアップ時にリセット信号ＲＥＳＥＴを発生してプログラムレジスタ制御部１７０を活性化させる。この時、プログラムレジスタ制御部１７０から出力された制御信号等は、プログラムレジスタアレイ１９０の不揮発性データを初期化設定するための動作信号等である。

図１６は、図１５のプログラム命令処理部１６０に関する詳細回路図である。

プログラム命令処理部１６０は、論理部１６１、フリップフロップ部１６２及びオーバートグル（Over toggle）感知部１６３を備える。

ここで、論理部１６１はノアゲートＮＯＲ１、アンドゲートＡＤ１、ＡＤ２及びインバータＩＶ１を備える。ノアゲートＮＯＲ１は、ライトイネーブル信号ＷＥＢとチップイネーブル信号ＣＥＢをノア演算する。アンドゲートＡＤ１は、ノアゲートＮＯＲ１の出力信号と出力イネーブル信号ＯＥＢをアンド演算する。インバータＩＶ１は、リセット信号ＲＥＳＥＴを反転する。アンドゲートＡＤ２は、ノアゲートＮＯＲ１の出力信号、インバータＩＶ１の出力信号及びオーバートグル感知部１６３の出力信号をアンド演算する。

そして、フリップフロップ部１６２は複数のフリップフロップＦＦを備える。複数のフリップフロップＦＦは、ノアゲートＮＯＲ１の出力信号が入力されるデータ入力端子ｄと、出力端子ｑが互いに直列に連結されて出力端を介し命令信号ＣＭＤを出力する。そして、フリップフロップＦＦは、アンドゲートＡＤ１からの活性化同期信号が入力される端子ｃｐと、アンドゲートＡＤ２からのリセット信号が入力されるリセット端子Ｒを備える。

ここで、フリップフロップＦＦの端子ｃｐにはチップイネーブル信号ＣＥＢ及びライトイネーブル信号ＷＥＢがローの状態で出力イネーブル信号ＯＥＢが入力される。そして、フリップフロップＦＦのリセット端子Ｒは、チップイネーブル信号ＣＥＢ及びライトイネーブル信号ＷＥＢのうちいずれか一つがハイとなれば、ロー信号が入力されリセットされる。さらに、パワーアップ時にリセット信号ＲＥＳＥＴがハイの区間でフリップフロップＦＦがリセットされる。

さらに、オーバートグル感知部１６３は、命令信号ＣＭＤと出力イネーブル信号ＯＥＢをアンド演算するナンドゲートＮＤ１を備える。オーバートグル感知部１６３は出力イネーブル信号ＯＥＢがｎ回のトグル回数を超過してオーバートグルが発生する場合、フリップフロップ部１６２をリセットさせる。従って、各々のプログラム命令処理部１６０のトグル回数は、相異した値となるよう設定する。

図１７は、図１６のフリップフロップＦＦに関する詳細回路図である。

フリップフロップＦＦは、伝送ゲートＴ１〜Ｔ４、ナンドゲートＮＤ２、ＮＤ３、インバータＩＶ２〜ＩＶ７を備える。ここで、インバータＩＶ２は端子ｃｐの出力を反転して制御信号Ａを出力し、インバータＩＶ３はインバータＩＶ２の出力信号を反転して制御信号Ｂを出力する。

伝送ゲートＴ１は制御信号Ａ、Ｂの状態に従いインバータＩＶ４の出力信号を選択的に出力する。ナンドゲートＮＤ２は、インバータＩＶ５の出力信号とリセット端子Ｒの出力信号をナンド演算して伝送ゲートＴ２に出力する。伝送ゲートＴ２は、制御信号Ａ、Ｂの状態に従いナンドゲートＮＤ２の出力信号を選択的に出力する。

伝送ゲートＴ３は、制御信号Ａ、Ｂの状態に従いインバータＩＶ５の出力信号を選択的に出力する。ナンドゲータＮＤ３は、伝送ゲートＴ３の出力信号とリセットノードＲの出力信号をナンド演算する。インバータＩＶ６は、ナンドゲートＮＤ３の出力信号を反転して伝送ゲートＴ４に出力する。

伝送ゲートＴ４は制御信号Ａ、Ｂの状態に従いインバータＩＶ６の出力信号を選択的に出力する。インバータＩＶ７は、ナンドゲートＮＤ３の出力信号を反転して出力端子ｑに出力する。

従って、入力端子ｄから入力されるデータは、端子ｃｐを介し入力される制御信号が一回トグルされるたびに右側に移動することになる。この時、リセット端子Ｒにロー信号が入力される場合、出力端子ｑにはロー信号が出力されフリップフロップＦＦがリセット状態となる。

図１８は、プログラム命令処理部１６０の動作過程を説明するための図面である。

先ず、命令処理区間ではチップイネーブル信号ＣＥＢ，ライトイネーブル信号ＷＥＢがロー状態を維持する。そして、出力イネーブル信号ＯＥＢがｎ回トグルする間には、命令信号ＣＭＤがディスエーブル状態を維持する。

以後に、プログラマブル活性化区間に進入し、出力イネーブル信号ＯＥＢがｎ回トグルすることになれば命令信号ＣＭＤがハイにイネーブルされる。ここで、出力イネーブル信号ＯＥＢのトグル個数を調整する場合は、直列連結されたフリップフロップＦＦの個数を調整することになる。

図１９は、図１５のプログラムレジスタ制御部１７０の詳細回路図である。

プログラムレジスタ制御部１７０は、アンドゲートＡＤ３、インバータＩＶ８１５、ノアゲートＮＯＲ２、ＮＯＲ３を備える。

ここで、アンドゲートＡＤ４は、ｎ回目命令信号ｎ＿ＣＭＤと入力データＤＱ＿ｎをアンド演算する。インバータＩＶ８〜ＩＶ１０は、アンドゲートＡＤ３の出力信号を反転遅延する。ノアゲートＮＯＲ２は、アンドゲートＡＤ３の出力信号とインバータＩＶ１０の出力信号をノア演算する。インバータＩＶ１１、ＩＶ１２は、ノアゲートＮＯＲ２の出力信号を遅延してライト制御信号ＥＮＷを出力する。

ノアゲートＮＯＲ３は、ノアゲートＮＯＲ２の出力信号とパワーアップ検出信号ＰＵＰをノア演算する。インバータＩＶ１３〜ＩＶ１５は、ノアゲートＮＯＲ３の出力信号を反転遅延してセルプレート信号ＣＰＬを出力する。ここで、パワーアップ検出信号ＰＵＰは、初期のリセット時レジスタに貯蔵されたデータをリードした以後に再びレジスタをセットするための制御信号である。

ｎ回目命令信号ｎ＿ＣＭＤがハイに活性化された後、入力パッドを利用して入力データＤＱ＿ｎをトグルさせると、遅延部１７１の遅延時間ほどのパルル幅を有するライト制御信号ＥＮＷ及びセルプレート信号ＣＰＬが発生する。

図２０は、図１５のプログラムレジスタアレイ１９０に関する詳細回路図である。

プログラムレジスタアレイ１９０は、プルアップ駆動素子Ｐ１、駆動部１９１、ライトイネーブル制御部１９２、強誘電体キャパシタ部１９３、駆動部１９４及びプルダウン駆動素子Ｎ５を備える。

ここで、プルアップ駆動素子Ｐ１は電源電圧ＶＣＣ印加端と駆動部１９１の間に連結され、ゲート端子を介してプルアップイネーブル信号ＥＮＰが印加されるＰＭＯＳトランジスタＰ１を備える。

駆動部１９１は、ラッチ構造のＰＭＯＳトランジスタＰ２、Ｐ３を備える。ＰＭＯＳトランジスタＰ２のゲートは、ＰＭＯＳトランジスタＰ３のドレイン端子と連結され、ＰＭＯＳトランジスタＰ３のゲートはＰＭＯＳトランジスタＰ２のドレイン端子と連結される。

ライトイネーブル制御部１９２は、ＮＭＯＳトランジスタＮ１、Ｎ２を備える。ＮＭＯＳトランジスタＮ１はリセット信号ＲＥＳＥＴ入力端とノードＣＮ１の間に連結され、ゲート端子を介してライト制御信号ＥＮＷが印加される。ＮＭＯＳトランジスタＮ２はセット信号ＳＥＴ入力端とノードＣＮ２の間に連結され、ゲート端子を介しライト制御信号ＥＮＷが印加される。

強誘電体キャパシタ部１９３は、強誘電体キャパシタＦＣ１〜ＦＣ４を備える。強誘電体キャパシタＦＣ１は一端がノードＣＮ１と連結され、他の一端を介してセルプレート信号ＣＰＬが印加される。強誘電体キャパシタＦＣ２は一端がＣＮ２と連結され、他の一端を介しセルプレート信号ＣＰＬが印加される。

そして、強誘電体キャパシタＦＣ３はノードＣＮ１と接地電圧端の間に連結され、強誘電体キャパシタＦＣ４はノードＣＮ２と接地電圧端の間に連結される。ここで、強誘電体キャパシタＦＣ３，ＦＣ４は、セル両端のローディングレベル制御に従い選択的に追加して用いられることもある。

さらに、駆動部１９４は、ラッチ構造のＮＭＯＳトランジスタＮ３、Ｎ４を備える。ＮＭＯＳトランジスタＮ３は、ノードＣＮ１とＮＭＯＳトランジスタＮ５のドレイン端子の間に連結され、ゲート端子がＮＭＯＳトランジスタＮ４のドレイン端子と連結される。そして、ＮＭＯＳトランジスタＮ４は、ノードＣＮ２とＮＭＯＳトランジスタＮ５のドレイン端子の間に連結され、ゲート端子がＮＭＯＳトランジスタＮ３のドレイン端子と連結される。

プルダウン駆動素子Ｎ５は、駆動部１９４と接地電圧ＶＳＳ印加端の間に連結され、ゲート端子を介してプルダウンイネーブル信号ＥＮＮが印加される。

さらに、プログラムレジスタアレイ１９０は、出力端を介して制御信号ＲＥ＿ｍ、ＲＥ＿ｍを出力する。

一方、図２１は本発明の電源投入時にプログラムセルに貯蔵されたデータをセンシングしてリードする動作タイミング図である。

先ず、パワアップ以後Ｔ１区間で電源が安定した電源電圧ＶＣＣレベルに到達すればレセット信号ＲＥＳＥＴがディスエーブルされ、パワーアップ検出信号ＰＵＰがイネーブルされる。

以後に、パワアップ検出信号ＰＵＰのイネーブルに従いセルプレート信号ＣＰＵがハイに遷移する。この時、プログラムレジスタアレイ１９０の強誘電体キャパシタＦＣ１、ＦＣ２に貯蔵された電荷が、強誘電体キャパシタＦＣ３、ＦＣ４のキャパシタンスロードによりセル両端ノードＣＮ１とＣＮ２の電圧差を発生させる。

セル両端ノードＣＮ１、ＣＮ２に充分電圧差が発生するＴ２区間に進入すれば、プルダウンイネーブル信号ＥＮＮがハイにイネーブルされる。そして、プルアップイネーブル信号ＥＮがローにディスエーブルされ、セル両端ノードＣＮ１、ＣＮ２のデータを増幅する。

以後に、Ｔ３区間に進入してセル両端のノードＣＮ１、ＣＮ２のデータ増幅が完了されると、パワーアップ検出信号ＰＵＰ及びセルプレート信号ＣＰＬが再びローに遷移する。従って、破壊された強誘電体キャパシタＦＣ１、または強誘電体キャパシタＦＣ２のハイデータを再び復帰することになる。この時、ライト制御信号ＥＮＷは、ロー状態を維持して外部データが再びライトされることを防止する。

図２２は、本発明のプログラム動作時ｎ回目命令信号ｎ＿ＣＭＤがハイに活性化された後、プログラムレジスタに新しいデータをセットするための動作タイミング図を示す。

先ず、ｎ回目命令信号ｎ＿ＣＭＤがハイにイネーブルされた後一定時間が経過すると、セット信号ＳＥＴ，リセット信号ＲＥＳＥＴが入力される。そして、データ入／出力パッドから印加される入力データＤＱ＿ｎがハイからローにディスエーブルされる。これに伴い、プログラムサイクルが開始されレジスタに新しいデータをライトするためのライト制御信号ＥＮＷ、及びセルプレート信号ＣＰＬがハイに遷移する。この時、プルダウンイネーブル信号ＥＮＮはハイ状態を維持し、プルアップイネーブル信号ＥＮＰはロー状態を維持する。

従って、プログラムレジスタ制御部１７０にｎ回目命令信号ｎ＿ＣＭＤがハイに入力される場合、プログラム命令処理部１６０からの信号流入が遮断される。これに伴い、これ以上制御命令が入力されない状態でプログラム動作を行うことができるようになる。

一般的な強誘電体のヒステリシス特性図である。 従来の不揮発性強誘電体メモリのセル素子の構成を示す図である。 従来の不揮発性強誘電体メモリのライトモードの動作タイミング図である。 従来の不揮発性強誘電体メモリのリードモードの動作タイミング図である。 従来の単位メモリバンクブロック図である。 本発明に係る不揮発性強誘電体メモリを利用したインタリーブ制御装置の概念を説明するための図である。 本発明に係る不揮発性強誘電体メモリを利用したインタリーブ制御装置のアクセス時間を説明するための図である。 本発明に係る不揮発性強誘電体メモリを利用したインタリーブ制御装置の構成図である。 本発明に係る不揮発性強誘電体メモリを利用したインタリーブ制御装置の構成図である。 本発明に係る不揮発性強誘電体メモリを利用したインタリーブ制御装置の他の実施例等である。 本発明に係る不揮発性強誘電体メモリを利用したインタリーブ制御装置の他の実施例等である。 本発明に係る不揮発性強誘電体メモリを利用したインタリーブ制御装置の他の実施例等である。 本発明に係る不揮発性強誘電体メモリを利用したインタリーブ制御装置の他の実施例等である。 本発明に係る不揮発性強誘電体メモリを利用したインタリーブ制御装置の他の実施例等である。 本発明に係る不揮発性強誘電体メモリを利用したインタリーブ制御装置の他の実施例等である。 本発明の不揮発性インタリーブプログラムレジスタに関する詳細構成図である。 図１５のプログラム命令処理部の詳細構成図である。 図１６のフリップフロップに関する詳細回路図である。 図１５のプログラム命令処理部に関する動作タイミング図である。 図１５のプログラムレジスタの制御部に関する詳細回路図である。 図１５のプログラムレジスタアレイに関する詳細回路図である。 本発明のパワーアップモード時の動作タイミング図である。 本発明のプログラム時の動作タイミング図である。

Claims (10)

1. 複数の単一バンクを備え、アクセスするアドレス種類によりアクセスに要する時間が異なるように制御されるシングルチップＦｅＲＡＭアレイ；
   アクセスするアドレス種類に応じて前記複数の単一バンクのインタリーブ動作を独立的に制御するためのコードを不揮発性強誘電体メモリにプログラムし、前記不揮発性強誘電体メモリにプログラムされたコードに従い前記複数の単一バンクのアドレスへのアクセスのし方をインタリーブ動作にするか非インタリーブ動作にするか変更するメモリインタリーブ制御部；及び
   前記シングルチップＦｅＲＡＭアレイと、前記メモリインタリーブ制御部の間で相互データを交換するためのバスを備え、
   前記メモリインタリーブ制御部は、
   前記不揮発性強誘電体メモリを利用し、前記インタリーブ動作をさせまたはさせないよう制御するためのコードをプログラムする不揮発性インタリーブプログラムレジスタ；及び
   前記不揮発性インタリーブプログラムレジスタによりプログラムされたコードに従い、ローアドレスのアクセス区間でのみ前記シングルチップＦｅＲＡＭアレイに対するアドレスへのアクセスのし方を前記インタリーブ動作に制御するための制御信号を前記バスを介し前記シングルチップＦｅＲＡＭアレイに出力するインタリーブ制御部を備える
   ことを特徴とする不揮発性強誘電体メモリを利用したインタリーブ制御装置。
2. 前記不揮発性インタリーブプログラムレジスタは、
   ライトイネーブル信号、チップイネーブル信号、出力イネーブル信号及びリセット信号に従いプログラム命令をコーディングするための命令信号を出力するプログラム命令処理部；
   前記命令信号、入力データ及びパワーアップ検出信号を論理演算してライト制御信号、及びセルプレート信号を出力するプログラムレジスタ制御部；
   不揮発性強誘電体メモリ素子を備え、前記ライト制御信号、前記セルプレート信号、プルアップイネーブル信号及びプルダウンイネーブル信号に従いプログラムされたコード信号を出力するプログラムレジスタアレイ；及び
   パワーアップ（Power-Up）の時、前記リセット信号を前記プログラムレジスタ制御部に出力するリセット回路部を備える
   ことを特徴とする請求項１に記載の不揮発性強誘電体メモリを利用したインタリーブ制御装置。
3. 前記プログラム命令処理部は、
   前記ライトイネーブル信号、前記チップイネーブル信号、前記出力イネーブル信号及び前記リセット信号を論理演算する論理部；
   前記論理部の出力信号に対応し、前記出力イネーブル信号のトグルを順次フリップフロップさせ前記命令信号を出力するフリップフロップ部；及び
   前記出力イネーブル信号のオーバートグルを感知するオーバートグル感知部を備える
   ことを特徴とする請求項２に記載の不揮発性強誘電体メモリを利用したインタリーブ制御装置。
4. 前記プログラムレジスタアレイは、
   前記プルアップイネーブル信号のイネーブル時、電源電圧をプルアップさせるプルアップ駆動素子；
   プログラムレジスタの両端にクロスカップルド構造に連結され、前記プルアップ駆動素子から印加される電圧を駆動する第１駆動部；
   前記ライト制御信号に従い、前記リセット信号及びセット信号を前記プログラムレジスタの両端に出力するライトイネーブル制御部；
   前記セルプレート信号に従い、前記プログラムレジスタの両端に電圧差を発生させる強誘電体キャパシタ部；
   前記プルダウンイネーブル信号のイネーブル時、接地電圧をプルダウンさせるプルダウン駆動素子；及び
   前記プログラムレジスタの両端にクロスカップルド構造に連結され、前記プルダウン駆動素子から印加される電圧を駆動する第２駆動部を備える
   ことを特徴とする請求項２に記載の不揮発性強誘電体メモリを利用したインタリーブ制御装置。
5. 複数のマルチバンクを備え、アクセスするアドレス種類によりアクセスに要する時間が異なるように制御されるマルチバンクＦｅＲＡＭアレイ；
   アクセスするアドレス種類に応じて前記複数のマルチバンクのインタリーブ動作を独立的に制御するためのコードを不揮発性強誘電体メモリにプログラムし、前記不揮発性強誘電体メモリにプログラムされたコードに従い前記複数のマルチバンクのアドレスへのアクセスのし方をインタリーブ動作にするか非インタリーブ動作にするか変更するメモリインタリーブ制御部；及び
   前記マルチバンクＦｅＲＡＭアレイと前記メモリインタリーブ制御部の間で、相互データを交換するためのバスを備え、
   前記メモリインタリーブ制御部は、
   前記不揮発性強誘電体メモリを利用し、前記インタリーブ動作をさせまたはさせないよう制御するためのコードをプログラムする不揮発性インタリーブプログラムレジスタ；及び
   前記不揮発性インタリーブプログラムレジスタによりプログラムされたコードに従い、ローアドレスのアクセス区間でのみ前記マルチバンクＦｅＲＡＭアレイに対するアドレスへのアクセスのし方を前記インタリーブ動作に制御するための制御信号を前記バスを介し前記マルチバンクＦｅＲＡＭアレイに出力するインタリーブ制御部を備える
   ことを特徴とする不揮発性強誘電体メモリを利用したインタリーブ制御装置。
6. 前記複数のマルチバンクは、
   各々独立的に制御される複数のＦｅＲＡＭバンク；
   前記複数のＦｅＲＡＭバンクどうし相互アドレス／データ／制御信号を交換するための第１バス；及び
   前記第１バスを介し、前記複数のＦｅＲＡＭバンクのインタリーブ動作を制御するための第１メモリインタリーブ制御部を備えることを特徴とする請求項５に記載の不揮発性強誘電体メモリを利用したインタリーブ制御装置。
7. 前記不揮発性インタリーブプログラムレジスタは、
   ライトイネーブル信号、チップイネーブル信号、出力イネーブル信号及びリセット信号に従いプログラム命令をコーディングするための命令信号を出力するプログラム命令処理部；
   前記命令信号、入力データ及びパワーアップ検出信号を論理演算してライト制御信号、及びセルプレート信号を出力するプログラムレジスタ制御部；
   不揮発性強誘電体メモリ素子を備え、前記ライト制御信号、前記セルプレート信号、プルアップイネーブル信号及びプルダウンイネーブル信号に従いプログラムされたコード信号を出力するプログラムレジスタアレイ；及び
   パワーアップ時、前記リセット信号を前記プログラム配列レジスタ制御部に出力するリセット回路部を備える
   ことを特徴とする請求項５に記載の不揮発性強誘電体メモリを利用したインタリーブ制御装置。
8. 前記プログラム命令処理部は、
   前記ライトイネーブル信号、前記チップイネーブル信号、前記出力イネーブル信号及び前記リセット信号を論理演算する論理部；
   前記論理部の出力信号に対応し、前記出力イネーブル信号のトグルを順次フリップフロップさせ前記命令信号を出力するフリップフロップ部；及び
   前記出力イネーブル信号のオーバートグルを感知するオーバートグル感知部を備える
   ことを特徴とする請求項７に記載の不揮発性強誘電体メモリを利用したインタリーブ制御装置。
9. 前記プログラムレジスタアレイは
   前記プルアップイネーブル信号のイネーブル時、電源電圧をプルアップさせるプルアップ駆動素子；
   プログラムレジスタの両端にクロスカップルド構造に連結され、前記プルアップ駆動素子から印加される電圧を駆動する第１駆動部；
   前記ライト制御信号に従い、前記リセット信号及びセット信号を前記プログラムレジスタの両端に出力するライトイネーブル制御部；
   前記セルプレート信号に従い、前記プログラムレジスタの両端に電圧差を発生させる強誘電体キャパシタ部；
   前記プルダウンイネーブル信号のイネーブル時、接地電圧をプルダウンさせるプルダウン駆動素子；及び
   前記プログラムレジスタの両端にクロスカップルド構造に連結され、前記プルダウン駆動素子から印加される電圧を駆動する第２駆動部を備える
   ことを特徴とする請求項７に記載の不揮発性強誘電体メモリを利用したインタリーブ制御装置。
10. アクセスするアドレス種類によりアクセスに要する時間が異なるように制御される複数のマルチバンクインタリーブを備え、各々のマルチバンクインタリーブは不揮発性強誘電体メモリを含んでアクセスするアドレス種類に応じて前記複数のマルチバンクインタリーブのインタリーブ動作を独立的に制御するためのコードを前記不揮発性強誘電体メモリにプログラムし、前記不揮発性強誘電体メモリにプログラムされたコードに従い前記複数のマルチバンクインタリーブのアドレスへのアクセスのし方をインタリーブ動作にするか非インタリーブ動作にするか変更するマルチバンクインタリーブＦｅＲＡＭアレイ；
    メモリ制御信号に従い、前記マルチバングインタリーブＦｅＲＡＭアレイのデータ／制御信号／アドレスを選択的に制御するメモリ制御部；及び
    前記マルチバンクインタリーブＦｅＲＡＭアレイと、前記メモリ制御部と相互データを交換するためのバスを備え、
    前記マルチバンクインタリーブＦｅＲＡＭアレイは、
    前記不揮発性強誘電体メモリを利用し、前記インタリーブ動作をさせまたはさせないよう制御するためのコードをプログラムする不揮発性インタリーブプログラムレジスタ；及び
    前記不揮発性インタリーブプログラムレジスタによりプログラムされたコードに従い、ローアドレスのアクセス区間でのみ前記マルチバンクインタリーブに対するアドレスへのアクセスのし方を前記インタリーブ動作に制御するための制御信号を前記マルチバンクインタリーブに出力するインタリーブ制御部を備える
    ことを特徴とする不揮発性強誘電体メモリを利用したインタリーブ制御装置。

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