JP6375884B2 - 半導体記憶装置及びその制御方法 - Google Patents

Description

本発明は、半導体記憶装置及びその制御方法に関する。

強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）のようなデータ破壊型読み出しのメモリにおけるデータの読み出しでは、読み出したデータのメモリセルへの書き込み（再書き込み）を行う。例えば、強誘電体メモリでは、プレートの駆動により強誘電体キャパシタから、選択されたワード線につながるオン状態のアクセストランジスタを介して電荷をビット線に取り出し、それをセンスして読み出しを行い、そして、ビット線から逆の経路で、読み出したデータに応じた電荷を強誘電体キャパシタに書き込む。

メモリにおいて読み出しアクセスのスループットを向上させる１つの方法として、並列して読み出すビット数を増加させる方法がある。しかし、並列して読み出すビット数を単純に増加させると、回路規模が増大したり、同時スイッチングによるピーク電流が増加したりする。また、読み出しアクセスのスループットを向上させる他の方法として、メモリを複数のバンクに分割してアクセスを行うバンクインタリーブ方式がある。

図１５は、バンクインタリーブ方式を適用した半導体記憶装置（強誘電体メモリ）の構成例を示す図である。図１５には、２つのバンクを有する半導体記憶装置１０００を示している。半導体記憶装置１０００に入力されるチップセレクト信号／ＣＳ、アウトプットイネーブル信号／ＯＥ、及びライトイネーブル信号／ＷＥ等の制御信号は、入力バッファ１０１２を介してコントロール回路・タイミング回路１０１３に入力される。コントロール回路・タイミング回路１０１３は、入力される制御信号に応じて、半導体記憶装置１０００内部での動作及びその動作タイミング制御する。

半導体記憶装置１０００に入力されるアドレス信号ＡＤＤの一部（ロー部分）は、ローアドレスバッファ１０１４に入力され、アドレス信号ＡＤＤの一部（コラム部分）は、コラムバッファ１０１９に入力される。半導体記憶装置１０００において入出力されるデータＤＡＴＡは、データ入出力回路１０２５を介して入出力される。

第１のバンクのメモリセルアレイＡ（１０１１Ａ）に対応して、ラッチＡ（１０１５Ａ）、ローアドレスデコーダ１０１６Ａ、ワード線ドライバ１０１７Ａ、プレート線ドライバ１０１８Ａ、ラッチＡ（１０２０Ａ）、コラムデコーダ１０２１Ａ、コラムセレクタ１０２２Ａ、センスアンプ１０２３Ａ、及びライトアンプ１０２４Ａが設けられている。

メモリセルアレイＡ（１０１１Ａ）は、強誘電体キャパシタ（容量）とゲートがワード線に接続されたアクセストランジスタとをそれぞれ有する複数のメモリセルが行列状に配置されている。メモリセルは、ワード線ＷＬとビット線ＢＬとの交差部に配置され、１つのワード線ＷＬ及び１つのプレート線ＰＬには、同じ行に配された複数のメモリセルがレイアウト上で接続され、１つのビット線ＢＬには、同じ列に配された複数のメモリセルがレイアウト上で接続される。

ラッチＡ（１０１５Ａ）は、ローアドレスバッファ１０１４を介して入力される、第１のバンクへのアクセスに係るアドレス信号ＡＤＤの一部（ロー部分）を保持する。ローアドレスデコーダ１０１６Ａは、ラッチＡ（１０１５Ａ）に保持されたアドレス信号ＡＤＤをデコードする。ワード線ドライバ１０１７Ａ及びプレート線ドライバ１０１８Ａは、ローアドレスデコーダ１０１６Ａでのデコード結果、及びコントロール回路・タイミング回路１０１３による制御に応じて、メモリセルアレイＡ（１０１１Ａ）に係るワード線ＷＬ及びプレート線ＰＬをそれぞれ駆動する。

ラッチＡ（１０２０Ａ）は、コラムバッファ１０１９を介して入力される、第１のバンクへのアクセスに係るアドレス信号ＡＤＤの一部（コラム部分）を保持する。コラムデコーダ１０２１Ａは、ラッチＡ（１０２０Ａ）に保持されたアドレス信号ＡＤＤをデコードする。コラムセレクタ１０２２Ａは、コラムデコーダ１０２１Ａでのデコード結果、及びコントロール回路・タイミング回路１０１３による制御に応じて、メモリセルアレイＡ（１０１１Ａ）に係るコラム選択を行う。

センスアンプ１０２３Ａは、メモリセルアレイＡ（１０１１Ａ）からのデータの読み出しにおいて、コラムセレクタ１０２２Ａによって選択されたコラムのビット線ＢＬの電位をセンスし、データ入出力回路１０２５に出力する。ライトアンプ１０２４Ａは、データ入出力回路１０２５を介して入力される書き込みデータを、メモリセルアレイＡ（１０１１Ａ）へ出力する。

また、第２のバンクのメモリセルアレイＢ（１０１１Ｂ）に対応して、同様に、ラッチＢ（１０１５Ｂ）、ローアドレスデコーダ１０１６Ｂ、ワード線ドライバ１０１７Ｂ、プレート線ドライバ１０１８Ｂ、ラッチＢ（１０２０Ｂ）、コラムデコーダ１０２１Ｂ、コラムセレクタ１０２２Ｂ、センスアンプ１０２３Ｂ、及びライトアンプ１０２４Ｂが設けられている。

このように、それぞれのバンク（メモリセルアレイ１０１１）に対して、ラッチ１０１５、ローアドレスデコーダ１０１６、ワード線ドライバ１０１７、プレート線ドライバ１０１８、ラッチ１０２０、コラムデコーダ１０２１、コラムセレクタ１０２２、センスアンプ１０２３、及びライトアンプ１０２４を設ける。そして、一方のメモリセルアレイ１０１１に対するデータ読み出し期間と他方のメモリセルアレイ１０１１に対するデータ再書き込み期間とをオーバーラップさせつつ、読み出しアクセスの期間毎に交互にアクセスを行うことでスループットを向上させることが可能である。

また、強誘電体メモリにおけるメモリセルの構成として、ワード線とビット線とは直交するように配置されている。プレート線の方向に関しては、図１５に示したようにワード線に平行に配置される方式、及びビット線に平行に配置される、すなわちワード線に直交するように配置される方式が知られている（例えば、特許文献１、２参照）。

特開平９−２８８８９４号公報 特開２０１１−１９８４４１号公報

図１５に例示した構成では、半導体記憶装置全体としてはアドレス信号ＡＤＤの入力回路（ローアドレスバッファ１０１４及びコラムバッファ１０１９）とデータ入出力回路１０２５とを２つのバンクで共用するだけである。また、それぞれのバンクに対してローアドレスのラッチ１０１５及びコラムアドレスのラッチ１０２０を設けている。したがって、図１５に示した半導体記憶装置１０００は、アクセスのスループットが向上するものの、回路規模が大きくなり、バンクインタリーブ方式を適用していない単純な半導体記憶装置のおよそ２倍のセルアレイ以外の部分の回路規模になってしまう。

本発明の目的は、回路規模が増大することを抑えて、読み出しアクセスのスループットを向上させることができる半導体記憶装置を提供することにある。

半導体記憶装置の一態様は、ビット線と平行に配置された複数のプレート線と、ワード線とビット線とプレート線とに接続されアレイ状に配置された複数のメモリセルと、ビット線とメモリセルからの読み出しデータが供給されるリードバスとを接続する第１のコラムセレクタと、ビット線とメモリセルへの書き込みデータを供給するライトバスとを接続する第２のコラムセレクタとを有する。メモリセルがビット線及び第１のコラムセレクタを介してリードバスに接続された場合当該メモリセルに接続されるプレート線は第１の電圧から第１の電圧より電圧値が高い第２の電圧に駆動され、メモリセルがビット線及び第２のコラムセレクタを介してライトバスに接続された場合当該メモリセルに接続されるプレート線は第１の電圧に維持され、複数のメモリセルに含まれ同じワード線に接続され互いに異なるコラムアドレスに対応する第１及び第２のメモリセルに対して、第１のメモリセルからリードバスへのデータの読み出しと、第２のメモリセルから読み出したデータのライトバスを介した第２のメモリセルへの再書き込みとを並列して行う。

開示の半導体記憶装置は、１組の回路で同じワード線に接続された異なるコラムのメモリセルに対するデータの読み出しとデータの再書き込みとを並行して行うことができ、回路規模が増大することを抑えて、読み出しアクセスのスループットを向上させることができる。

本発明の第１の実施形態における半導体記憶装置の構成例を示す図である。 本実施形態におけるメモリセルの構成例を示す図である。 図１に示す半導体記憶装置の動作例を示す図である。 第１の実施形態における半導体記憶装置の他の構成例を示す図である。 図４に示す半導体記憶装置の動作例を示す図である。 ４ビットモード及び８ビットモードを説明するための概念図である。 本発明の第２の実施形態における半導体記憶装置の構成例を示す図である。 本発明の第３の実施形態における半導体記憶装置の構成例を示す図である。 第３の実施形態における先読み動作を説明するための図である。 第３の実施形態における半導体記憶装置の動作例を示す図である。 図１０に示す各期間でのメモリセルアレイの状態を説明するための図である。 第３の実施形態における半導体記憶装置のデータ読み出し及びデータ再書き込みに係る構成例を示す図である。 第３の実施形態における動作例を説明するための図である。 第３の実施形態における動作例を説明するための図である。 第３の実施形態における動作例を説明するための図である。 第３の実施形態における動作例を説明するための図である。 第３の実施形態における動作例を説明するための図である。 第３の実施形態における他の動作例を説明するための図である。 第３の実施形態における他の動作例を説明するための図である。 第３の実施形態における他の動作例を説明するための図である。 第３の実施形態における他の動作例を説明するための図である。 バンクインタリーブ方式を適用した半導体記憶装置の構成例を示す図である。

以下、本発明の実施形態を図面に基づいて説明する。
以下に説明する本発明の実施形態における半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）のようなデータ破壊型読み出しの半導体記憶装置であり、読み出しアクセスをデータ読み出し期間とデータ再書き込み期間との２ステージに分けてパイプライン化しアクセスを実行する。パイプライン動作可能な連続する２つの読み出しアクセスでは、先の読み出しアクセスのデータ再書き込み期間と後の読み出しアクセスのデータ読み出し期間の少なくとも一部が重複するようにしてメモリセルアレイ内でインタリーブ動作を行い、読み出しアクセスのスループットを向上させる。

（第１の実施形態）
本発明の第１の実施形態について説明する。図１は、第１の実施形態における半導体記憶装置の構成例を示す図である。第１の実施形態における半導体記憶装置１０は、メモリセルアレイ１１、入力バッファ１２、コントロール回路・タイミング回路１３、ローアドレスバッファ１４、ローアドレスデコーダ１５、及びワード線ドライバ１６を有する。また、半導体記憶装置１０は、コラムバッファ１７、リードコラムデコーダ１８、リードコラムセレクタ１９、プレート線ドライバ２０、ライトコラムラッチ２１、ライトコラムセレクタ２２、センスアンプ２３、ライトアンプ２４、データ入出力回路２５、例外処理部２６、及びレイテンシ要求部２７を有する。

メモリセルアレイ１１は、行列状（アレイ状）に配置された複数のメモリセルを有する。メモリセルは、ワード線ＷＬとビット線ＢＬとの交差部に配置され、１つのワード線ＷＬには、同じ行に配された複数のメモリセルがレイアウト上で接続され、１つのビット線ＢＬ及び１つのプレート線ＰＬには、同じ列に配された複数のメモリセルがレイアウト上で接続される。すなわち、ワード線ＷＬとビット線ＢＬとが直交するように配置されているとともに、プレート線ＰＬがビット線ＢＬに平行に、言い換えればワード線ＷＬに直交するように配置されている。

メモリセルの各々は、例えば図２に示すような不揮発性のメモリセルであり、容量（キャパシタ）２０２及びアクセストランジスタ２０１を有する。図２は、本実施形態におけるメモリセルの構成例を示す図である。図２には、２つのワード線ＷＬ＿Ａ、ＷＬ＿Ｂと、４つのビット線ＢＬ１〜ＢＬ４及びプレート線ＰＬ１〜ＰＬ４とに対応する８つのメモリセルＡ１〜Ａ８を一例として示している。

図２に示す各メモリセルにおいて、容量２０２は、例えば強誘電体キャパシタであり、アクセストランジスタ２０１は、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。容量２０２の一方の電極が、アクセストランジスタ２０１のソース及びドレインの一方に接続され、他方の電極が、プレート線ＰＬに接続されている。アクセストランジスタ２０１のソース及びドレインの他方が、ビット線ＢＬに接続され、アクセストランジスタ２０１のゲートが、ワード線ＷＬに接続されている。

半導体記憶装置１０に入力されるチップセレクト信号／ＣＳ（／は負論理であることを示す。以下についても同様）、アウトプットイネーブル信号／ＯＥ、及びライトイネーブル信号／ＷＥ等の制御信号は、入力バッファ１２を介してコントロール回路・タイミング回路１３に入力される。コントロール回路・タイミング回路１３は、入力される制御信号に応じて、半導体記憶装置１０内部での動作及びその動作タイミングを制御する。

半導体記憶装置１０に入力されるアドレス信号ＡＤＤの一部（ロー部分）は、ローアドレスバッファ１４を介して、ローアドレスデコーダ１５及び例外処理部２６に入力される。ローアドレスデコーダ１５は、入力されたアドレス信号ＡＤＤをデコードする。ワード線ドライバ１６は、ローアドレスデコーダ１５でのデコード結果、及びコントロール回路・タイミング回路１３による制御に応じてワード線ＷＬを駆動する。

半導体記憶装置１０に入力されるアドレス信号ＡＤＤの一部（コラム部分）は、コラムバッファ１７を介して、リードコラムデコーダ１８及び例外処理部２６に入力される。リードコラムデコーダ１８は、入力されたアドレス信号ＡＤＤをデコードする。リードコラムセレクタ１９は、リードコラムデコーダ１８でのデコード結果、及びコントロール回路・タイミング回路１３による制御に応じてコラム選択を行い、選択したコラムのビット線（データの読み出しに係るビット線）ＢＬ（Ｒ）を、センスアンプ２３がつながるリードバスに接続する。プレート線ドライバ２０は、リードコラムデコーダ１８でのデコード結果、及びコントロール回路・タイミング回路１３による制御に応じてプレート線ＰＬを駆動する。なお、データの再書き込みにおいては、プレート線はローレベルとすれば良いため、データの再書き込みのためのプレート線用のコラムラッチやプレート線ドライバは、不要である。

ライトコラムラッチ２１は、リードコラムデコーダ１８でのデコード結果をラッチする。ライトコラムラッチ２１は、読み出しアクセスでは、データ読み出し期間にリードコラムデコーダ１８でのデコード結果に応じて選択されたコラムを示す情報を保持し、書き込みアクセスでは、リードコラムデコーダ１８でのデコード結果に応じて選択するコラムを示す情報を保持する。ライトコラムセレクタ２２は、ライトコラムラッチ２１に保持されている情報、及びコントロール回路・タイミング回路１３による制御に応じてコラム選択を行い、選択したコラムのビット線（データの書き込みに係るビット線）ＢＬ（Ｗ）をライトアンプ２４がつながるライトバスに接続する。なお、ライトコラムラッチ２１は、必要な時点でリセットすることができ、どのコラムも選択しない状態を作ることが可能である。

センスアンプ２３は、メモリセルアレイ１１からのデータの読み出しにおいて、リードコラムセレクタ１９によって選択されたコラムのビット線ＢＬ（Ｒ）の電位をセンスする。センスアンプ２３の出力は、データ入出力回路２５を介してデータＤＡＴＡとして出力されるとともに、ライトアンプ２４に入力される。また、半導体記憶装置１０に入力されるデータＤＡＴＡは、データ入出力回路２５を介してライトアンプ２４に入力される。ライトアンプ２４に入力されたデータは、ライトコラムセレクタ２２によって選択されたコラムのビット線ＢＬ（Ｗ）からメモリセルアレイ１１のメモリセルに書き込まれる。

例外処理部２６は、ローアドレスバッファ１５から入力されるアドレス信号ＡＤＤ、及びコラムバッファ１７から入力されるアドレス信号ＡＤＤに基づいて、読み出しアクセスでのパイプライン動作を妨げる例外の発生を検出する。例外処理部２６は、例えばローアドレスバッファ１５からのアドレス信号ＡＤＤに基づいて、駆動するワード線ＷＬの切り替わりを検出する。また、例外処理部２６は、例えばコラムバッファ１７からのアドレス信号ＡＤＤに基づいて、同一のコラムの連続選択を検出する。例外処理部２６は、発生した例外に応じて例外処理を行う。

レイテンシ要求部２７は、メモリセルアレイ１１に対する連続する２つのアクセスにおける駆動ワード線ＷＬの切り替わりや同一のコラムの連続選択を例外処理部２６が検出した場合に、レイテンシ要求信号ＳＩＧ１を外部に（例えばアクセス要求を行った外部装置等に）出力する。レイテンシ要求信号ＳＩＧ１は、メモリセルアレイへのアクセスに係るパイプラインがビジー状態であり、２つのアクセスのうち、後に要求されたアクセスを受け付けないことを示す信号である。

メモリセルアレイ１１のメモリセルからデータを読み出すデータ読み出し期間においては、ワード線ドライバ１６が、ローアドレスデコーダ１５でのデコード結果を基にアドレス信号ＡＤＤの一部（ロー部分）により指定されたワード線ＷＬをハイレベルに駆動する。また、プレート線ドライバ２０が、リードコラムデコーダ１８でのデコード結果を基にアドレス信号ＡＤＤの一部（コラム部分）により指定されたプレート線ＰＬをハイレベルに駆動し、そのプレート線ＰＬに対応して配置されているビット線ＢＬ（Ｒ）に、アドレス信号ＡＤＤにより指定されたメモリセルに記憶されているデータに応じた電荷を読み出す。

このようにしてメモリセルからの電荷が読み出されるビット線ＢＬ（Ｒ）は、リードコラムセレクタ１９及びリードバスを介してセンスアンプ２３に接続されている。センスアンプ２３は、ビット線ＢＬ（Ｒ）に読み出された電荷をセンスしてデータを出力する。センスアンプ２３から出力されたデータは、データ入出力回路２５を介して出力されるとともに、再書き込みのためにライトアンプ２４に供給される。なお、メモリセルからの読み出しと同時に、プレート線ＰＬがハイレベルであり、ビット線ＢＬ（Ｒ）がローレベルであるため、データを読み出したメモリセルのデータは“０”に書き換えられている。

メモリセルアレイ１１のメモリセルへデータを書き込むデータ再書き込み期間（又はデータ書き込み期間）においては、データ読み出し期間にセンスされたデータ又はデータ入出力回路２５を介して入力されたデータに基づきライトアンプ２４によりライトバスを駆動し、ライトコラムセレクタ２２を介して、再書き込み（書き込み）によって“１”データを書き込むメモリセルに対応するビット線ＢＬ（Ｗ）にハイレベルの信号を供給する。データ再書き込み期間において、ビット線ＢＬ（Ｗ）に対応して配置されているプレート線ＰＬはローレベル（基準電位ＧＮＤ）であるため、メモリセルの強誘電体キャパシタは分極方向が反転して“１”データが書き込まれる。

なお、“０”データを書き込むメモリセルについては、先のデータ読み出し期間に“０”とされた状態を維持する。すなわち、プレート線ＰＬ、ビット線ＢＬ（Ｗ）、及びリードバスともにローレベル（基準電位ＧＮＤ）であり強誘電体キャパシタの両電極が同電位であるため、“０”データの分極方向を維持する。

ここで、メモリセルに対するアクセスでは、アクセスされるメモリセルに対応するワード線ＷＬはハイレベルに駆動される。したがって、データの読み出しと再書き込みが並列に行える、すなわち、先の読み出しアクセスのデータ再書き込み期間の動作と後の読み出しアクセスのデータ読み出し期間の動作を同時に実行し得るのは、同じワード線ＷＬが選択されている場合に限られる。そこで、連続する２つの読み出しアクセスであっても、後の読み出しアクセスで駆動されるワード線ＷＬが切り替わる場合には、レイテンシ要求部２７によりレイテンシ要求信号ＳＩＧ１を半導体記憶装置１０から出力して、先の読み出しアクセスでのデータの再書き込みが終了するまで、後の読み出しアクセスを遅らす要求を出す。

また、連続する２つの読み出しアクセスにおいて、同じコラムが選択される場合には、先の読み出しアクセスのデータ再書き込み期間に選択されるビット線ＢＬ（Ｗ）と、後の読み出しアクセスのデータ読み出し期間に選択されるビット線ＢＬ（Ｒ）とが、同じビット線となってしまう。そのため、先の読み出しアクセスのデータ再書き込み期間の動作と後の読み出しアクセスのデータ読み出し期間の動作を同時に実行することができない。この場合にも、レイテンシ要求部２７によりレイテンシ要求信号ＳＩＧ１を半導体記憶装置１０から出力して、先の読み出しアクセスでのデータの再書き込みが終了するまで、後の読み出しアクセスを遅らす要求を出す。

図３に、図１に示した第１の実施形態における半導体記憶装置の動作例を示す。図３には、アドレスＡ１、Ａ２、Ａ３、Ａ３、Ａ５の順で半導体記憶装置１０に対する読み出しアクセスを行う場合を一例として示している。図３においては、アドレスＡ１、Ａ２、Ａ３、Ａ５によってアクセスされるメモリセルが、図２に示したメモリセルＡ１、Ａ２、Ａ３、Ａ５にそれぞれ対応するものとし、アクセスされるメモリセルの位置を図示している。また、図３においては、各時刻間（例えば、時刻Ｔ１１〜Ｔ１２の期間や時刻Ｔ１５〜時刻Ｔ１６の期間）が、半導体記憶装置の動作クロックの１サイクルに相当する。

時刻Ｔ１１にて、アドレスＡ１が入力され、メモリセルＡ１に対する読み出しアクセスが要求される。このとき、メモリセルアレイ１１のいずれのワード線ＷＬも選択されていない（ハイレベルでない）ので、メモリセルＡ１に対する読み出しアクセスが開始され、メモリセルＡ１からのデータの読み出しが行われる（メモリセルＡ１に対する読み出しアクセスのデータ読み出し期間）。メモリセルＡ１からのデータの読み出しでは、ワード線ＷＬ＿Ａ及びプレート線ＰＬ１がハイレベルに駆動されて、メモリセルＡ１に記憶されていたデータに応じた電荷がビット線ＢＬ１に読み出される。なお、前述したようにメモリセルＡ１のデータは、データの読み出しと同時に“０”に書き換えられている。

そして、時刻Ｔ１２から、ビット線ＢＬ１に読み出された電荷をセンスアンプ２３でセンスして得られたデータＤ１が、データ入出力回路２５を介して出力される。また、再書き込みのためにセンスアンプ２３からデータＤ１がライトアンプ２４に供給され、データＤ１に応じてビット線ＢＬ１が駆動されるとともにプレート線ＰＬ１がローレベルとされて、メモリセルＡ１へのデータの再書き込みが行われる（メモリセルＡ１に対する読み出しアクセスのデータ再書き込み期間）。具体的には、メモリセルＡ１からのデータＤ１が“１”であった場合に、ビット線ＢＬ１がハイレベルにされてメモリセルＡ１に“１”データが書き込まれる。

また、時刻Ｔ１２にて、アドレスＡ２が入力され、メモリセルＡ２に対する読み出しアクセスが要求される。メモリセルＡ１に対するアクセス及びメモリセルＡ２に対するアクセスにおいて、選択される（ハイレベルに駆動される）ワード線は、同じワード線ＷＬ＿Ａであるので、時刻Ｔ１２にて、メモリセルＡ２に対する読み出しアクセスが開始され、メモリセルＡ２からのデータの読み出しが行われる（メモリセルＡ２に対する読み出しアクセスのデータ読み出し期間）。メモリセルＡ２からのデータの読み出しでは、ワード線ＷＬ＿Ａ及びプレート線ＰＬ２がハイレベルに駆動されて、メモリセルＡ２に記憶されていたデータに応じた電荷がビット線ＢＬ２に読み出される。また、メモリセルＡ２のデータは、データの読み出しと同時に“０”に書き換えられている。

時刻Ｔ１３〜時刻Ｔ１４の期間も同様にして、選択される（ハイレベルに駆動される）ワード線が同じワード線ＷＬ＿Ａであるので、メモリセルＡ２に対する読み出しアクセスのデータ再書き込み期間の動作と、メモリセルＡ３に対する読み出しアクセスのデータ読み出し期間の動作とが、並列して行われる。

時刻Ｔ１４から、時刻Ｔ１３において要求されたメモリセルＡ３に対する読み出しアクセスのデータ再書き込み期間の動作が開始される。また、時刻Ｔ１４にて、アドレスＡ３が入力され、メモリセルＡ３に対する読み出しアクセスが要求される。この時刻Ｔ１４において要求されたメモリセルＡ３に対する読み出しアクセスは、時刻Ｔ１３において要求されたメモリセルＡ３に対する読み出しアクセスとは別の読み出しアクセスである。このように、選択される（ハイレベルに駆動される）ワード線は同じワード線ＷＬ＿Ａであるが、同じコラムが選択される（ビット線ＢＬ３をともに使用する）場合、パイプライン動作が不可能であるので、レイテンシ要求信号ＳＩＧ１を出力して、時刻Ｔ１４において要求された読み出しアクセス（後の読み出しアクセス）に対してウェイトサイクルを要求する。

そして、時刻Ｔ１３において要求されたメモリセルＡ３に対する読み出しアクセスのデータ再書き込み期間が終了した後の時刻Ｔ１５にて、時刻Ｔ１４において要求されたメモリセルＡ３に対する読み出しアクセスが開始され、メモリセルＡ３からのデータの読み出しが行われる（メモリセルＡ３に対する読み出しアクセスのデータ読み出し期間）。続く、時刻Ｔ１６から、メモリセルＡ３から読み出したデータＤ３が、データ入出力回路２５を介して出力されるとともに、メモリセルＡ３へのデータの再書き込みが行われる（メモリセルＡ３に対する読み出しアクセスのデータ再書き込み期間）。

メモリセルＡ３に対する読み出しアクセスのデータ再書き込み期間の動作が開始される時刻Ｔ１６にて、アドレスＡ５が入力され、メモリセルＡ５に対する読み出しアクセスが要求される。メモリセルＡ３に対するアクセスではワード線ＷＬ＿Ａが選択され（ハイレベルに駆動され）、メモリセルＡ５に対するアクセスではワード線ＷＬ＿Ｂが選択される（ハイレベルに駆動される）。このように、選択される（ハイレベルに駆動される）ワード線が異なるワード線に切り替わる場合、パイプライン動作が不可能であるので、レイテンシ要求信号ＳＩＧ１を出力して、時刻Ｔ１６において要求された読み出しアクセス（後の読み出しアクセス）に対してウェイトサイクルを要求する。

そして、メモリセルＡ３に対する読み出しアクセスのデータ再書き込み期間が終了した後の時刻Ｔ１７にて、時刻Ｔ１６において要求されたメモリセルＡ５に対する読み出しアクセスが開始され、メモリセルＡ５からのデータの読み出しが行われる（メモリセルＡ５に対する読み出しアクセスのデータ読み出し期間）。メモリセルＡ５からのデータの読み出しでは、ハイレベルに駆動されるワード線がワード線ＷＬ＿Ａからワード線ＷＬ＿Ｂに切り替えられるとともに、プレート線ＰＬ１がハイレベルに駆動される。続く、時刻Ｔ１８から、メモリセルＡ５から読み出したデータＤ５が、データ入出力回路２５を介して出力されるとともに、メモリセルＡ５へのデータの再書き込みが行われる（メモリセルＡ５に対する読み出しアクセスのデータ再書き込み期間）。

以上のようにして、本実施形態における半導体記憶装置は、読み出しアクセスをデータ読み出し期間とデータ再書き込み期間との２ステージに分けてパイプライン化し、メモリセルに対するデータの読み出し及び再書き込みを行う。パイプライン動作可能な連続する２つの読み出しアクセスにおいては、先の読み出しアクセスのデータの再書き込みと、後の読み出しアクセスのデータの読み出しとを同時に（同じサイクルで）行うようにしてインタリーブ動作させる。これにより、読み出しアクセスにおけるデータの再書き込みをバックグランドで実行し、読み出しアクセスのスループットを向上させることができる。また、ライトコラムラッチ２１及びライトコラムセレクタ２２と、例外処理に係る例外処理部２６及びレイテンシ要求部２７とを設けることで２インタリーブの動作を行うことができ、同様に２インタリーブの動作が可能な図１５に示した回路構成と比較して、回路規模の増大を抑制することができる。
なお、図１の２パイプライン式インタリーブ回路で同一アドレスへのアクセスはインタリーブが出来ず遅いサイクルとなるが、図１５の２バンク式のインタリーブも同様に同一アドレスへインタリーブはできないため、性能としては同等となる。

前述した説明では、２パイプライン式の２インタリーブを行う半導体記憶装置を示したが、図４に示すようにして４インタリーブ（４つの順次動作）を行うようにすることも可能である。図４は、第１の実施形態における半導体記憶装置の他の構成例を示す図である。図４において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。

図４に示す半導体記憶装置４００は、メモリセルアレイ１１、入力バッファ１２、コントロール回路・タイミング回路１３、ローアドレスバッファ１４、ローアドレスデコーダ１５、ワード線ドライバ１６、コラムバッファ１７、及びリードコラムデコーダ１８を有する。また、半導体記憶装置４００は、リードコラムラッチ４０１Ａ、４０１Ｂ、リードコラムセレクタ１９Ａ、１９Ｂ、演算回路（論理和演算回路）４０２、プレート線ドライバ２０Ａ、ライトコラムラッチ２１Ａ、２１Ｂ、ライトコラムセレクタ２２Ａ、２２Ｂ、センスアンプ２３Ａ、２３Ｂ、ライトアンプ２４Ａ、２４Ｂ、データ入出力回路２５、例外処理部２６、及びレイテンシ要求部２７を有する。

４パイプライン４インタリーブでの動作を行うには、同時に２つのコラムでプレート線が選択される期間、センスアンプが２つのコラムのメモリセルにつながる期間、ライトアンプが２つのコラムのメモリセルにつながる期間が生じる。そのため、図４に示すように２ステージでの２インタリーブ動作が可能な回路を２組設けて、４インタリーブでの動作を行う。図４において、ライトコラムラッチ２１Ａ、２１Ｂ、ライトコラムセレクタ２２Ａ、２２Ｂ、センスアンプ２３Ａ、２３Ｂ、及びライトアンプ２４Ａ、２４Ｂのそれぞれは、図１に示したライトコラムラッチ２１、ライトコラムセレクタ２２、センスアンプ２３、及びライトアンプ２４と同様である。

リードコラムラッチ４０１Ａは、リードコラムデコーダ１８でのデコード結果をラッチする。リードコラムセレクタ１９Ａは、リードコラムラッチ４０１Ａに保持されている情報、及びコントロール回路・タイミング回路１３による制御に応じてコラム選択を行い、選択したコラムのビット線（データの書き込みに係るビット線）ＢＬＡ（Ｒ）を、センスアンプ２３Ａがつながるリードバスに接続する。また、リードコラムラッチ４０１Ｂは、リードコラムデコーダ１８でのデコード結果をラッチする。リードコラムセレクタ１９Ｂは、リードコラムラッチ４０１Ｂに保持されている情報、及びコントロール回路・タイミング回路１３による制御に応じてコラム選択を行い、選択したコラムのビット線（データの書き込みに係るビット線）ＢＬＢ（Ｒ）を、センスアンプ２３Ｂがつながるリードバスに接続する。なお、リードコラムラッチ４０１Ａ、４０１Ｂは、必要な時点でリセットすることができ、どのコラムも選択しない状態を作ることが可能である。

プレート線ドライバ２０Ａは、演算回路（論理和演算回路）４０２による２つのリードコラムラッチ４０１Ａ、４０１Ｂの出力のＯＲ演算結果、及びコントロール回路・タイミング回路１３による制御に応じてプレート線ＰＬを駆動する。つまり、プレート線ドライバ２０Ａは、リードコラムデコーダ１８でのデコード結果に基づいて、同時に２つのコラムでプレート線ＰＬＡ、ＰＬＢを選択する（ハイレベルに駆動する）ことが可能となっている。

図５は、図４に示した半導体記憶装置４００の動作例を示す図である。図５には、アドレスＡ１、Ａ２、Ａ３、Ａ４、Ａ４、Ａ５、Ａ６の順で半導体記憶装置４００に対する読み出しアクセスを行う場合を一例として示している。図５においては、アドレスＡ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６によってアクセスされるメモリセルが、図２に示したメモリセルＡ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６にそれぞれ対応するものとし、アクセスされるメモリセルの位置を図示している。

また、図５においては、時刻Ｔ２１〜時刻Ｔ２３の期間や時刻Ｔ３０〜時刻Ｔ３２の期間のような、実線で示す時刻同士の間、破線で示す時刻同士の間が、半導体記憶装置４００の動作クロックの１サイクルに相当する。すなわち、半導体記憶装置４００の動作クロックと半導体記憶装置１０の動作クロックとが同じであれば、例えば図５に示す時刻Ｔ２１〜時刻Ｔ２３の期間と、図３に示した時刻Ｔ１１〜時刻Ｔ１２の期間とが同じ長さの期間となる。

アドレスＡ１〜Ａ４にそれぞれ対応するメモリセルＡ１〜Ａ４に対するアクセスで選択される（ハイレベルに駆動される）ワード線は、同じワード線ＷＬ＿Ａであるので、同じコラムを選択しない場合、メモリセルＡ１〜Ａ４に対する読み出しアクセスについてパイプライン動作が可能である。図５に示すように、時刻Ｔ２１にて要求されたメモリセルＡ１（アドレスＡ１）に対する読み出しアクセスは、プレート線ＰＬ１及びビット線ＢＬ１を使用し、データ読み出し期間の動作が時刻Ｔ２１〜時刻Ｔ２３の期間に行われ、データ再書き込み期間の動作が時刻Ｔ２３〜時刻Ｔ２５の期間に行われる。

同様に、時刻Ｔ２２にて要求されたメモリセルＡ２（アドレスＡ２）に対する読み出しアクセスは、プレート線ＰＬ２及びビット線ＢＬ２を使用し、データ読み出し期間の動作が時刻Ｔ２２〜時刻Ｔ２４の期間に行われ、データ再書き込み期間の動作が時刻Ｔ２４〜時刻Ｔ２６の期間に行われる。時刻Ｔ２３にて要求されたメモリセルＡ３（アドレスＡ３）に対する読み出しアクセスは、プレート線ＰＬ３及びビット線ＢＬ３を使用し、データ読み出し期間の動作が時刻Ｔ２３〜時刻Ｔ２５の期間に行われ、データ再書き込み期間の動作が時刻Ｔ２５〜時刻Ｔ２７の期間に行われる。時刻Ｔ２４にて要求されたメモリセルＡ４（アドレスＡ４）に対する読み出しアクセスは、プレート線ＰＬ４及びビット線ＢＬ４を使用し、データ読み出し期間の動作が時刻Ｔ２４〜時刻Ｔ２６の期間に行われ、データ再書き込み期間の動作が時刻Ｔ２６〜時刻Ｔ２８の期間に行われる。

時刻Ｔ２４において要求されたメモリセルＡ４（アドレスＡ４）に対する読み出しアクセスとは別の読み出しアクセスとして、時刻Ｔ２５にて、メモリセルＡ４（アドレスＡ４）に対する読み出しアクセスが要求される。時刻Ｔ２５にて要求されたメモリセルＡ４に対する読み出しアクセスの動作を時刻Ｔ２５から開始すると、時刻Ｔ２４において要求されたメモリセルＡ４に対する読み出しアクセスと、プレート線ＰＬ４及びビット線ＢＬ４を使用する期間が重なってしまう。すなわち、選択される（ハイレベルに駆動される）ワード線が同じであっても、同じコラムが選択される場合、パイプライン動作が不可能となる。そこで、レイテンシ要求信号ＳＩＧ１を出力して、時刻Ｔ２５において要求されたメモリセルＡ４に対する読み出しアクセスに対してウェイトサイクルを要求する。

そして、時刻Ｔ２４において要求されたメモリセルＡ４に対する読み出しアクセスのデータ再書き込み期間が終了した後の時刻Ｔ２８にて、時刻Ｔ２５において要求されたメモリセルＡ４に対する読み出しアクセスが開始される。時刻Ｔ２５において要求されたメモリセルＡ４に対する読み出しアクセスは、プレート線ＰＬ４及びビット線ＢＬ４を使用し、データ読み出し期間の動作が時刻Ｔ２８〜時刻Ｔ３０の期間に行われ、データ再書き込み期間の動作が時刻Ｔ３０〜時刻Ｔ３２の期間に行われる。

メモリセルＡ４に対する読み出しアクセスを実行中の時刻Ｔ２９にて、メモリセルＡ５（アドレスＡ５）に対する読み出しアクセスが要求される。メモリセルＡ４に対するアクセスではワード線ＷＬ＿Ａが選択され（ハイレベルに駆動され）、メモリセルＡ５に対するアクセスではワード線ＷＬ＿Ｂが選択される（ハイレベルに駆動される）。このように、選択される（ハイレベルに駆動される）ワード線が異なるワード線に切り替わる場合、パイプライン動作が不可能であるので、レイテンシ要求信号ＳＩＧ１を出力して、時刻Ｔ２９において要求されたメモリセルＡ５に対する読み出しアクセスに対してウェイトサイクルを要求する。

そして、メモリセルＡ４に対する読み出しアクセスのデータ再書き込み期間が終了した後の時刻Ｔ３２にて、時刻Ｔ２９において要求されたメモリセルＡ５に対する読み出しアクセスが開始される。時刻Ｔ２９において要求されたメモリセルＡ５に対する読み出しアクセスは、ハイレベルに駆動されるワード線がワード線ＷＬ＿Ａからワード線ＷＬ＿Ｂに切り替えられ、プレート線ＰＬ１及びビット線ＢＬ１を使用して、データ読み出し期間の動作が時刻Ｔ３２〜時刻Ｔ３４の期間に行われ、データ再書き込み期間の動作が時刻Ｔ３４〜時刻Ｔ３６の期間に行われる。

その後、時刻Ｔ３３にて要求されたメモリセルＡ６（アドレスＡ６）に対する読み出しアクセスは、プレート線ＰＬ２及びビット線ＢＬ２を使用し、データ読み出し期間の動作が時刻Ｔ３３〜時刻Ｔ３５の期間に行われ、データ再書き込み期間の動作が時刻Ｔ３５〜時刻Ｔ３７の期間に行われる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態における半導体記憶装置は、さらにメモリセルアレイに対するアクセス単位を切り替えられるようにしたものであり、例えば１回のアクセスで読み出せるビット数がＭ×Ｎビット（Ｍ、Ｎは自然数）であるとき、ＭビットデータをＮコラムアドレス分読み出すか、ＮビットデータをＭコラムアドレス分読み出すかを切り替え可能にする。以下では、一例としてメモリセルアレイに対して３２ビットアクセスではあるが、４ビット×８コラムアドレス分のデータを読み出す４ビットモードと、８ビット×４コラムアドレス分のデータを読み出す８ビットモードとに切り替え可能な場合を例に説明する。

図６は、メモリセルアレイに対する１回のアクセスで、４ビット×８コラムアドレス分のアクセスを行う４ビットモードと、８ビット×４コラムアドレス分のアクセスを行う８ビットモードとを説明するための概念図である。４ビットモードと８ビットモードとの切り替えを行うには、図６（Ａ）に示すように４ビット×４コラムアドレスのブロックを多数備え、モードに応じて、そのうちの２つのブロックをセンスアンプやライトアンプに接続し並列してアクセスするブロックの組を制御する。

例えば、４ビットモードでは、１６ビットのデータＤＡＴＡ１、ＤＡＴＡ２をそれぞれ記憶する４ビット×４コラムアドレスのブロックの組６０１Ａや、１６ビットのデータＤＡＴＡ３、ＤＡＴＡ４をそれぞれ記憶する４ビット×４コラムアドレスのブロックの組６０１Ｂが、４ビット×８コラムアドレス分のアクセス単位となる。また、８ビットモードでは、１６ビットのデータＤＡＴＡ１、ＤＡＴＡ３をそれぞれ記憶する４ビット×４コラムアドレスのブロックの組６０２Ａや、１６ビットのデータＤＡＴＡ２、ＤＡＴＡ４をそれぞれ記憶する４ビット×４コラムアドレスのブロックの組６０２Ｂが、８ビット×４コラムアドレス分のアクセス単位となる。

これら４ビット×４コラムアドレスのブロックは、メモリセルアレイにおいては同一のワード線に接続されるように配置されている。そして、図６（Ｂ）に示すように、４ビットモードであるか、８ビットモードであるかを信号等により通知し、モードに応じて同時に選択するコラムを制御することでアクセス単位の切り替えを実現する。

図７は、第２の実施形態における半導体記憶装置の構成例を示す図である。図７において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第２の実施形態における半導体記憶装置１０は、メモリセルアレイ１１、入力バッファ１２、コントロール回路・タイミング回路１３、ローアドレスバッファ１４、ローアドレスデコーダ１５、及びワード線ドライバ１６を有する。また、半導体記憶装置１０は、コラムバッファ１７、リードコラムデコーダ１８、リードコラムセレクタ１９、プレート線ドライバ２０、ライトコラムラッチ２１、ライトコラムセレクタ２２、センスアンプ２３、ライトアンプ２４、データ入出力回路２５、例外処理部２６、レイテンシ要求部２７、及びモードインジケータ７０１を有する。

図７に示す第２の実施形態における半導体記憶装置１０は、図１に示した第１の実施形態における半導体記憶装置１０と基本的には同様の構成であるが、プレート線ＰＬ、リードバスにつながるデータの読み出しに係るビット線ＢＬ（Ｒ）、ライトバスにつながるデータの書き込みに係るビット線ＢＬ（Ｗ）が、それぞれ２つの４ビット×４コラムアドレスの組を選択するように制御される。

リードコラムデコーダ１８は、半導体記憶装置１０に入力されたアドレス信号ＡＤＤの一部（コラム部分）をデコードし、そのデコード結果及びモード信号ｘ４／ｘ８に応じて、異なる２つのコラムの選択信号を出力する。半導体記憶装置１０に入力されるモード信号ｘ４／ｘ８は、４ビット×８コラムアドレス分のアクセスを行う４ビットモードであるか、８ビット×４コラムアドレス分のアクセスを行う８ビットモードであるかを示す信号である。また、モードインジケータ７０１は、メモリセルアレイ１１に対して４ビットモードでアクセスを行っているか、８ビットモードでアクセスを行っているかを通知するモード信号ＳＩＧ２を出力する。

なお、ライトコラムスイッチ２１は、受動的にリードコラムデコーダ１８の出力をラッチするだけであるので、リードコラムデコーダ１８が２つのコラムを選択しても、第１の実施形態のように１つのコラムを選択しても、回路的には同じもので良い。また、同様に、リードコラムセレクタ１９、プレート線ドライバ２０、及びライトコラムセレクタ２２も、リードコラムデコーダ１８やライトコラムスイッチ２１の出力を受けて受動的に動作する回路であるため、２つのコラムが選択されれば２つのコラムに対応したビット線やプレート線を駆動することが可能である。

第２の実施形態における半導体記憶装置も、第１の実施形態と同様に、読み出しアクセスをデータ読み出し期間とデータ再書き込み期間との２ステージに分けてパイプライン化し、メモリセルに対するデータの読み出し及び再書き込みを行う。パイプライン動作可能な連続する２つの読み出しアクセスにおいては、先の読み出しアクセスのデータの再書き込みと、後の読み出しアクセスのデータの読み出しとを同時に（同じサイクルで）行うようにしてインタリーブ動作させ、読み出しアクセスにおけるデータの再書き込みをバックグランドで実行する。したがって、第１の実施形態と同様に、回路規模の増大を抑えて、読み出しアクセスのスループットを向上させることができる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図８は、第３の実施形態における半導体記憶装置の構成例を示す図である。図８において、図１、図７に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。

第３の実施形態における半導体記憶装置は、外部とのインタフェースとして、ＳＰＩ（Serial Peripheral Interface）規格やＩ２Ｃ（Inter-Integrated Circuit）規格等に準拠したシリアルインタフェースを有するシリアルアクセス半導体記憶装置である。ここでは、一例としてＳＰＩ規格に準拠したシリアルインタフェースを有するものとする。また、第３の実施形態における半導体記憶装置は、２パイプライン式の２インタリーブ動作が可能であるとともに、メモリセルアレイに対するアクセス単位を切り替え可能な第２の実施形態における半導体記憶装置をメモリ回路（メモリマクロ）として内部に有している。

図８に示すように、第３の実施形態における半導体記憶装置８００は、強誘電体メモリ回路（ＦｅＲＡＭマクロ）１０、入力バッファ８０１、コントロール回路・タイミング回路８０２、コマンド解析回路８０３、インクリメンタルアドレスレジスタ８０４、モード制御回路８０５、ライトデータレジスタ８０６、出力データレジスタ８０７、セレクタ８０８、及び出力シフトレジスタ８０９を有する。強誘電体メモリ回路（ＦｅＲＡＭマクロ）１０は、メモリセルアレイ１１、マクロ内タイミング・コントロール回路１３、ローアドレスデコーダ１５、ワード線ドライバ１６、リードコラムデコーダ１８、リードコラムセレクタ１９、プレート線ドライバ２０、ライトコラムラッチ２１、ライトコラムセレクタ２２、センスアンプ２３、及びライトアンプ２４を有する。

強誘電体メモリ回路（ＦｅＲＡＭマクロ）１０は、図７に示した第２の実施形態における半導体記憶装置１０と同様のメモリ回路（メモリマクロ）である。強誘電体メモリ回路（ＦｅＲＡＭマクロ）１０は、メモリセルアレイ１１に対する読み出しアクセスをデータ読み出し期間とデータ再書き込み期間とに分けた２パイプライン式の２インタリーブ動作が可能である。また、強誘電体メモリ回路（ＦｅＲＡＭマクロ）１０において、メモリセルアレイ１１に対するアクセスは並列ビットでアクセス（パラレルアクセス）で行われ、アクセス単位を切り替え可能である。

以下では、強誘電体メモリ回路（ＦｅＲＡＭマクロ）１０でのメモリセルアレイ１１に対するアクセス単位は、４ビット×８コラムアドレス分のデータを読み出す４ビットモードと、８ビット×４コラムアドレス分のデータを読み出す８ビットモードとに切り替え可能とする。なお、本実施形態では、メモリセルアレイ１１に対するアクセスについて例外処理が発生しないように、強誘電体メモリ回路（ＦｅＲＡＭマクロ）１０外の回路が制御を行う（例外処理が発生しないようなロジックで使用する）ため、強誘電体メモリ回路（ＦｅＲＡＭマクロ）１０内には例外処理に係る回路（例外処理部及びレイテンシ要求部）を設けていない。

半導体記憶装置８００に入力されるチップセレクト信号／ＣＳ、クロック信号ＣＬＫ、ホールド信号／Ｈｏｌｄ、ライトプロテクト信号／ＷＰｒｏｔｅｃｔ、及び入力データ信号ＳＩ等の信号は、入力バッファ８０１を介してコントロール回路・タイミング回路８０２に入力される。コントロール回路・タイミング回路８０２は、入力される信号に応じて、半導体記憶装置８００内部での動作及びその動作タイミングを制御する。

コマンド解析回路８０３は、入力バッファ８０１を介して入力されるデータ信号ＳＩにより要求される、強誘電体メモリ回路（ＦｅＲＡＭマクロ）１０に対するアクセスコマンドを解析する。本実施形態におけるシリアルアクセス半導体記憶装置には、例えば１アドレス（８ビット）単位のリードアクセス及びライトアクセスと、クロック信号ＣＬＫが供給される間はアドレスを１ずつ増加させながら連続アクセスするリードシリアルアクセス及びライトシリアルアクセスとのコマンドがある。インクリメンタルアドレスレジスタ８０４は、リードシリアルアクセス及びライトシリアルアクセスにおいて、コマンド解析回路８０３からの指示に応じて強誘電体メモリ回路（ＦｅＲＡＭマクロ）１０に供給するアドレスを１ずつインクリメントさせるとともに、強誘電体メモリ回路（ＦｅＲＡＭマクロ）１０に出力するアドレスを保持する。

モード制御回路８０５は、コマンド解析回路８０３での解析結果に応じて、リードシリアルアクセス及びライトシリアルアクセスでの強誘電体メモリ回路（ＦｅＲＡＭマクロ）１０に対する１回目のアクセスを４ビットモードで行い、それ以外のアクセス（リードシリアルアクセス及びライトシリアルアクセスでの２回目以降のアクセス、８ビット単位のリードアクセス及びライトアクセス）を８ビットモードで行うように制御する。ライトデータレジスタ８０６は、半導体記憶装置８００に入力されるシリアルデータを、シリアル−パラレル変換してパラレルデータとして強誘電体メモリ回路（ＦｅＲＡＭマクロ）１０に供給するためのレジスタである。

出力データレジスタ８０７は、強誘電体メモリ回路（ＦｅＲＡＭマクロ）１０から４ビットモード又は８ビットモードで読み出されたデータ（パラレルデータ）を保持する。セレクタ８０８は、モード制御回路８０５の出力に応じて、強誘電体メモリ回路（ＦｅＲＡＭマクロ）１０から読み出され出力データレジスタ８０７に保持されたデータを選択出力する。出力データレジスタ８０７及びセレクタ８０８により、強誘電体メモリ回路（ＦｅＲＡＭマクロ）１０から４ビットモード又は８ビットモードで読み出されたデータ（パラレルデータ）は、８ビットモードの形式に整形される。出力シフトレジスタ８０９は、出力データレジスタ８０７及びセレクタ８０８を介して出力されるデータ（パラレルデータ）を、パラレル−シリアル変換して出力データ信号ＳＯとして出力する。

ここで、シリアルインタフェースを介してアクセスを行うＳＰＩ規格等に準拠したシリアルアクセス半導体記憶装置においては、クロック毎にコマンドに続くアドレスをシリアルに読み込み、読み込み完了後の次のクロックでデータをシリアル出力しなくてはいけない場合がある。このような場合には、半導体記憶装置は、クロックの０．５サイクルでのアクセスが間に合わないため、アドレスの最終ビットの１つ前のビットが決まるサイクルで２バイトのアクセスを開始し、最終ビットが決まった後にどちらのバイトのデータを出力するかを決める先読みを行う。このような先読みを行うことで、クロックの１．５サイクルのアクセスタイムの半導体記憶装置があれば、データ出力が間に合うこととなる。同様に、アドレスの最終ビットの２つ前のビットが決まるサイクルで４バイトのアクセスを開始して１／４選択を行い１バイトのデータを出力するようにすることで、クロックの２．５サイクルのアクセスタイムの半導体記憶装置があれば、データ出力が間に合う。

前述したような先読みは、強誘電体メモリにおいてはプレート線の駆動電流がピークとなるため、４バイト（３２ビット）の並列アクセスが限界とすると、アドレスの最終ビットの３つ前のビットが決まるサイクルで４ビット（上位半分のデータ）×８コラムアドレス分のアクセスを開始してクロックの３．５サイクルのアクセスタイムとし、最初の４ビットの出力を完了する前に、残りの４ビット（下位半分のデータ）のアクセスを行えばクロックの４サイクルのアクセスタイムで済むこととなる。

強誘電体メモリでは、リードアクセスにおいて破壊読み出ししたデータの再書き込みが必要である。そこで、２パイプライン式の２インタリーブ動作が可能なメモリ回路を適用することで、最初の４ビット（上位半分のデータ）の再書き込みと次の４ビット（下位半分のデータ）の読み出しとを並列に行うことで、クロックの高速化や要求されるアクセスタイムの低減を図ることができる。例えば、本実施形態のように４ビットモード及び８ビットモードを切り替えられるようにし、４ビットモードでアクセスを行うことで、３２ビットアクセスではあるがアドレス３ビット分の先読みを行うことが可能となる。

図９（Ａ）に示すように、上位４ビットのデータについて、４ビット×８コラムアドレス分のデータを読み出す４ビットモードで、最上位アドレスからアドレスＡ（３）が入力された段階で、最下位の３ビットのアドレスＡ（２）、Ａ（１）、Ａ（０）の値に応じて可能性のある８通りのアドレスに対してアクセスを開始する。そして、アドレスの最終ビットＡ（０）が決まったときに８つの内から１つを選択することで、クロックの３．５サイクルのアクセスタイムでのデータ出力が可能となる。下位４ビットのデータについては、上位４ビットのデータを出力している次の４サイクル内で４ビット×８コラムアドレス分のデータの読み出しを行う。上位４ビットのデータについての４ビットモードでのアクセスと、下位４ビットのデータについての４ビットモードでのアクセスでは、選択するプレート線とビット線とは異なるためにインタリーブ動作を実現することができる。

図９（Ａ）には、クロックの３サイクルのアクセスタイムの例を示しており、さらにメモリセルアレイから最初のデータＤ０〜Ｄ７を出力した後に、選択するワード線が切り替わるので、コマンド解析回路８０３の制御により、続く読み出しアクセスを遅らす場合を示している。図９（Ａ）に示す例では、読み出したデータの再書き込みを行うため、データＤ５を出力した後に、次のアクセスである８ビット×４コラムアドレス分のアクセスを行う。なお、８ビット×４コラムアドレス分のデータを読み出す８ビットモードだけである場合には、図９（Ｂ）に示すようにクロック２．５サイクル分の早いアクセスタイムが要求される。

図１０に、図８に示した第３の実施形態における半導体記憶装置１０の動作例を示す。図１０において、ＩＯ１は外部入力アドレスＡの最下位の４ビットの入力、ＩＯ２は読み出されたアドレスＡ１のうち４ビットデータの出力（外部入力アドレスＡに対する下位４ビットデータ）、ＩＯ３は読み出されたアドレスＡ２のうち４ビットデータの出力（外部入力アドレスＡに対する上位４ビットデータ）、ＩＯ４は読み出されたアドレスＡ３の８ビットデータの出力（外部入力アドレスＡを＋１インクリメントしたアドレスに対するデータ出力）を示している。図１０に示す期間ＳＴ１では、アドレスＡ１に対応する下位４ビット×８コラムアドレス分のデータの読み出しアクセス（つまり外部入力アドレスＡの下位３ビットの全組み合わせである８つのアドレスに並列アクセスをしているが８ビットデータアクセスでなく下位４ビットデータアクセスである）を行い、期間ＳＴ２では、アドレスＡ１に対応する下位４ビット×８コラムアドレス分のデータの再書き込みアクセスとアドレスＡ２に対応する上位４ビット×８コラムアドレス分のデータの読み出しアクセス（つまり外部入力アドレスＡの下位３ビットの全組み合わせである８つのアドレスに並列アクセスをしているが８ビットデータアクセスでなく上位４ビットデータアクセスである。ただし上位と下位のデータを切り分けるのはコラムアドレスの１ビットであるので、具体的にはＡ（ｎ）−Ａ（０）の外部アドレス（８ビットのデータセルの組が１アドレスに対応）に対して 下位Ａ（ｍ）−Ａ（０）をコラムアドレスへ割り振っており、ただし８アドレスまたは４アドレス分の並列アクセスを行うため、Ａ（ｍ）−Ａ（３）、０＝Ａ１：ｘ４モード下位 、Ａ（ｍ）−Ａ（３）、１＝ Ａ２：ｘ４モード上位、Ａ（ｍ）−Ａ（３）＝Ａ３：ｘ８モード である）とを並列に行う。

期間ＳＴ３では、アドレスＡ２に対応する上位４ビット×８コラムアドレス分のデータの再書き込みアクセスを行う。なお、期間ＳＴ３では、選択するワード線の切り替えを行う必要があるため、アドレスＡ３に対応する８ビット×４コラムアドレス分のデータの読み出しアクセスは同時には行われない。続き、期間ＳＴ４では、アドレスＡ３に対応する８ビット×４コラムアドレス分のデータの読み出しアクセスを行い、期間ＳＴ５では、アドレスＡ３に対応する８ビット×４コラムアドレス分のデータの再書き込みアクセスを行う。

図１１は、図１０に示した各期間でのメモリセルアレイの状態を説明するための図である。図１１（Ａ）は図１０に示した期間ＳＴ１の状態を模式的に示しており、図１１（Ｂ）は図１０に示した期間ＳＴ２の状態を模式的に示しており、図１１（Ｃ）は図１０に示した期間ＳＴ３の状態を模式的に示している。また、図１１（Ｄ）は図１０に示した期間ＳＴ４の状態を模式的に示しており、図１１（Ｅ）は図１０に示した期間ＳＴ５の状態を模式的に示している。

すなわち、図１１（Ａ）に示すように、図１０に示した期間ＳＴ１においては、ワード線ＷＬａ及び太実線で示す高電位読み出し選択されたプレート線ＰＬ１、ＰＬ３が接続されるメモリセルに対して読み出しアクセスを行う。図１１（Ｂ）に示すように、図１０に示した期間ＳＴ２においては、ワード線ＷＬａ及び太破線で示す低電位再書き込み中のプレート線ＰＬ１、ＰＬ３が接続されるメモリセルに対して再書き込みアクセスを行うとともに、ワード線ＷＬａ及びプレート線ＰＬ２、ＰＬ４が接続されるメモリセルに対して読み出しアクセスを行う。そして、図１１（Ｃ）に示すように、図１０に示した期間ＳＴ３においては、ワード線ＷＬａ及びプレート線ＰＬ２、ＰＬ４が接続されるメモリセルに対して再書き込みアクセスを行う。

また、図１１（Ｄ）に示すように、図１０に示した期間ＳＴ４においては、ワード線ＷＬｂ及びプレート線ＰＬ１、ＰＬ２が接続されるメモリセルに対して読み出しアクセスを行う。図１１（Ｅ）に示すように、図１０に示した期間ＳＴ５においては、ワード線ＷＬｂ及びプレート線ＰＬ２、ＰＬ４が接続されるメモリセルに対して再書き込みアクセスを行う。

図１２は、第３の実施形態における半導体記憶装置８００でのメモリセルアレイからのデータ読み出し及びデータ再書き込みに係る構成例を示す図である。図１２に示すように、プレート線ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４が配置された各メモリセルブロックに対して、リードバスをそれぞれ介してセンスアンプ９０１Ａ（ＳＡ（０−１５））に接続するための読み出しコラムセレクタとセンスアンプ９０１Ｂ（ＳＡ（１６−３１））に接続するための読み出しコラムセレクタとを有している。また、センスアンプ９０１Ａ、９０１Ｂと同様に、データの書き込みに係るライトアンプ９０２Ａ（ＷＡ（０−１５））とライトアンプ９０２Ｂ（ＷＡ（１６−３１））とを有している。

センスアンプ９０１Ａ、９０１Ｂによりセンスされた読み出しデータは、一旦出力データレジスタ８０７に蓄えられるとともに、ライトアンプ９０２Ａ、９０２Ｂに供給されて再書き込みデータとしても用いられる。また、出力データレジスタ８０７及びセレクタ８０８により８ビットモードに整形されたデータが出力シフトレジスタ８０９へ供給される。出力シフトレジスタ８０９は、供給されるデータを４ビット毎にロード又は非ロードを制御され、クロックに同期してデータをシフトし出力する。なお、プレート線ＰＬ１が配置されるメモリブロックやプレート線ＰＬ４が配置されるメモリブロックは、４ビットモードであっても８ビットモードであっても接続されるリードバス及びライトバスは同じであるので、モードに応じて読み出しコラムセレクタや書き込みコラムセレクタを別に設けずに共用するようにしてもよい。

第３の実施形態における動作例を図１３Ａ〜図１３Ｅを参照して説明する。図１３Ａ〜図１３Ｅにより説明する動作は、アドレスＡ１、Ａ２により読み出されるコラムブロックが４ビットモードでの読み出し単位における最終コラムブロックに対応し、アドレスＡ３によるアクセスで、選択するワード線の切り替えが発生し、アドレスＡ１、Ａ２によってそれぞれ並列読み出された３２ビットのデータが最終コラムの４ビット以外は破棄される場合を示している。

まず、図１３Ａに示すように４ビットモードで、アドレスＡ１に応じてコラムセレクタＳＥＬ１、ＳＥＬ６が選択されて読み出しアクセスが行われ、ワード線ＷＬａ及びプレート線ＰＬ１、ＰＬ３が接続されたメモリセルからデータ（上位４ビット分のデータ）が読み出される。ただし、図１３Ａに示すように、読み出されたデータの内、アドレスＡ１により指定されたデータは、プレート線ＰＬ３によって選択されるブロックで最終コラムに相当するメモリセルのデータであり、そのデータがセンスアンプ９０１Ｂを介して出力データレジスタ８０７及びライトアンプ９０２Ｂに出力される。なお、ライトアンプ９０２Ａ、９０２Ｂには、それぞれプレート線ＰＬ１、ＰＬ３が接続されたメモリセルからデータが出力されている。

続いて、図１３Ｂに示すように４ビットモードで、アドレスＡ１に応じて読み出されたデータの再書き込みアクセスが行われるとともに、アドレスＡ２に応じてコラムセレクタＳＥＬ４、ＳＥＬ７が選択されて読み出しアクセスが行われる。アドレスＡ１に応じて読み出されたデータの再書き込みアクセスでは、ワード線ＷＬａ及びプレート線ＰＬ１、ＰＬ３が接続されたメモリセルからデータが破壊読み出しされているため、それらのすべてのメモリセルについて再書き込みが行われる。また、アドレスＡ２に応じた読み出しアクセスでは、コラムセレクタＳＥＬ４、ＳＥＬ７が選択されて、ワード線ＷＬａ及びプレート線ＰＬ２、ＰＬ４が接続されたメモリセルからデータ（下位４ビット分のデータ）が読み出される。

なお、図１３Ｂに示すように、読み出されたデータの内、アドレスＡ２により指定されたデータは、プレート線ＰＬ４によって選択されるブロックで最終コラムに相当するメモリセルのデータであり、そのデータが出力シフトレジスタ８０９のデータＤ４のシフトアウト後に、センスアンプ９０１Ｂ、出力データレジスタ８０７及びセレクタ８０８を介して出力シフトレジスタ８０９にロードされる。また、ライトアンプ９０２Ａ、９０２Ｂには、それぞれプレート線ＰＬ２、ＰＬ４が接続されたメモリセルからデータが出力されている。

その後、図１３Ｃに示すように４ビットモードで、アドレスＡ２に応じて読み出されたデータの再書き込みアクセスが行われる。アドレスＡ２に応じて読み出されたデータの再書き込みアクセスでは、ワード線ＷＬａ及びプレート線ＰＬ２、ＰＬ４が接続されたメモリセルからデータが破壊読み出しされているため、それらのすべてのメモリセルについて再書き込みが行われる。

続いて、図１３Ｄに示すように４ビットモードから８ビットモードに切り替え、アドレスＡ３に応じてコラムセレクタＳＥＬ１、ＳＥＬ３が選択されて読み出しアクセスが行われ、ワード線ＷＬｂ及びプレート線ＰＬ１、ＰＬ２が接続されたメモリセルからデータが読み出される。そして、出力シフトレジスタ８０９からの前のデータのシフトアウト後に、センスアンプ９０１Ａ、９０１Ｂ、出力データレジスタ８０７及びセレクタ８０８を介して出力シフトレジスタ８０９にロードされる。

その後、図１３Ｅに示すように８ビットモードで、アドレスＡ３に応じて読み出されたデータの再書き込みアクセスが行われる。アドレスＡ３に応じて読み出されたデータの再書き込みアクセスでは、ワード線ＷＬｂ及びプレート線ＰＬ１、ＰＬ２が接続されたメモリセルからデータが破壊読み出しされているため、それらのすべてのメモリセルについて再書き込みが行われる。

次に、第３の実施形態における他の動作例を図１４Ａ〜図１４Ｄを参照して説明する。図１４Ａ〜図１４Ｄにより説明する動作は、アドレスＡ１、Ａ２により読み出されるコラムブロックが４ビットモードでの読み出し単位における最初（先頭）のコラムブロックに対応し、アドレスＡ３によるアクセスで、選択するワード線の切り替えが発生する場合を示している。すなわち、図１３Ａ〜図１３Ｅに示した動作とは異なり、アドレスＡ１、Ａ２によってそれぞれ並列読み出された３２ビットのデータを有効なデータとして出力する場合を示している。

まず、図１４Ａに示すように４ビットモードで、アドレスＡ１に応じてコラムセレクタＳＥＬ１、ＳＥＬ６が選択されて読み出しアクセスが行われ、ワード線ＷＬａ及びプレート線ＰＬ１、ＰＬ３が接続されたメモリセルからデータ（上位４ビット分のデータ）が読み出される。このとき、図１４Ａに示すように、読み出されたデータの内、アドレスＡ１により指定されたデータは、プレート線ＰＬ１によって選択されるブロックで先頭コラムに相当するメモリセルのデータであり、プレート線ＰＬ１、ＰＬ３が接続された各メモリセルからのデータが、センスアンプ９０１Ａ、９０１Ｂ、出力データレジスタ８０７及びセレクタ８０８を介して、８ビットモードの状態に整形され出力シフトレジスタ８０９に出力される。なお、ライトアンプ９０２Ａ、９０２Ｂには、それぞれプレート線ＰＬ１、ＰＬ３が接続されたメモリセルからデータが出力されている。

続いて、図１４Ｂに示すように４ビットモードで、アドレスＡ１に応じて読み出されたデータの再書き込みアクセスが行われるとともに、アドレスＡ２に応じてコラムセレクタＳＥＬ４、ＳＥＬ７が選択されて読み出しアクセスが行われる。アドレスＡ１に応じて読み出されたデータの再書き込みアクセスでは、ワード線ＷＬａ及びプレート線ＰＬ１、ＰＬ３が接続されたメモリセルからデータが破壊読み出しされているため、それらのすべてのメモリセルについて再書き込みが行われる。また、アドレスＡ２に応じた読み出しアクセスでは、コラムセレクタＳＥＬ４、ＳＥＬ７が選択されて、ワード線ＷＬａ及びプレート線ＰＬ２、ＰＬ４が接続されたメモリセルからデータ（下位４ビット分のデータ）が読み出される。

なお、図１４Ｂに示すように、読み出されたデータの内、アドレスＡ２により指定されたデータは、プレート線ＰＬ２によって選択されるブロックで先頭コラムに相当するメモリセルのデータであり、プレート線ＰＬ２、ＰＬ４が接続された各メモリセルからのデータが、センスアンプ９０１Ａ、９０１Ｂ、出力データレジスタ８０７及びセレクタ８０８を介して、８ビットモードの状態に整形され出力シフトレジスタ８０９に出力される。なお、ライトアンプ９０２Ａ、９０２Ｂには、それぞれプレート線ＰＬ２、ＰＬ４が接続されたメモリセルからデータが出力されている。

その後、図１４Ｃに示すように４ビットモードで、アドレスＡ２に応じて読み出されたデータの再書き込みアクセスが行われる。アドレスＡ２に応じて読み出されたデータの再書き込みアクセスでは、ワード線ＷＬａ及びプレート線ＰＬ２、ＰＬ４が接続されたメモリセルからデータが破壊読み出しされているため、それらのすべてのメモリセルについて再書き込みが行われる。続いて、図１４Ｄに示すように出力シフトレジスタ８０９に格納された有効なデータをクロックに応じて順次出力していく。
その後の８ビットモードでのアクセスについては、図１３Ｄ（読み出し）と図１３Ｅ（再書き込み）の動作を繰り返していく。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０、４００、８００ 半導体記憶装置
１１ メモリセルアレイ
１２ 入力バッファ
１３ コントロール回路・タイミング回路
１４ ローアドレスバッファ
１５ ローアドレスデコーダ
１６ ワード線ドライバ
１７ コラムバッファ
１８ リードコラムデコーダ
１９ リードコラムセレクタ
２０ プレート線ドライバ
２１ ライトコラムラッチ
２２ ライトコラムセレクタ
２３ センスアンプ
２４ ライトアンプ
２５ データ入出力回路
２６ 例外処理部
２７ レイテンシ要求部
４０１ リードコラムラッチ
７０１ モードインジケータ
８０１ 入力バッファ
８０２ コントロール回路・タイミング回路
８０３ コマンド解析回路
８０４ インクリメンタルアドレスレジスタ
８０５ モード制御回路
８０６ ライトデータレジスタ
８０７ 出力データレジスタ
８０８ セレクタ
８０９ 出力シフトレジスタ
９０１ センスアンプ
９０２ ライトアンプ

Claims (8)

1. 複数のワード線と、
   前記ワード線に直交するように配置された複数のビット線と、
   前記ビット線と平行に配置された複数のプレート線と、
   前記ワード線と前記ビット線と前記プレート線とに接続されアレイ状に配置された複数のメモリセルと、
   前記ビット線と前記メモリセルからの読み出しデータが供給されるリードバスとを接続する第１のコラムセレクタと、
   前記ビット線と前記メモリセルへの書き込みデータを供給するライトバスとを接続する第２のコラムセレクタとを有し、
   前記メモリセルが前記ビット線及び前記第１のコラムセレクタを介して前記リードバスに接続された場合当該メモリセルに接続される前記プレート線は第１の電圧から前記第１の電圧より電圧値が高い第２の電圧に駆動され、前記メモリセルが前記ビット線及び前記第２のコラムセレクタを介して前記ライトバスに接続された場合当該メモリセルに接続される前記プレート線は前記第１の電圧に維持され、
   前記複数のメモリセルに含まれ同じ前記ワード線に接続され互いに異なるコラムアドレスに対応する第１及び第２のメモリセルに対して、前記第１のメモリセルから前記リードバスへのデータの読み出しと、前記第２のメモリセルから読み出したデータの前記ライトバスを介した前記第２のメモリセルへの再書き込みとを並列して行うことを特徴とする半導体記憶装置。
2. 前記メモリセルは、強誘電体キャパシタとアクセストランジスタとを有することを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１のコラムセレクタにおける選択情報を保持するラッチを有し、
   前記第２のコラムセレクタは、前記ラッチに保持された選択情報に応じて、前記ライトバスと接続する前記ビット線を選択することを特徴とする請求項１又は２記載の半導体記憶装置。
4. 入力される前記コラムアドレスをデコードし、データを読み出す前記メモリセルのコラムを決定するリードコラムデコーダを有し、
   前記第１のコラムセレクタ及び前記第２のコラムセレクタは、前記リードコラムデコーダでのデコード結果に基づいて、前記リードバスと接続する前記ビット線、及び前記ライトバスと接続する前記ビット線を選択することを特徴とする請求項１又は２記載の半導体記憶装置。
5. 前記メモリセルに対する読み出しアクセスにて、Ｎビット×Ｍコラムアドレス分のデータを読み出す第１のモードと、Ｍビット×Ｎコラムアドレス分のデータを読み出す第２のモードとを切り替え可能であることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
6. 請求項１〜５の何れか１項に記載の半導体記憶装置と、
   外部に対してデータを入力及び出力するシリアルインタフェースとを有することを特徴とする半導体記憶装置。
7. 請求項５記載の半導体記憶装置と、
   外部に対してデータを入力及び出力するシリアルインタフェースと、
   前記メモリセルから並列に読み出されたデータを保持するレジスタと、
   前記メモリセルからのデータの読み出しが前記第１のモードで行われたか前記第２のモードで行われたかに応じて、前記レジスタに保持されたデータを選択して出力するデータセレクタと、
   前記データセレクタからのデータを前記シリアルインタフェースよりシリアル出力するシフトレジスタとを有することを特徴とする半導体記憶装置。
8. 複数のワード線と前記ワード線に直交するように配置された複数のビット線と前記ビット線に平行に配置された複数のプレート線とに接続されアレイ状に配置された複数のメモリセルと、前記ビット線と前記メモリセルからの読み出しデータが供給されるリードバスとを接続する第１のコラムセレクタと、前記ビット線と前記メモリセルへの書き込みデータを供給するライトバスとを接続する第２のコラムセレクタとを有する半導体記憶装置の制御方法であって、
   前記メモリセルを前記ビット線及び前記第１のコラムセレクタを介して前記リードバスに接続した場合に当該メモリセルに接続される前記プレート線を第１の電圧から前記第１の電圧より電圧値が高い第２の電圧に駆動し、前記メモリセルを前記ビット線及び前記第２のコラムセレクタを介して前記ライトバスに接続した場合に当該メモリセルに接続される前記プレート線を前記第１の電圧に維持するよう制御するとともに、
   前記複数のメモリセルに含まれ同じ前記ワード線に接続され互いに異なるコラムアドレスに対応する第１及び第２のメモリセルに対して、前記第１のメモリセルから前記リードバスへのデータの読み出しと、前記第２のメモリセルから読み出したデータの前記ライトバスを介した前記第２のメモリセルへの再書き込みとを並列して行うことを特徴とする半導体記憶装置の制御方法。

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