JP4044985B2 - 強誘電体メモリ装置の読み出し方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、低ノイズ化を図ると共にスクリーニング用セルの小型化及び制御容易化を図る強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭと同様に高集積化が可能で且つ不揮発性という特性を有するメモリである強誘電体メモリが注目されてきている。強誘電体メモリセルの読み出し動作又は書き込み動作は、強誘電体のヒステリシス特性を利用しているため、これまでのデバイスであるＤＲＡＭ、ＳＲＡＭ又はＲＯＭにはない特殊な制御方法が用いられる。以下、従来の強誘電体メモリを有するメモリセルの読み出し動作を説明する。
【０００３】
（第１の従来例）
まず、図１に強誘電体キャパシタのヒステリシス特性を示す。強誘電体キャパシタに電界を印加することにより、強誘電体キャパシタの状態は図１に示すように順に、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ａと変化する。強誘電体メモリは、強誘電体キャパシタの状態が点Ａ又は点Ｅのいずれかの位置において所望のデータを記憶する。
【０００４】
図１５は従来の強誘電体メモリ装置のメモリセル及び周辺回路の回路図である。図１５において、２００は行列状に配置され、１ビットのデータを記憶するメモリセルであって、説明の都合上、ビット線ＢＬ及びビット相補線／ＢＬよりなるビット線対に接続されている列方向の１列分のみを表わしている。
【０００５】
ビット線対ＢＬ，／ＢＬはメモリセル２００に保持されているデータの読み出し動作時や、書き込み動作時に使用され、これらの動作時には互いに相補的に動作する。ビット線ＢＬには、該ビット線ＢＬをロウレベルに設定するためのＮチャンネルＭＯＳ型トランジスタよりなる第１のスイッチトランジスタ１０３を介して接地され、ビット相補線／ＢＬには、該ビット相補線／ＢＬをロウレベルに設定するためのＮチャンネルＭＯＳ型トランジスタよりなる第２のスイッチトランジスタ１０４を介して接地されている。さらに、ビット線対ＢＬ，／ＢＬには、該ビット線対ＢＬ，／ＢＬの電位差を解消するためのＮチャンネルＭＯＳ型トランジスタよりなる第３のスイッチトランジスタ１０５が接続されている。第１〜第３のスイッチトランジスタ１０３〜１０５のゲート電極にはこれらのスイッチトランジスタを制御するビット線プリチャージ線ｐＢＬが接続されている。
【０００６】
メモリセル２００はビット線ＢＬとビット相補線／ＢＬとの間に順に直列接続された第１のＮチャンネルＭＯＳ型トランジスタ２０１と、第１の強誘電体キャパシタ２０２と、第２の強誘電体キャパシタ２０３と、第２のＮチャンネルＭＯＳ型トランジスタ２０４とから構成されている。また、第１及び第２の強誘電体キャパシタ２０２，２０３の容量はその状態によって２種類あり、その関係は図１に示すヒステリシス曲線における点Ｄと点Ａとを結ぶ直線の傾きＣＨと、点Ｄと点Ｅとを結ぶ直線の傾きＣＬとにより表わされ、ＣＨの値がＣＬよりも大きい。ここで、ビット線ＢＬやビット相補線／ＢＬの容量をＣＢとすると、ＣＢの値はＣＨの値やＣＬの値の数倍程度である。さらに、第１のＮチャンネルＭＯＳ型トランジスタ２０１と第２のＮチャンネルＭＯＳ型トランジスタ２０４とのそれぞれのゲート電極は、メモリセル２００のデータを読み出したり書き込んだりする際にハイレベルに印加されるワード線ＷＬに接続されている。
【０００７】
各メモリセル２００には、メモリセル２００のデータの読み出し又は書き込みに用いるセルプレート線ＣＰＬが第１の強誘電体キャパシタ２０２と第２の強誘電体キャパシタ２０３とにそれぞれ接続されている。セルプレート線ＣＰＬの容量ＣＰは非常に大きく、ビット線の容量ＣＢに比べて１０倍以上であるため、セルプレート線ＣＰＬを駆動するのに時間がかかったり、また、その駆動時間の短縮を図りその駆動速度を上げるためにドライバ回路を大きくすることにより電源電圧が低下し、周辺回路に誤動作等が発生したりする。
【０００８】
ＳＮはメモリセル２００内の第１のＮチャンネルＭＯＳ型トランジスタ２０１と第１の強誘電体キャパシタ２０２との間の、データの電位を保持するストレージノードであり、／ＳＮはメモリセル２００内の第２のＮチャンネルＭＯＳ型トランジスタ２０４と第２の強誘電体キャパシタ２０３との間のストレージ相補ノードである。
【０００９】
３００はメモリセル２００のデータを読み出すセンスアンプである。センスアンプ３００は、第１のＰチャンネルＭＯＳ型トランジスタ３０１及び第１のＮチャンネルＭＯＳ型トランジスタ３０２よりなる第１のインバータと、第２のＰチャンネルＭＯＳ型トランジスタ３０３及び第２のＮチャンネルＭＯＳ型トランジスタ３０４よりなる第２のインバータとがフリップフロップ接続されてなり、第１のインバータの出力ノードはビット線ＢＬ及び第２のインバータの入力ノードに接続され、第２のインバータの出力ノードはビット相補線／ＢＬ及び第１のインバータの入力ノードに接続されている。第１及び第２のＰチャンネルＭＯＳ型トランジスタ３０１，３０３の共通ソース電極は第３のＰチャンネルＭＯＳ型トランジスタ３０５を介してハイデータを生成する電源電位が印加される電源端子１０１に接続されており、第１及び第２のＮチャンネルＭＯＳ型トランジスタ３０２，３０４の共通ソース電極は第３のＮチャンネルＭＯＳ型トランジスタ３０６を介してロウデータを生成する接地電位が印加される接地端子１０２に接続されている。第３のＮチャンネルＭＯＳ型トランジスタ３０６のゲート電極にはセンスアンプ３００を活性化するセンスアンプイネーブル線ＳＥが接続されていると共に、第３のＰチャンネルＭＯＳ型トランジスタ３０５のゲート電極にはセンスアンプイネーブル線ＳＥの相補値であり同じくセンスアンプ３００を活性化するセンスアンプイネーブル相補線／ＳＥが接続されている。
【００１０】
以下、前記のように構成された強誘電体メモリ装置の動作を図面に基づいて説明する。図１６は従来の強誘電体メモリ装置の動作を表わすタイミング図である。まず、初期状態として、ワード線ＷＬ、セルプレート線ＣＰＬ及びセンスアンプイネーブル線ＳＥをロウレベルに設定し、ビット線プリチャージ線ｐＢＬ及びセンスアンプイネーブル相補線／ＳＥをハイレベルに設定する。初期状態時、第１〜第３のスイッチトランジスタ１０３〜１０５はそれぞれ導通状態となっており、ビット線ＢＬとビット相補線／ＢＬとは互いにロウレベルになっている。また、ストレージノードＳＮ及びストレージ相補ノード／ＳＮもロウレベルなので、第１の強誘電体キャパシタ２０２と第２の強誘電体キャパシタ２０３とには電界が印加されていない。このとき、図１に示すヒステリシス特性図において、第１の強誘電体キャパシタ２０２の状態を点Ａ、第２の強誘電体キャパシタ２０３の状態を点Ｅであるとする。
【００１１】
次に、読み出し動作を説明する。
【００１２】
まず、ビット線プリチャージ線ｐＢＬをロウレベルに遷移させ、第１〜第３のスイッチトランジスタ１０３〜１０５をそれぞれ非導通状態にして、ビット線対ＢＬ，／ＢＬをハイインピーダンス状態にする。その後、ワード線ＷＬ及びセルプレート線ＣＰＬをほぼ同時にハイレベルに遷移させて、第１の強誘電体キャパシタ２０２に蓄えられている電荷を導通状態となった第１のＮチャンネルＭＯＳ型トランジスタ２０１を介してビット線ＢＬに流入させると共に、第２の強誘電体キャパシタ２０３に蓄えられている電荷を導通状態となった第２のＮチャンネルＭＯＳ型トランジスタ２０４を介してビット相補線／ＢＬに流入させることにより、該ビット線ＢＬとビット相補線／ＢＬとの電位を第１の強誘電体キャパシタ２０２と第２の強誘電体キャパシタ２０３とに蓄えられていた電荷に応じてそれぞれ上昇させる。
【００１３】
このときには、第１の強誘電体キャパシタ２０２の状態は点Ａから順に点Ｂ、Ｃ、Ｄと変化し、第２の強誘電体キャパシタ２０３の状態は点Ｅから点Ｄに変化する。つまり、第１の強誘電体キャパシタ２０２の方が第２の強誘電体キャパシタ２０３よりも多くの電荷を放出するので、ビット線ＢＬの方がビット相補線／ＢＬよりも電位が高くなる。具体的には、電荷量保存の法則からビット線ＢＬの電位はハイレベル電位の（ＣＨ／ＣＨ＋ＣＢ）倍になり、ビット相補線／ＢＬの電位はハイレベル電位の（ＣＬ／ＣＬ＋ＣＢ）倍になる。
【００１４】
その後、センスアンプイネーブル線ＳＥをハイレベルに遷移させると共にセンスアンプイネーブル相補線／ＳＥをロウレベルに遷移させることにより、センスアンプ３００を活性化させて、ビット線ＢＬとビット相補線／ＢＬとの間に生じる微小な電位差を増幅しビット線ＢＬ側をハイレベルとし、ビット相補線／ＢＬ側をロウレベルにしてメモリセル２００のデータを読み出す。
【００１５】
ここで、図１６に示すように、ビット線ＢＬとビット相補線／ＢＬとはその容量が大きいため、十分にハイレベル・ロウレベルに達するにはｔsense の時間を必要とする。ビット線ＢＬとビット相補線／ＢＬとを充放電する第１及び第２のＰチャンネルＭＯＳ型トランジスタ３０１，３０３並びに第１及び第２のＮチャンネルＭＯＳ型トランジスタ３０２，３０４は、センスアンプ３００を兼ねているのでセンスアンプ３００の感度を保つためにこれら第１及び第２のＰチャンネルＭＯＳ型トランジスタ３０１，３０３並びに第１及び第２のＮチャンネルＭＯＳ型トランジスタ３０２，３０４の各電流能力を上げることはできない。
【００１６】
また、このｔsense の間、センスアンプ３００内の第１及び第２のＰチャンネルＭＯＳ型トランジスタ３０１，３０３並びに第１及び第２のＮチャンネルＭＯＳ型トランジスタ３０２，３０４の各ゲート電極がハイレベル、ロウレベルの中間電位であるため、電流が流れたままとなるので消費電流も大きい。
【００１７】
このときには、第１の強誘電体キャパシタ２０２の状態は点Ｄから点Ｅに変化し、第２の強誘電体キャパシタ２０３の状態は点Ｄのままである。
【００１８】
次に、メモリセル２００には、引き続きデータを再書き込みする必要があるので、その再書き込み動作を説明する。
【００１９】
まず、図１６に示すように、セルプレート線ＣＰＬをロウレベルに遷移させることによって、第１の強誘電体キャパシタ２０２の状態を点Ｅから点Ｆ、Ｇ、Ｈへ変化させると共に第２の強誘電体キャパシタ２０３の状態を点Ｄから点Ｅへと変化させる。次に、センスアンプイネーブル線ＳＥをロウレベルに遷移させると共にセンスアンプイネーブル相補線／ＳＥ及びビット線プリチャージ線ｐＢＬをハイレベルに遷移させて、導通状態となった第１〜第３のスイッチトランジスタ１０３〜１０５を介してビット線ＢＬとビット相補線／ＢＬとをロウレベルにする。このとき、図１に示すように、第１の強誘電体キャパシタ２０２の状態は点Ｈから点Ａに変化し、第２の強誘電体キャパシタ２０３の状態は点Ｅのままである。このようにして再書き込みが行なわれる。次に、ワード線ＷＬをロウレベルに遷移させ初期状態に戻して一連の動作を終了する。
【００２０】
（第２の従来例）
以下、第２の従来例について説明する。第２の従来例は強誘電体メモリセルのスクリーニングに関するものである。図１７は特開平８−２２６９２号に開示されている従来の強誘電体メモリセルをスクリーニング用の回路図であり、図１８は図１７に示す従来の強誘電体メモリセルにおけるスクリーニングの特性図である。
【００２１】
【発明が解決しようとする課題】
しかしながら、第１の従来例に示す強誘電体メモリ装置は以下に示すようにいくつかの問題を有している。
【００２２】
まず、第１に、メモリセル２００のデータを読み出す際にセルプレート線ＣＰＬを駆動する必要があり、この際にビット線ＢＬ及びビット相補線／ＢＬにノイズが混入するため、誤読み出しの原因になるという問題を有している。
【００２３】
また、第２に、容量が大きなビット線ＢＬ及びビット相補線／ＢＬをセンスアンプ３００の第１及び第２のＰチャンネルＭＯＳ型トランジスタ３０１，３０３をそれぞれ介して充電しなくてはならないため、図１６に示すｔsense の時間を要するという問題を有している。
【００２４】
また、第３に、第２の問題と同様に容量が大きなビット線ＢＬ及びビット相補線／ＢＬをセンスアンプ３００の第１及び第２のＰチャンネルＭＯＳ型トランジスタ３０１，３０３を介して充電している間はセンスアンプ３００において貫通電流が流れ続けるため、消費電流が大きいという問題を有している。
【００２５】
また、第２の従来例に示す強誘電体メモリ装置も以下に示すようにいくつかの問題を有している。
【００２６】
まず、第１に、リファレンスセルを複数個、すなわち、通常の読み出し用、ハイレベルのスクリーニング時の読み出し用及びロウレベルのスクリーニング時の読み出し用の少なくとも６個のリファレンスセルを設ける必要があるため、レイアウト面積が大きくなるという問題を有している。
【００２７】
また、第２に、制御線が複数本、すなわち、ワード線２本とセルプレート線３本の少なくとも５本の制御線を設ける必要があり、制御が複雑になるという問題を有している。
【００２８】
また、第３に、スクリーニングのためにメモリセルのデータの期待値を必要とするという問題を有している。
【００２９】
本発明は、前記従来の諸問題を解決するもので、読み出しデータにノイズが混入しないようにすることを第１の目的とし、読み出し動作の高速化を図ることを第２の目的とし、読み出し時の低消費電力化を図ることを第３の目的とし、スクリーニングのための回路のレイアウト面積を小さくし且つ制御が容易になるようにすることを第４の目的とし、スクリーニングにおけるメモリセルのデータの期待値を必要としないようにすることを第５の目的とするものである。
【００３０】
【課題を解決するための手段】
本発明に係る強誘電体メモリ装置の読み出し方法は、前記第１の目的を達成し、強誘電体メモリよりなる複数のメモリセルが行列状に設けられてなるメモリセルアレイと、前記複数のメモリセルに接続されたセルプレート線と、前記複数のメモリセルのうち前記メモリセルアレイの列方向に位置するメモリセルに接続されたビット線対と、前記ビット線対に接続され、該ビット線対の間に生じる電位差を増幅するセンスアンプとを備えた強誘電体メモリ装置の読み出し方法を対象とし、読み出し動作時に、前記センスアンプを活性化する前の前記ビット線対の電位を前記セルプレート線の電位と同電位に設定する同電位設定工程と、前記同電位設定工程を実行した後、前記セルプレート線の電位を保持した状態で前記センスアンプを活性化し、メモリセルが保持するデータを読み出す読み出し工程とを備えている。
【００３１】
本発明の強誘電体メモリ装置の読み出し方法により、読み出し動作時に、センスアンプを活性化する前にビット線対の電位とセルプレート線の電位とを同電位にするため、すなわち、センスアンプが活性化されるまではセルプレート線とビット線とは同電位であるため、セルプレート線からビット線に対してノイズが混入することがない。
【００３２】
本発明の強誘電体メモリ装置の読み出し方法において、前記同電位設定工程は、前記ビット線対の電位と前記セルプレート線の電位とを共に接地電位とする工程を含むことが好ましい。
【００３３】
本発明に係る第１の強誘電体メモリ装置は、前記第２又は第３の目的を達成し、強誘電体メモリよりなる複数のメモリセルが行列状に設けられてなるメモリセルアレイと、前記複数のメモリセルのうち前記メモリセルアレイの列方向に位置するメモリセルにそれぞれ接続されたビット線及びビット相補線よりなるビット線対と、第１の電界効果型トランジスタ及び第２の電界効果型トランジスタを有し、前記ビット線対の間に生じる電位差を増幅するセンスアンプとを備え、前記第１の前記電界効果型トランジスタのゲート電極が前記ビット線に接続され、前記第２の電界効果型トランジスタのゲート電極が前記ビット相補線に接続されている。
【００３４】
本発明の第１の強誘電体メモリ装置により、センスアンプを構成する少なくとも第１の電界効果型トランジスタのゲート電極がビット線に接続され、第２の電界効果型トランジスタのゲート電極がビット相補線に接続されているため、センスアンプとビット線対とは高インピーダンスで接続されることになる。
【００３５】
本発明の第１の強誘電体メモリ装置は、前記ビット線及びビット相補線に接続され、前記ビット線の電位と前記ビット相補線の電位とを同時に変化させるビット線チャージ回路をさらに備えていることが好ましい。
【００３６】
本発明の第１の強誘電体メモリ装置は、出力端子が前記ビット線に接続され、入力端子が前記第１の電界効果型トランジスタのドレイン電極に接続された第１のインバータと、出力端子が前記ビット相補線に接続され、入力端子が前記第２の電界効果型トランジスタのドレイン電極に接続された第２のインバータとを有するセンスバッファ回路をさらに備えていることが好ましい。
【００３７】
本発明に係る第２の強誘電体メモリ装置は、前記第４の目的を達成し、強誘電体メモリ装置を、強誘電体メモリよりなる複数のメモリセルが行列状に設けられてなるメモリセルアレイと、前記複数のメモリセルのうち前記メモリセルアレイの列方向に位置するメモリセルにそれぞれ接続されたビット線及びビット相補線よりなるビット線対と、前記ビット線対に接続され、スクリーニング時に前記ビット線対に生じる電位差を変化させるスクリーニングセルとを備え、前記スクリーニングセルは常誘電体よりなるキャパシタを有している。
【００３８】
本発明の第２の強誘電体メモリ装置により、スクリーニングセルが常誘電体よりなるキャパシタを有しているため、常誘電体よりなるキャパシタの容量は強誘電体メモリを構成する強誘電体キャパシタの容量とは異なる。従って、強誘電体メモリよりなるメモリセルを複数設ける必要がなく、また、複数の強誘電体キャパシタの容量を制御する必要もない。
【００３９】
本発明の第２の強誘電体メモリ装置において、前記スクリーニングセルは前記メモリセルと同一の回路構成であることが好ましい。
【００４０】
本発明の第２の強誘電体メモリ装置は、前記スクリーニングセルに接続されている前記セルプレート線は接地されていることが好ましい。
【００４１】
本発明に係る第３の強誘電体メモリ装置は、前記第５の目的を達成し、強誘電体メモリ装置を、強誘電体メモリよりなる複数のメモリセルが行列状に設けられてなるメモリセルアレイと、前記複数のメモリセルのうち前記メモリセルアレイの列方向に位置するメモリセルにそれぞれ接続されたビット線及びビット相補線と、前記ビット線及びビット相補線に接続され、前記ビット線及び前記ビット相補線とを互いに接続する高抵抗のイコライズ回路とを備えている。
【００４２】
本発明の第３の強誘電体メモリ装置により、ビット線対に接続され、該ビット線対を高抵抗で互いに接続するイコライズ回路を備えているため、ビット線対間のインピーダンスを低下させることができる。
【００４３】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態を図面に基づいて説明する。
【００４４】
図２は本発明の第１の実施形態に係る強誘電体メモリ装置の回路図である。図２に示す強誘電体メモリ装置は図１５に示す従来の強誘電体メモリ装置と同一の構成である。従って、同一の構成要素には同一の符号を付すことにより説明を省略する。
【００４５】
以下、前記のように構成された強誘電体メモリ装置の動作を図面に基づいて説明する。図３は本発明の第１の実施形態に係る強誘電体メモリ装置の動作を表わすタイミング図である。まず、初期状態として、ワード線ＷＬ、セルプレート線ＣＰＬ及びセンスアンプイネーブル線ＳＥをロウレベルに設定し、ビット線プリチャージ線ｐＢＬ及びセンスアンプイネーブル相補線／ＳＥをハイレベルに設定する。初期状態時、第１〜第３のスイッチトランジスタ１０３〜１０５はそれぞれ導通状態となっており、ビット線ＢＬとビット相補線／ＢＬは互いにロウレベルになっている。また、ストレージノードＳＮ及びストレージ相補ノード／ＳＮもロウレベルなので、第１の強誘電体キャパシタ２０２と第２の強誘電体キャパシタ２０３とには電界が印加されていない。このとき、図１に示すヒステリシス特性図において、第１の強誘電体キャパシタ２０２の状態を点Ａ、第２の強誘電体キャパシタ２０３の状態を点Ｅであるとする。
【００４６】
次に、読み出し動作を説明する。
【００４７】
まず、図３に示すように、ビット線プリチャージ線ｐＢＬをロウレベルに遷移させ、第１〜第３のスイッチトランジスタ１０３〜１０５をそれぞれ非導通状態にして、ビット線対ＢＬ，／ＢＬをハイインピーダンス状態にする。その後、ワード線ＷＬをハイレベルに遷移させて、センスアンプイネーブル線ＳＥをハイレベルに遷移させると共にセンスアンプイネーブル相補線／ＳＥをロウレベルに遷移させる。その結果、センスアンプ３００の第３のＮチャンネルＭＯＳ型トランジスタ３０６及び第３のＰチャンネルＭＯＳ型トランジスタ３０５は共に導通状態になり、また、ゲート電極がそれぞれビット線ＢＬ又はビット相補線／ＢＬに接続されている第１のＰチャンネルＭＯＳ型トランジスタ３０１と第２のＰチャンネルＭＯＳ型トランジスタ３０３も導通状態になり、これらの第３のＰチャンネルＭＯＳ型トランジスタ３０５、第１のＰチャンネルＭＯＳ型トランジスタ３０１及び第２のＰチャンネルＭＯＳ型トランジスタ３０３を介してビット線ＢＬとビット相補線／ＢＬとの電位がそれぞれ上昇する。
【００４８】
また、このとき導通状態であるメモリセル２００の第１のＮチャンネルＭＯＳ型トランジスタ２０１と第２のＮチャンネルＭＯＳ型トランジスタ２０４とをそれぞれ介して、ストレージノードＳＮの電位とストレージ相補ノード／ＳＮの電位とはビット線ＢＬ、ビット相補線／ＢＬとにそれぞれ対応して上昇する。
【００４９】
これにより、図１に示すように、第１の強誘電体キャパシタ２０２の状態は点Ａから点Ｈに変化すると共に、第２の強誘電体キャパシタ２０３の状態は点Ｅから点Ｆ、Ｇに変化する。図１における直線の傾きは容量を表わすため、第１の強誘電体キャパシタ２０２の状態が点Ａから点Ｈに変化するときの容量ＣＬは、第２の強誘電体キャパシタ２０３の状態が点Ｅから点Ｆ、Ｇに変化する時の容量ＣＨに比べて小さい。すなわち、ビット線ＢＬと第１の強誘電体キャパシタ２０２との合成容量（ＣＢ＋ＣＬ）の方がビット相補線／ＢＬと第２の強誘電体キャパシタ２０３との合成容量（ＣＢ＋ＣＨ）よりも小さいので、ビット線ＢＬとストレージノードＳＮとの電位がビット相補線／ＢＬとストレージ相補ノード／ＳＮとの電位よりも高くなる。
【００５０】
このとき、センスアンプ３００は活性化状態にあるため、ビット線ＢＬの電位がセンスアンプ３００の第２のＮチャンネルＭＯＳ型トランジスタ３０４のしきい値電圧を超えたところで、該第２のＮチャンネルＭＯＳ型トランジスタ３０４が導通状態となり、ビット相補線／ＢＬの電位が低下する。最終的にはビット相補線／ＢＬとストレージ相補ノード／ＳＮとはロウレベルになり、ビット線ＢＬとストレージノードＳＮとはハイレベルになってメモリセル２００のデータを読み出すことができる。このときの第１の強誘電体キャパシタ２０２の状態は点Ｈであり、第２の強誘電体キャパシタ２０３の状態は点Ｇから点Ａに変化する。
【００５１】
このように、読み出し動作時にセルプレート線ＣＰＬはロウレベルのまま固定されているため、従来のように周辺回路にノイズを混入させるという不具合を発生させることがない。
【００５２】
以下、メモリセル２００に読み出されたデータを再書き込みする動作を説明する。
【００５３】
まず、図３に示すように、セルプレート線ＣＰＬをハイレベルに遷移させて、第１の強誘電体キャパシタ２０２の状態を点Ｈから点Ａに遷移させると共に、第２の強誘電体キャパシタ２０３の状態を順に点Ａから点Ｂ、Ｃ、Ｄに遷移させる。次に、セルプレート線ＣＰＬをロウレベルに遷移させて、第１の強誘電体キャパシタ２０２の状態を点Ａから点Ｈに遷移させると共に、第２の強誘電体キャパシタ２０３の状態を点Ｄから点Ｅに変化させる。
【００５４】
次に、センスアンプイネーブル線ＳＥをロウレベルに遷移させる一方、センスアンプイネーブル相補線／ＳＥとビット線プリチャージ線ｐＢＬとをハイレベルに遷移させて、それぞれ導通状態に変化する第１〜第３のスイッチトランジスタ１０３〜１０５を介してビット線対ＢＬ，／ＢＬを共にロウレベルにする。
【００５５】
このとき、第１の強誘電体キャパシタ２０２の状態は点Ｈから点Ａに変化し、第２の強誘電体キャパシタ２０３の状態は点Ｅのままである。次に、ワード線ＷＬをロウレベルに遷移させて初期状態に戻し、再書き込みを完了する。
【００５６】
以上説明したように、本実施形態によると、メモリセル２００のデータを読み出す際にセルプレート線ＣＰＬを全く駆動しないため、従来のようにセルプレート線ＣＰＬ駆動時のノイズ等が発生しない。従って、強誘電体メモリよりなるメモリセル２００のデータを確実に読み出すことができる。
【００５７】
（第２の実施形態）
以下、本発明の第２の実施形態を図面に基づいて説明する。
【００５８】
図４は本発明の第２の実施形態に係る強誘電体メモリ装置の回路図である。図４において、１１はハイレベルを供給するための電源電位が印加される電源端子、１２はロウレベルを供給するための接地電位が印加される接地端子である。ビット線ＢＬ及びビット相補線／ＢＬはメモリセルのデータを読み出す際や、メモリセルのデータを書き込む際に使用される制御線であって、読み出し動作時又は書き込動作時に互いに相補的に動作する。なお、説明の都合上、図４には１対のビット線対ＢＬ，／ＢＬのみを表わすことにする。
【００５９】
ビット線チャージ回路２０は、ソース電極が電源端子１１に接続され、ドレイン電極がビット線ＢＬに接続されている第１のＰチャンネルＭＯＳ型トランジスタ２１と、ソース電極が電源端子１１に接続され、ドレイン電極ビット相補線／ＢＬに接続されている第２のＰチャンネルＭＯＳ型トランジスタ２２とよりなり、その共通のゲート電極はビット線チャージ線ｃＢＬに接続されている。
【００６０】
センスアンプ３０は、第１のＰチャンネルＭＯＳ型トランジスタ３１と第１のＮチャンネルＭＯＳ型トランジスタ３２とが直列接続されており、また、第２のＰチャンネルＭＯＳ型トランジスタ３３と第２のＮチャンネルＭＯＳ型トランジスタ３４とが直列接続されている。ここで、第１のＮチャンネルＭＯＳ型トランジスタ３２のゲート電極はビット線ＢＬに接続され、第２のＮチャンネルＭＯＳ型トランジスタ３４のゲート電極はビット相補線／ＢＬに接続されている。また、第１のＰチャンネルＭＯＳ型トランジスタ３１及び第２のＰチャンネルＭＯＳ型トランジスタ３３の共通ソース電極は、センスアンプ３０を活性化するセンスアンプイネーブル線ＳＥの相補値により制御されるセンスアンプイネーブル相補線／ＳＥがゲート電極に接続されている第３のＰチャンネルＭＯＳ型トランジスタ３５のドレイン電極に接続されている。第１のＮチャンネルＭＯＳ型トランジスタ３２及び第２のＮチャンネルＭＯＳ型トランジスタ３４の共通ソース電極は、センスアンプを活性化するセンスアンプイネーブル線ＳＥがゲート電極に接続されている第３のＮチャンネルＭＯＳ型トランジスタ３６のドレイン電極に接続されている。また、第２のＰチャンネルＭＯＳ型トランジスタ３３のゲート電極は、第１のＰチャンネルＭＯＳ型トランジスタ３１と第１のＮチャンネルＭＯＳ型トランジスタ３２との共通ドレイン電極である第１の内部ノードＮ１に接続されていると共に、第１のＰチャンネルＭＯＳ型トランジスタ３１のゲート電極は、第２のＰチャンネルＭＯＳ型トランジスタ３３と第２のＮチャンネルＭＯＳ型トランジスタ３４との共通ドレイン電極である第２の内部ノードＮ２に接続されている。また、第３のＰチャンネルＭＯＳ型トランジスタ３５のソース電極は電源端子１１に接続され、第３のＮチャンネルＭＯＳ型トランジスタ３６のソース電極は接地端子１２に接続されている。
【００６１】
センスバッファ回路４０は、第１のＰチャンネルＭＯＳ型トランジスタ４１Ｐ及び第１のＮチャンネルＭＯＳ型トランジスタ４１Ｎとよりなる第１のインバータ４１と、第２のＰチャンネルＭＯＳ型トランジスタ４２Ｐ及び第２のＮチャンネルＭＯＳ型トランジスタ４２Ｎとよりなる第２のインバータ４２とから構成されている。第１のインバータ４１の出力ノードはビット線ＢＬに接続されており、第２のインバータ４２の出力ノードはビット相補線／ＢＬに接続されている。また、第１のインバータ４１の入力ノードにはセンスアンプ３０の第１の内部ノードＮ１が接続され、第２のインバータの入力ノード４２にはセンスアンプ３０の第２の内部ノードＮ２が接続されている。また、第１のＰチャンネルＭＯＳ型トランジスタ４１Ｐ及び第２のＰチャンネルＭＯＳ型トランジスタ４２Ｐの共通ソース電極は、センスアンプイネーブル相補線／ＳＥがゲート電極に接続されている第３のＰチャンネルＭＯＳ型トランジスタ４５のドレイン電極に接続されている。第１のＮチャンネルＭＯＳ型トランジスタ４１Ｎ及び第２のＮチャンネルＭＯＳ型トランジスタ４２Ｎの共通ソース電極は、センスアンプイネーブル線ＳＥがゲート電極に接続されている第３のＮチャンネルＭＯＳ型トランジスタ４６のドレイン電極に接続されている。第３のＰチャンネルＭＯＳ型トランジスタ４５のソース電極は電源端子１１に接続され、第３のＮチャンネルＭＯＳ型トランジスタ４６のソース電極は接地端子１２に接続されている。
【００６２】
メモリセル５０はビット線ＢＬとビット相補線／ＢＬとの間に順に直列接続された第１のＮチャンネルＭＯＳ型トランジスタ５１と、第１の強誘電体キャパシタ５２と、第２の強誘電体キャパシタ５３と、第２のＮチャンネルＭＯＳ型トランジスタ５４とから構成されている。また、第１のＮチャンネルＭＯＳ型トランジスタ５１と第２のＮチャンネルＭＯＳ型トランジスタ５４とのそれぞれのゲート電極は、メモリセル５０のデータを読み出したり書き込んだりする際にハイレベルに印加されるワード線ＷＬに接続されている。
【００６３】
各メモリセル５０には、メモリセル５０のデータの読み出し又は書き込みに用いるセルプレート線ＣＰＬが第１の強誘電体キャパシタ５２と第２の強誘電体キャパシタ５３とにそれぞれ接続されている。ＳＮはメモリセル５０の第１のＮチャンネルＭＯＳ型トランジスタ５１と第１の強誘電体キャパシタ５２との間の、データの電位を保持するストレージノードであり、／ＳＮはメモリセル５０の第２のＮチャンネルＭＯＳ型トランジスタ５４と第２の強誘電体キャパシタ５３との間のストレージ相補ノードである。
【００６４】
以下、前記のように構成された強誘電体メモリ装置の動作を図面に基づいて説明する。図５は本発明の第２の実施形態に係る強誘電体メモリ装置の動作を表わすタイミング図である。まず、初期状態として、ワード線ＷＬ、セルプレート線ＣＰＬ、センスアンプイネーブル線ＳＥ及びビット線対ＢＬ，／ＢＬをロウレベルに設定し、ビット線チャージ線ｃＢＬ、センスアンプイネーブル相補線／ＳＥをハイレベルに設定する。
【００６５】
最初に、読み出し動作を説明する。まず、ビット線チャージ線ｃＢＬにロウレベルのパルスを印加してビット線対ＢＬ，／ＢＬの電位を共に上昇させる。その際に、図５に示すように、ビット線ＢＬとビット相補線／ＢＬとには、メモリセル５０のデータの保持状態によって微小な電位差が発生する。その後、センスアンプイネーブル線ＳＥをハイレベルに遷移させ、センスアンプイネーブル相補線／ＳＥをロウレベルに遷移させてセンスアンプ３０を活性化する。センスアンプ３０が活性化されて、例えば、ビット線ＢＬがビット相補線／ＢＬよりも電位が高くなったとする。この場合に、センスアンプ３０の第１のＮチャンネルＭＯＳ型トランジスタ３２とセンスアンプ３０の第２のＮチャンネルＭＯＳ型トランジスタ３４とを比較すると、第１のＮチャンネルＭＯＳ型トランジスタ３２のゲート電極の方が電位が高いため、第１のＮチャンネルＭＯＳ型トランジスタ３２は第２のＮチャンネルＭＯＳ型トランジスタ３４よりも速く活性化する。その結果、第１の内部ノードＮ１が接地電位となるため、該第１の内部ノードＮ１に接続されているセンスバッファ回路４０の第１のＰチャンネルＭＯＳ型トランジスタ４１Ｐが活性化され、ビット線ＢＬは電源電位に印加されることになる。逆に、ビット相補線／ＢＬは接地電位に印加される。このように、ビット線ＢＬとビット相補線／ＢＬとの電位差が増幅されることにより、それぞれハイレベルとロウレベルのデータとしてメモリセル５０のデータを読み出すことができる。
【００６６】
センスアンプ３０は、ビット線ＢＬと第１のＮチャンネルＭＯＳ型トランジスタ４１Ｎのゲート電極により接続され、ビット相補線／ＢＬと第２のＮチャンネルＭＯＳ型トランジスタ４２Ｎのゲート電極により接続されているため、このときにセンスアンプ３０において消費される電流は全て第３のＮチャンネルＭＯＳ型トランジスタ３６を流れるので、第３のＮチャンネルＭＯＳ型トランジスタ３６のＯＮ抵抗を制御することにより、センスアンプ３０における消費電流を制限することができる。また、センスバッファ回路４０をセンスアンプ３０とは別に設けているため、ビット線ＢＬとビット相補線／ＢＬとを充放電する各トランジスタの能力をそれぞれ最適化できる。
【００６７】
そのため、ビット線ＢＬ及びビット相補線／ＢＬが十分にハイレベル又はロウレベルに遷移するのに要する時間は、図５に示すように従来よりも短いｔsense となる。従って、短時間に遷移するため、消費電流も少なくなる。
【００６８】
このように、本実施形態によると、読み出し動作開始時にセンスアンプ３０を活性化する前に、ビット線対ＢＬ，／ＢＬを短時間のみハイレベルに強制的に昇圧し、強誘電体キャパシタが保持する電荷量に応じてビット線対ＢＬ，／ＢＬに電位差を生じさせるため、センスアンプが感知するのが速くなるので、ハイレベル及びロウレベルに増幅されるのに要する時間が短縮される。
【００６９】
従来は、ビット線対ＢＬ，／ＢＬはロウレベルにプリチャージされており、セルプレート線ＣＰＬをハイレベルに昇圧し、強誘電体キャパシタが保持する電荷量に応じてのみビット線対ＢＬ，／ＢＬに電位差を生じさせている。その結果、ロウレベルに印加されていたビット線対ＢＬ，／ＢＬが、センスアンプが感知できる程度に昇圧されるのに時間を要していた。
【００７０】
また、本実施形態に係るセンスアンプ３０は活性化状態にある場合に、該センスアンプ３０はビット線対ＢＬ，／ＢＬとはゲート電極でのみ接続されているため、両者はハイインピーダンスで接続されており、また、センスバッファ回路４０を設けているため、センスバッファ回路４０における、ビット線対ＢＬ，／ＢＬを充放電する各トランジスタの能力をそれぞれ最適化できるので、消費電力を減らすことができる。
【００７１】
（第３の実施形態）
以下、本発明の第３の実施形態を図面に基づいて説明する。
【００７２】
図６は本発明の第３の実施形態に係る強誘電体メモリ装置の回路図である。図６において、ビット線ＢＬ及びビット相補線／ＢＬはメモリセルのデータを読み出す際や、メモリセルのデータを書き込む際に使用される制御線であって、読み出し動作時又は書き込動作時に互いに相補的に動作する。なお、説明の都合上、図６には１対のビット線対ＢＬ，／ＢＬのみを表わすことにする。図６に示すように、第１のメモリセル６１はビット線ＢＬに接続され、第１のワード線ＷＬ1 がゲート電極に接続されるＮチャンネルＭＯＳ型トランジスタと強誘電体キャパシタとが直列接続されてなり、第２のメモリセル６２はビット相補線／ＢＬに接続され、第２のワード線ＷＬ2 がゲート電極に接続されるＮチャンネルＭＯＳ型トランジスタと強誘電体キャパシタとが直列接続されてなる。第１のメモリセル６１の強誘電体キャパシタと第２のメモリセル６２の強誘電体キャパシタとの共通電極はセルプレート線ＣＰＬに接続されている。
【００７３】
第１のリファレンスセル７１はビット線ＢＬに接続され、第１のリファレンスワード線ＲＷＬ1 がゲート電極に接続されるＮチャンネルＭＯＳ型トランジスタと強誘電体キャパシタとが直列接続されてなり、第２のリファレンスセル７２はビット相補線／ＢＬに接続され、第２のリファレンスワード線ＲＷＬ2 がゲート電極に接続されるＮチャンネルＭＯＳ型トランジスタと強誘電体キャパシタとが直列接続されてなる。第１のリファレンスセル７１の強誘電体キャパシタと第２のリファレンスセル７２の強誘電体キャパシタとの共通電極はリファレンスセルプレート線ＲＣＰＬに接続されている。
【００７４】
第１のスクリーニングセル８１はビット線ＢＬに接続され、第１のスクリーニングワード線ＳＷＬ1 がゲート電極に接続されるＮチャンネルＭＯＳ型トランジスタと常誘電体キャパシタとが直列接続されてなり、第２のスクリーニングセル８２はビット相補線／ＢＬに接続され、第２のスクリーニングワード線ＳＷＬ2 がゲート電極に接続されるＮチャンネルＭＯＳ型トランジスタと常誘電体キャパシタとが直列接続されてなる。第１のスクリーニングセル８１の常誘電体キャパシタと第２のスクリーニングセル８２の常誘電体キャパシタとの共通電極はスクリーニングセルプレート線ＳＣＰＬに接続されている。
【００７５】
センスアンプ９０は、ビット線ＢＬ及びビット相補線／ＢＬに接続され、ビット線対ＢＬ，／ＢＬに生じる電位差を増幅する。
【００７６】
以下、前記のように構成された強誘電体メモリ装置の動作を図面に基づいて説明する。図７は本発明の第３の実施形態に係る強誘電体メモリ装置における通常読み出し時とスクリーニング読み出し時とのビット線の電位を表わしている。
【００７７】
図６において、第１のメモリセル６１のデータを読み出す際には、第１のワード線ＷＬ1 及びセルプレート線ＣＰＬを共にハイレベルに遷移させて、ビット線対ＢＬ，／ＢＬに生じる電位差をセンスアンプ９０で増幅して読み出す。このときのビット線ＢＬの電位は第１のメモリセル６１の状態によって、図７に示す曲線１で表わされるデータ”１”又は曲線２で表わされるデータ”０”となる。
【００７８】
まず、通常の読み出し時には、読み出しの対象とする第１のメモリセル６１が接続されているビット線ＢＬとは逆のビット相補線／ＢＬに接続されている第２のリファレンスセル７２を用いるため、第２のリファレンスワード線ＲＷＬ2 を第１のワード線ＷＬ1 と同時にハイレベルに遷移させると共に、リファレンスセルプレート線ＲＣＰＬをセルプレート線ＣＰＬと同時にハイレベルに遷移させる。その結果、図７の通常読み出し曲線３に示すように、ビット相補線／ＢＬに生じる電位が、曲線１で表わされるデータ”１”と曲線２で表わされるデータ”０”との間になるように、第２のリファレンスセル７２のキャパシタ電極の面積が設定されている。このときの第１及び第２のスクリーニングワード線ＳＷＬ1 ，ＳＷＬ2 とスクリーニングセルプレート線ＳＣＰＬとはロウレベルのままである。
【００７９】
次に、スクリーニング読み出し時には、通常の読み出し動作に加えて、読み出しの対象とする第１のメモリセル６１が接続されているビット線ＢＬとは逆のビット相補線／ＢＬに接続されている第２のスクリーニングセル８２を用いる。第２のスクリーニングワード線ＳＷＬ2 を第１のワード線ＷＬ1 と同時にハイレベルに遷移させると共に、第１のメモリセル６１の期待値が”１”のときにはスクリーニングセルプレート線ＳＣＰＬをセルプレート線ＣＰＬと同時にハイレベルに遷移させる。その結果、ビット相補線／ＢＬに生じる電位は、図７に示す曲線４のようになる。一方、第１のメモリセル６１の期待値が”０”のときにはスクリーニングセルプレート線ＳＣＰＬの電位をロウレベルのままとする。その結果、ビット相補線／ＢＬに生じる電位は、図７に示す曲線５のようになる。
【００８０】
このように、ビット線ＢＬとビット相補線／ＢＬとに生じる電位差が通常の読み出し時に比べて小さくなり、第１のメモリセル６１のスクリーニングを行なえることがわかる。
【００８１】
以上説明したように、本実施形態によると、スクリーニング動作を行なう上で、スクリーニング用に設ける素子数が少なくてすむため、レイアウト面積を小さくできる。また、制御信号線も少なくなるので制御が容易になる。
【００８２】
なお、図８に示すように、メモリセル６３が２つの強誘電体キャパシタにより構成され、該メモリセル６３が相補型のデータを記憶する強誘電体メモリ装置の場合は、リファレンスセルを設けなくても、スクリーニングセル８３のセルプレート線をスクリーニングセルプレート線ＳＣＰＬとスクリーニングセルプレート相補線／ＳＣＰＬとの２本に分割する構成とすることによりスクリーニングが可能である。
【００８３】
（第４の実施形態）
以下、本発明の第４の実施形態を図面に基づいて説明する。
【００８４】
図９は本発明の第４の実施形態に係る強誘電体メモリ装置の回路図である。図９において、第３の実施形態における図６に示した同一の構成要素には同一の符号を付すことにより説明を省略する。図９に示すように、本実施形態においては、第１のスクリーニングセル８１の常誘電体キャパシタと第２のスクリーニングセル８２の常誘電体キャパシタとの共通電極は接地端子１２に接続されていることが特徴である。
【００８５】
以下、前記のように構成された強誘電体メモリ装置の動作を図面に基づいて説明する。図１０は本発明の第４の実施形態に係る強誘電体メモリ装置における通常読み出し時とスクリーニング読み出し時とのビット線の電位を表わしている。
【００８６】
図９において、第１のメモリセル６１のデータを読み出す際には、第１のワード線ＷＬ1 及びセルプレート線ＣＰＬを共にハイレベルに遷移させて、ビット線対ＢＬ，／ＢＬに生じる電位差をセンスアンプ９０で増幅して読み出す。このときのビット線ＢＬの電位は第１のメモリセル６１の状態によって、図１０に示す曲線１で表わされるデータ”１”又は曲線２で表わされるデータ”０”となる。
【００８７】
まず、通常の読み出し時には、読み出し対象の第１のメモリセル６１が接続されているビット線ＢＬとは逆のビット相補線／ＢＬに接続されている第２のリファレンスセル７２を用いるため、第２のリファレンスワード線ＲＷＬ2 を第１のワード線ＷＬ1 と同時にハイレベルに遷移させると共に、リファレンスセルプレート線ＲＣＰＬをセルプレート線ＣＰＬと同時にハイレベルに遷移させる。その結果、図７の通常読み出し曲線３に示すように、ビット相補線／ＢＬに生じる電位が、曲線１で表わされるデータ”１”と曲線２で表わされるデータ”０”との間になるように、第２のリファレンスセル７２のキャパシタ電極の面積が設定されている。このときの第１及び第２のスクリーニングワード線ＳＷＬ1 ，ＳＷＬ2 とスクリーニングセルプレート線ＳＣＰＬとはロウレベルのままである。
【００８８】
次に、スクリーニング読み出し時には、第１のメモリセル６１の期待値が”１”の場合には、通常の読み出し動作に加えて、読み出し対象の第１のメモリセル６１が接続されているビット線ＢＬに接続されている第１のスクリーニングセル８１を用いる。第１のスクリーニングワード線ＳＷＬ1 を第１のワード線ＷＬ1 と同時にハイレベルに遷移させると、ビット相補線／ＢＬに生じる電位は、図１０に示す曲線４のようになる。一方、第１のメモリセル６１の期待値が”０”の場合には、通常の読み出しに動作に加えて、読み出し対象とする第１のメモリセル６１が接続されているビット線ＢＬとは逆のビット相補線／ＢＬに接続されている第２のスクリーニングセル８２を用いる。第２のスクリーニングワード線ＳＷＬ2 を第１のワード線ＷＬ1 と同時にハイレベルに遷移させると、ビット相補線／ＢＬに生じる電位は、図１０に示す曲線５のようになる。
【００８９】
このように、ビット線ＢＬとビット相補線／ＢＬとに生じる電位差が通常の読み出し時に比べて小さくなり、第１のメモリセル６１のスクリーニングを行なえることがわかる。
【００９０】
以上説明したように、本発明の強誘電体メモリ装置によると、従来の装置に比べて素子数が少なく、従って、レイアウト面積も小さくなる。また、スクリーニングセルプレート線ＳＣＰＬを接地電位に固定しているため、制御信号線も少なくなるので、さらに制御が容易になる。
【００９１】
なお、図１１に示すように、メモリセル６３が２つの強誘電体キャパシタにより構成され、該メモリセル６３が相補型のデータを記憶する強誘電体メモリ装置の場合は、リファレンスセルを設けなくても、スクリーニングセル８３のワード線を、スクリーニングワード線ＳＷＬとスクリーニングワード相補線／ＳＷＬとの２本に分割された構成とすることにより、スクリーニングが可能である。
【００９２】
（第５の実施形態）
以下、本発明の第５の実施形態を図面に基づいて説明する。
【００９３】
図１２は本発明の第５の実施形態に係る強誘電体メモリ装置の回路図である。図１２において、第３の実施形態における図６に示した同一の構成要素には同一の符号を付すことにより説明を省略する。本実施形態においては、図１２に示すように、ビット線ＢＬとビット相補線／ＢＬとに接続され、このビット線対ＢＬ，／ＢＬを導通状態にするスイッチトランジスタＳＷが設けられている。スイッチトランジスタＳＷのゲート電極には該スイッチトランジスタＳＷを制御する制御線であるイコライズ線ＥＱが接続されている。
【００９４】
以下、前記のように構成された強誘電体メモリ装置の動作を図面に基づいて説明する。図１３は本発明の第５の実施形態に係る強誘電体メモリ装置における通常読み出し時とスクリーニング読み出し時とのビット線の電位を表わしている。
【００９５】
図１２において、第１のメモリセル６１のデータを読み出す際には、第１のワード線ＷＬ1 及びセルプレート線ＣＰＬを共にハイレベルに遷移させて、ビット線対ＢＬ，／ＢＬに生じる電位差をセンスアンプ９０で増幅して読み出す。このときのビット線ＢＬの電位は、第１のメモリセル６１の状態によって、図１３に示す曲線１で表わされるデータ”１”又は曲線２で表わされるデータ”０”となる。
【００９６】
まず、通常の読み出し時には、読み出し対象の第１のメモリセル６１が接続されているビット線ＢＬとは逆のビット相補線／ＢＬに接続されている第２のリファレンスセル７２を用いるため、第２のリファレンスワード線ＲＷＬ2 を第１のワード線ＷＬ1 と同時にハイレベルに遷移させると共に、リファレンスセルプレート線ＲＣＰＬをセルプレート線ＣＰＬと同時にハイレベルに遷移させる。その結果、図１３の通常読み出し曲線３に示すように、ビット相補線／ＢＬに生じる電位が、曲線１で表わされるデータ”１”と曲線２で表わされるデータ”０”との間になるように、第２のリファレンスセル７２のキャパシタ電極の面積が設定されている。このときのイコライズ線ＥＱはロウレベルのままである。
【００９７】
次に、スクリーニング読み出し時には、通常の読み出し動作に加えて、イコライズ線をハイレベルに遷移させる。その結果、ビット線ＢＬとビット相補線／ＢＬとが高抵抗で接続されるため、ビット線対ＢＬ，／ＢＬの互いの電位が接近するので、ビット線ＢＬとビット相補線／ＢＬに生じる電位は図１３に示すように、第１のメモリセル６１のデータが”１”の場合には曲線４Ａ又は４Ｂとなり、第１のメモリセル６１のデータが”０”の場合には曲線５Ａ又は５Ｂとなる。
【００９８】
このように、、ビット線ＢＬとビット相補線／ＢＬとに生じる電位差が通常の読み出し時に比べて小さくなるため、メモリセルのデータの期待値を用いることなく第１のメモリセル６１のスクリーニングを行なえることが分かる。
【００９９】
また、従来の装置に比べて素子数が少なくて済むため、レイアウト面積が小さくなると共に、制御信号線も少なくなるため、制御が容易になる。
【０１００】
なお、図１４に示すように、メモリセル６３が２つの強誘電体キャパシタにより構成され、該メモリセル６３が相補型のデータを記憶する強誘電体メモリ装置の場合は、リファレンスセルを設けなくても、スクリーニングが可能である。
【０１０１】
【発明の効果】
本発明に係る強誘電体メモリ装置の読み出し方法によると、センスアンプが活性化されるまではセルプレート線とビット線とが同電位に設定されているため、セルプレート線からビット線に対してノイズが混入することがない。従って、読み出し時にノイズが発生しないため、強誘電体メモリが保持するデータを正確に読み出すことができる。
【０１０２】
本発明に係る強誘電体メモリ装置の読み出し方法において、ビット線とセルプレート線との同電位を接地電位とすると、該同電位を容易に且つ確実に得られるので、ノイズが確実に生じなくなる。
【０１０３】
本発明に係る第１の強誘電体メモリ装置によると、センスアンプにおいて、少なくとも第１の電界効果型トランジスタのゲート電極がビット線に接続され、第２の電界効果型トランジスタのゲート電極がビット相補線に接続されているため、センスアンプとビット線対とは高インピーダンスで接続されることになるので、読み出し時にセンスアンプを介してビット線対に電流が流れなくなり、その結果、消費電力が低減することになる。
【０１０４】
本発明に係る第１の強誘電体メモリ装置は、ビット線及びビット相補線に接続され、該ビット線の電位とビット相補線の電位とを同時に変化させるビット線チャージ回路をさらに備えている場合に、読み出し動作開始直後で且つセンスアンプを活性化する直前に、ビット線対をパルス状に一瞬の間ハイレベルに遷移させると、メモリセルが保持するデータに応じてビット線とビット相補線との間に微小な電位差が生じる。これにより、センスアンプが活性化された時には、ビット線対には既に電位差が発生しているため、センスアンプはこの電位差を増幅して所望のデータを読み出すことができるので、読み出し動作を高速にすることができる。
【０１０５】
本発明に係る第１の強誘電体メモリ装置は、センスアンプに接続されたセンスバッファ回路をさらに備えており、該センスバッファ回路を構成する第１のインバータは、その出力端子が前記ビット線に接続され、その入力端子が第１の電界効果型トランジスタのドレイン電極に接続されており、また、センスバッファ回路を構成する第２のインバータは、その出力端子が前記ビット相補線に接続され、その入力端子が第２の電界効果型トランジスタのドレイン電極に接続されていると、センスアンプの内部ノードの電位差を確実にビット線対に出力することができる。
【０１０６】
本発明に係る第２の強誘電体メモリ装置によると、常誘電体よりなるキャパシタの容量は強誘電体メモリを構成する強誘電体キャパシタの容量とは異なるため、強誘電体メモリよりなるメモリセルを複数設ける必要がなく、また、複数の強誘電体キャパシタの容量を制御する必要もない。従って、スクリーニングセルのレイアウト面積を縮小できると共に、該スクリーニングセルが簡素化されるため、スクリーニングセルの制御が容易になる。
【０１０７】
本発明に係る第２の強誘電体メモリ装置において、スクリーニングセルとメモリセルとは同一の回路構成であると、スクリーニングセルのレイアウト面積を確実に縮小できると共に、該スクリーニングセルの制御も確実に容易になる。
【０１０８】
本発明に係る第２の強誘電体メモリ装置において、スクリーニングセルに接続されているセルプレート線は接地されていると、制御線の数が確実に減るので、一層その制御が容易になる。
【０１０９】
本発明に係る第３の強誘電体メモリ装置によると、本発明に係る第２の強誘電体メモリ装置の効果が得られる上に、高抵抗のイコライズ回路がビット線対間のインピーダンスを低下させるため、該ビット線対間の電位差が小さくなるので、メモリセルのデータの期待値を用いることなくスクリーニングを行なうことができる。
【図面の簡単な説明】
【図１】強誘電体キャパシタのヒステリシス特性を示すグラフである。
【図２】本発明の第１の実施形態に係る強誘電体メモリ装置の回路図である。
【図３】本発明の第１の実施形態に係る強誘電体メモリ装置の動作を表わすタイミング図である。
【図４】本発明の第２の実施形態に係る強誘電体メモリ装置の回路図である。
【図５】本発明の第２の実施形態に係る強誘電体メモリ装置の動作を表わすタイミング図である。
【図６】本発明の第３の実施形態に係る強誘電体メモリ装置の回路図である。
【図７】本発明の第３の実施形態に係る強誘電体メモリ装置における通常読み出し時とスクリーニング読み出し時とのビット線の電位を表わすグラフである。
【図８】本発明の第３の実施形態の変形例に係る強誘電体メモリ装置の回路図である。
【図９】本発明の第４の実施形態に係る強誘電体メモリ装置の回路図である。
【図１０】本発明の第４の実施形態に係る強誘電体メモリ装置における通常読み出し時とスクリーニング読み出し時とのビット線の電位を表わすグラフである。
【図１１】本発明の第４の実施形態の変形例に係る強誘電体メモリ装置の回路図である。
【図１２】本発明の第５の実施形態に係る強誘電体メモリ装置の回路図である。
【図１３】本発明の第５の実施形態に係る強誘電体メモリ装置における通常読み出し時とスクリーニング読み出し時とのビット線の電位を表わすグラフである。
【図１４】本発明の第５の実施形態の変形例に係る強誘電体メモリ装置の回路図である。
【図１５】従来の強誘電体メモリ装置のメモリセル及び周辺回路の回路図である。
【図１６】従来の強誘電体メモリ装置の動作を表わすタイミング図である。
【図１７】従来の強誘電体メモリセルをスクリーニング用の回路図でる。
【図１８】従来の強誘電体メモリセルにおけるスクリーニングの特性図である。
【符号の説明】
ｐＢＬ ビット線プリチャージ線
ＢＬ ビット線
／ＢＬ ビット相補線
ＷＬ ワード線
ＣＰＬ セルプレート線
ＳＮ ストレージノード
／ＳＮ ストレージ相補ノード
ＳＥ センスアンプイネーブル線
／ＳＥ センスアンプイネーブル相補線
１１ 電源端子
１２ 接地端子
ｃＢＬ ビット線チャージ線
２０ ビット線チャージ回路
２１ 第１のＰチャンネルＭＯＳ型トランジスタ２１
２２ 第２のＰチャンネルＭＯＳ型トランジスタ２２
３０ センスアンプ
Ｎ１ 第１の内部ノード
Ｎ２ 第２の内部ノード
３１ 第１のＰチャンネルＭＯＳ型トランジスタ
３２ 第１のＮチャンネルＭＯＳ型トランジスタ
３３ 第２のＰチャンネルＭＯＳ型トランジスタ
３４ 第２のＮチャンネルＭＯＳ型トランジスタ
３５ 第３のＰチャンネルＭＯＳ型トランジスタ
３６ 第３のＮチャンネルＭＯＳ型トランジスタ
４０ センスバッファ回路
４１ 第１のインバータ
４１Ｐ 第１のＰチャンネルＭＯＳ型トランジスタ
４１Ｎ 第１のＮチャンネルＭＯＳ型トランジスタ
４２ 第２のインバータ
４２Ｐ 第２のＰチャンネルＭＯＳ型トランジスタ
４２Ｎ 第２のＮチャンネルＭＯＳ型トランジスタ
４５ 第３のＰチャンネルＭＯＳ型トランジスタ
４６ 第３のＮチャンネルＭＯＳ型トランジスタ
５０ メモリセル
５１ 第１のＮチャンネルＭＯＳ型トランジスタ
５２ 第１の強誘電体キャパシタ
５３ 第２の強誘電体キャパシタ
５４ 第２のＮチャンネルＭＯＳ型トランジスタ
ＷＬ1 第１のワード線
ＷＬ2 第２のワード線
ＲＷＬ1 第１のリファレンスワード線
ＲＷＬ2 第２のリファレンスワード線
ＲＣＰＬ リファレンスセルプレート線
ＳＷＬ1 第１のスクリーニングワード線
ＳＷＬ2 第２のスクリーニングワード線
ＳＣＰＬ スクリーニングセルプレート線
６１ 第１のメモリセル
６２ 第２のメモリセル
６３ メモリセル
７１ 第１のリファレンスセル
７２ 第２のリファレンスセル
８１ 第１のスクリーニングセル
８２ 第２のスクリーニングセル
８３ スクリーニングセル
９０ センスアンプ
ＥＱ イコライズ線
ＳＷ スイッチトランジスタ
１０１ 電源端子
１０２ 接地端子
１０３ 第１のスイッチトランジスタ
１０４ 第２のスイッチトランジスタ
１０５ 第３のスイッチトランジスタ
２００ メモリセル
２０１ 第１のＮチャンネルＭＯＳ型トランジスタ
２０２ 第１の強誘電体キャパシタ
２０３ 第２の強誘電体キャパシタ
２０４ 第２のＮチャンネルＭＯＳ型トランジスタ
３００ センスアンプ
３０１ 第１のＰチャンネルＭＯＳ型トランジスタ３０１
３０２ 第１のＮチャンネルＭＯＳ型トランジスタ
３０３ 第２のＰチャンネルＭＯＳ型トランジスタ
３０４ 第２のＮチャンネルＭＯＳ型トランジスタ
３０５ 第３のＰチャンネルＭＯＳ型トランジスタ
３０６ 第３のＮチャンネルＭＯＳ型トランジスタ
【発明の属する技術分野】
本発明は、低ノイズ化を図ると共にスクリーニング用セルの小型化及び制御容易化を図る強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭと同様に高集積化が可能で且つ不揮発性という特性を有するメモリである強誘電体メモリが注目されてきている。強誘電体メモリセルの読み出し動作又は書き込み動作は、強誘電体のヒステリシス特性を利用しているため、これまでのデバイスであるＤＲＡＭ、ＳＲＡＭ又はＲＯＭにはない特殊な制御方法が用いられる。以下、従来の強誘電体メモリを有するメモリセルの読み出し動作を説明する。
【０００３】
（第１の従来例）
まず、図１に強誘電体キャパシタのヒステリシス特性を示す。強誘電体キャパシタに電界を印加することにより、強誘電体キャパシタの状態は図１に示すように順に、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ａと変化する。強誘電体メモリは、強誘電体キャパシタの状態が点Ａ又は点Ｅのいずれかの位置において所望のデータを記憶する。
【０００４】
図１５は従来の強誘電体メモリ装置のメモリセル及び周辺回路の回路図である。図１５において、２００は行列状に配置され、１ビットのデータを記憶するメモリセルであって、説明の都合上、ビット線ＢＬ及びビット相補線／ＢＬよりなるビット線対に接続されている列方向の１列分のみを表わしている。
【０００５】
ビット線対ＢＬ，／ＢＬはメモリセル２００に保持されているデータの読み出し動作時や、書き込み動作時に使用され、これらの動作時には互いに相補的に動作する。ビット線ＢＬには、該ビット線ＢＬをロウレベルに設定するためのＮチャンネルＭＯＳ型トランジスタよりなる第１のスイッチトランジスタ１０３を介して接地され、ビット相補線／ＢＬには、該ビット相補線／ＢＬをロウレベルに設定するためのＮチャンネルＭＯＳ型トランジスタよりなる第２のスイッチトランジスタ１０４を介して接地されている。さらに、ビット線対ＢＬ，／ＢＬには、該ビット線対ＢＬ，／ＢＬの電位差を解消するためのＮチャンネルＭＯＳ型トランジスタよりなる第３のスイッチトランジスタ１０５が接続されている。第１〜第３のスイッチトランジスタ１０３〜１０５のゲート電極にはこれらのスイッチトランジスタを制御するビット線プリチャージ線ｐＢＬが接続されている。
【０００６】
メモリセル２００はビット線ＢＬとビット相補線／ＢＬとの間に順に直列接続された第１のＮチャンネルＭＯＳ型トランジスタ２０１と、第１の強誘電体キャパシタ２０２と、第２の強誘電体キャパシタ２０３と、第２のＮチャンネルＭＯＳ型トランジスタ２０４とから構成されている。また、第１及び第２の強誘電体キャパシタ２０２，２０３の容量はその状態によって２種類あり、その関係は図１に示すヒステリシス曲線における点Ｄと点Ａとを結ぶ直線の傾きＣＨと、点Ｄと点Ｅとを結ぶ直線の傾きＣＬとにより表わされ、ＣＨの値がＣＬよりも大きい。ここで、ビット線ＢＬやビット相補線／ＢＬの容量をＣＢとすると、ＣＢの値はＣＨの値やＣＬの値の数倍程度である。さらに、第１のＮチャンネルＭＯＳ型トランジスタ２０１と第２のＮチャンネルＭＯＳ型トランジスタ２０４とのそれぞれのゲート電極は、メモリセル２００のデータを読み出したり書き込んだりする際にハイレベルに印加されるワード線ＷＬに接続されている。
【０００７】
各メモリセル２００には、メモリセル２００のデータの読み出し又は書き込みに用いるセルプレート線ＣＰＬが第１の強誘電体キャパシタ２０２と第２の強誘電体キャパシタ２０３とにそれぞれ接続されている。セルプレート線ＣＰＬの容量ＣＰは非常に大きく、ビット線の容量ＣＢに比べて１０倍以上であるため、セルプレート線ＣＰＬを駆動するのに時間がかかったり、また、その駆動時間の短縮を図りその駆動速度を上げるためにドライバ回路を大きくすることにより電源電圧が低下し、周辺回路に誤動作等が発生したりする。
【０００８】
ＳＮはメモリセル２００内の第１のＮチャンネルＭＯＳ型トランジスタ２０１と第１の強誘電体キャパシタ２０２との間の、データの電位を保持するストレージノードであり、／ＳＮはメモリセル２００内の第２のＮチャンネルＭＯＳ型トランジスタ２０４と第２の強誘電体キャパシタ２０３との間のストレージ相補ノードである。
【０００９】
３００はメモリセル２００のデータを読み出すセンスアンプである。センスアンプ３００は、第１のＰチャンネルＭＯＳ型トランジスタ３０１及び第１のＮチャンネルＭＯＳ型トランジスタ３０２よりなる第１のインバータと、第２のＰチャンネルＭＯＳ型トランジスタ３０３及び第２のＮチャンネルＭＯＳ型トランジスタ３０４よりなる第２のインバータとがフリップフロップ接続されてなり、第１のインバータの出力ノードはビット線ＢＬ及び第２のインバータの入力ノードに接続され、第２のインバータの出力ノードはビット相補線／ＢＬ及び第１のインバータの入力ノードに接続されている。第１及び第２のＰチャンネルＭＯＳ型トランジスタ３０１，３０３の共通ソース電極は第３のＰチャンネルＭＯＳ型トランジスタ３０５を介してハイデータを生成する電源電位が印加される電源端子１０１に接続されており、第１及び第２のＮチャンネルＭＯＳ型トランジスタ３０２，３０４の共通ソース電極は第３のＮチャンネルＭＯＳ型トランジスタ３０６を介してロウデータを生成する接地電位が印加される接地端子１０２に接続されている。第３のＮチャンネルＭＯＳ型トランジスタ３０６のゲート電極にはセンスアンプ３００を活性化するセンスアンプイネーブル線ＳＥが接続されていると共に、第３のＰチャンネルＭＯＳ型トランジスタ３０５のゲート電極にはセンスアンプイネーブル線ＳＥの相補値であり同じくセンスアンプ３００を活性化するセンスアンプイネーブル相補線／ＳＥが接続されている。
【００１０】
以下、前記のように構成された強誘電体メモリ装置の動作を図面に基づいて説明する。図１６は従来の強誘電体メモリ装置の動作を表わすタイミング図である。まず、初期状態として、ワード線ＷＬ、セルプレート線ＣＰＬ及びセンスアンプイネーブル線ＳＥをロウレベルに設定し、ビット線プリチャージ線ｐＢＬ及びセンスアンプイネーブル相補線／ＳＥをハイレベルに設定する。初期状態時、第１〜第３のスイッチトランジスタ１０３〜１０５はそれぞれ導通状態となっており、ビット線ＢＬとビット相補線／ＢＬとは互いにロウレベルになっている。また、ストレージノードＳＮ及びストレージ相補ノード／ＳＮもロウレベルなので、第１の強誘電体キャパシタ２０２と第２の強誘電体キャパシタ２０３とには電界が印加されていない。このとき、図１に示すヒステリシス特性図において、第１の強誘電体キャパシタ２０２の状態を点Ａ、第２の強誘電体キャパシタ２０３の状態を点Ｅであるとする。
【００１１】
次に、読み出し動作を説明する。
【００１２】
まず、ビット線プリチャージ線ｐＢＬをロウレベルに遷移させ、第１〜第３のスイッチトランジスタ１０３〜１０５をそれぞれ非導通状態にして、ビット線対ＢＬ，／ＢＬをハイインピーダンス状態にする。その後、ワード線ＷＬ及びセルプレート線ＣＰＬをほぼ同時にハイレベルに遷移させて、第１の強誘電体キャパシタ２０２に蓄えられている電荷を導通状態となった第１のＮチャンネルＭＯＳ型トランジスタ２０１を介してビット線ＢＬに流入させると共に、第２の強誘電体キャパシタ２０３に蓄えられている電荷を導通状態となった第２のＮチャンネルＭＯＳ型トランジスタ２０４を介してビット相補線／ＢＬに流入させることにより、該ビット線ＢＬとビット相補線／ＢＬとの電位を第１の強誘電体キャパシタ２０２と第２の強誘電体キャパシタ２０３とに蓄えられていた電荷に応じてそれぞれ上昇させる。
【００１３】
このときには、第１の強誘電体キャパシタ２０２の状態は点Ａから順に点Ｂ、Ｃ、Ｄと変化し、第２の強誘電体キャパシタ２０３の状態は点Ｅから点Ｄに変化する。つまり、第１の強誘電体キャパシタ２０２の方が第２の強誘電体キャパシタ２０３よりも多くの電荷を放出するので、ビット線ＢＬの方がビット相補線／ＢＬよりも電位が高くなる。具体的には、電荷量保存の法則からビット線ＢＬの電位はハイレベル電位の（ＣＨ／ＣＨ＋ＣＢ）倍になり、ビット相補線／ＢＬの電位はハイレベル電位の（ＣＬ／ＣＬ＋ＣＢ）倍になる。
【００１４】
その後、センスアンプイネーブル線ＳＥをハイレベルに遷移させると共にセンスアンプイネーブル相補線／ＳＥをロウレベルに遷移させることにより、センスアンプ３００を活性化させて、ビット線ＢＬとビット相補線／ＢＬとの間に生じる微小な電位差を増幅しビット線ＢＬ側をハイレベルとし、ビット相補線／ＢＬ側をロウレベルにしてメモリセル２００のデータを読み出す。
【００１５】
ここで、図１６に示すように、ビット線ＢＬとビット相補線／ＢＬとはその容量が大きいため、十分にハイレベル・ロウレベルに達するにはｔsense の時間を必要とする。ビット線ＢＬとビット相補線／ＢＬとを充放電する第１及び第２のＰチャンネルＭＯＳ型トランジスタ３０１，３０３並びに第１及び第２のＮチャンネルＭＯＳ型トランジスタ３０２，３０４は、センスアンプ３００を兼ねているのでセンスアンプ３００の感度を保つためにこれら第１及び第２のＰチャンネルＭＯＳ型トランジスタ３０１，３０３並びに第１及び第２のＮチャンネルＭＯＳ型トランジスタ３０２，３０４の各電流能力を上げることはできない。
【００１６】
また、このｔsense の間、センスアンプ３００内の第１及び第２のＰチャンネルＭＯＳ型トランジスタ３０１，３０３並びに第１及び第２のＮチャンネルＭＯＳ型トランジスタ３０２，３０４の各ゲート電極がハイレベル、ロウレベルの中間電位であるため、電流が流れたままとなるので消費電流も大きい。
【００１７】
このときには、第１の強誘電体キャパシタ２０２の状態は点Ｄから点Ｅに変化し、第２の強誘電体キャパシタ２０３の状態は点Ｄのままである。
【００１８】
次に、メモリセル２００には、引き続きデータを再書き込みする必要があるので、その再書き込み動作を説明する。
【００１９】
まず、図１６に示すように、セルプレート線ＣＰＬをロウレベルに遷移させることによって、第１の強誘電体キャパシタ２０２の状態を点Ｅから点Ｆ、Ｇ、Ｈへ変化させると共に第２の強誘電体キャパシタ２０３の状態を点Ｄから点Ｅへと変化させる。次に、センスアンプイネーブル線ＳＥをロウレベルに遷移させると共にセンスアンプイネーブル相補線／ＳＥ及びビット線プリチャージ線ｐＢＬをハイレベルに遷移させて、導通状態となった第１〜第３のスイッチトランジスタ１０３〜１０５を介してビット線ＢＬとビット相補線／ＢＬとをロウレベルにする。このとき、図１に示すように、第１の強誘電体キャパシタ２０２の状態は点Ｈから点Ａに変化し、第２の強誘電体キャパシタ２０３の状態は点Ｅのままである。このようにして再書き込みが行なわれる。次に、ワード線ＷＬをロウレベルに遷移させ初期状態に戻して一連の動作を終了する。
【００２０】
（第２の従来例）
以下、第２の従来例について説明する。第２の従来例は強誘電体メモリセルのスクリーニングに関するものである。図１７は特開平８−２２６９２号に開示されている従来の強誘電体メモリセルをスクリーニング用の回路図であり、図１８は図１７に示す従来の強誘電体メモリセルにおけるスクリーニングの特性図である。
【００２１】
【発明が解決しようとする課題】
しかしながら、第１の従来例に示す強誘電体メモリ装置は以下に示すようにいくつかの問題を有している。
【００２２】
まず、第１に、メモリセル２００のデータを読み出す際にセルプレート線ＣＰＬを駆動する必要があり、この際にビット線ＢＬ及びビット相補線／ＢＬにノイズが混入するため、誤読み出しの原因になるという問題を有している。
【００２３】
また、第２に、容量が大きなビット線ＢＬ及びビット相補線／ＢＬをセンスアンプ３００の第１及び第２のＰチャンネルＭＯＳ型トランジスタ３０１，３０３をそれぞれ介して充電しなくてはならないため、図１６に示すｔsense の時間を要するという問題を有している。
【００２４】
また、第３に、第２の問題と同様に容量が大きなビット線ＢＬ及びビット相補線／ＢＬをセンスアンプ３００の第１及び第２のＰチャンネルＭＯＳ型トランジスタ３０１，３０３を介して充電している間はセンスアンプ３００において貫通電流が流れ続けるため、消費電流が大きいという問題を有している。
【００２５】
また、第２の従来例に示す強誘電体メモリ装置も以下に示すようにいくつかの問題を有している。
【００２６】
まず、第１に、リファレンスセルを複数個、すなわち、通常の読み出し用、ハイレベルのスクリーニング時の読み出し用及びロウレベルのスクリーニング時の読み出し用の少なくとも６個のリファレンスセルを設ける必要があるため、レイアウト面積が大きくなるという問題を有している。
【００２７】
また、第２に、制御線が複数本、すなわち、ワード線２本とセルプレート線３本の少なくとも５本の制御線を設ける必要があり、制御が複雑になるという問題を有している。
【００２８】
また、第３に、スクリーニングのためにメモリセルのデータの期待値を必要とするという問題を有している。
【００２９】
本発明は、前記従来の諸問題を解決するもので、読み出しデータにノイズが混入しないようにすることを第１の目的とし、読み出し動作の高速化を図ることを第２の目的とし、読み出し時の低消費電力化を図ることを第３の目的とし、スクリーニングのための回路のレイアウト面積を小さくし且つ制御が容易になるようにすることを第４の目的とし、スクリーニングにおけるメモリセルのデータの期待値を必要としないようにすることを第５の目的とするものである。
【００３０】
【課題を解決するための手段】
本発明に係る強誘電体メモリ装置の読み出し方法は、前記第１の目的を達成し、強誘電体メモリよりなる複数のメモリセルが行列状に設けられてなるメモリセルアレイと、前記複数のメモリセルに接続されたセルプレート線と、前記複数のメモリセルのうち前記メモリセルアレイの列方向に位置するメモリセルに接続されたビット線対と、前記ビット線対に接続され、該ビット線対の間に生じる電位差を増幅するセンスアンプとを備えた強誘電体メモリ装置の読み出し方法を対象とし、読み出し動作時に、前記センスアンプを活性化する前の前記ビット線対の電位を前記セルプレート線の電位と同電位に設定する同電位設定工程と、前記同電位設定工程を実行した後、前記セルプレート線の電位を保持した状態で前記センスアンプを活性化し、メモリセルが保持するデータを読み出す読み出し工程とを備えている。
【００３１】
本発明の強誘電体メモリ装置の読み出し方法により、読み出し動作時に、センスアンプを活性化する前にビット線対の電位とセルプレート線の電位とを同電位にするため、すなわち、センスアンプが活性化されるまではセルプレート線とビット線とは同電位であるため、セルプレート線からビット線に対してノイズが混入することがない。
【００３２】
本発明の強誘電体メモリ装置の読み出し方法において、前記同電位設定工程は、前記ビット線対の電位と前記セルプレート線の電位とを共に接地電位とする工程を含むことが好ましい。
【００３３】
本発明に係る第１の強誘電体メモリ装置は、前記第２又は第３の目的を達成し、強誘電体メモリよりなる複数のメモリセルが行列状に設けられてなるメモリセルアレイと、前記複数のメモリセルのうち前記メモリセルアレイの列方向に位置するメモリセルにそれぞれ接続されたビット線及びビット相補線よりなるビット線対と、第１の電界効果型トランジスタ及び第２の電界効果型トランジスタを有し、前記ビット線対の間に生じる電位差を増幅するセンスアンプとを備え、前記第１の前記電界効果型トランジスタのゲート電極が前記ビット線に接続され、前記第２の電界効果型トランジスタのゲート電極が前記ビット相補線に接続されている。
【００３４】
本発明の第１の強誘電体メモリ装置により、センスアンプを構成する少なくとも第１の電界効果型トランジスタのゲート電極がビット線に接続され、第２の電界効果型トランジスタのゲート電極がビット相補線に接続されているため、センスアンプとビット線対とは高インピーダンスで接続されることになる。
【００３５】
本発明の第１の強誘電体メモリ装置は、前記ビット線及びビット相補線に接続され、前記ビット線の電位と前記ビット相補線の電位とを同時に変化させるビット線チャージ回路をさらに備えていることが好ましい。
【００３６】
本発明の第１の強誘電体メモリ装置は、出力端子が前記ビット線に接続され、入力端子が前記第１の電界効果型トランジスタのドレイン電極に接続された第１のインバータと、出力端子が前記ビット相補線に接続され、入力端子が前記第２の電界効果型トランジスタのドレイン電極に接続された第２のインバータとを有するセンスバッファ回路をさらに備えていることが好ましい。
【００３７】
本発明に係る第２の強誘電体メモリ装置は、前記第４の目的を達成し、強誘電体メモリ装置を、強誘電体メモリよりなる複数のメモリセルが行列状に設けられてなるメモリセルアレイと、前記複数のメモリセルのうち前記メモリセルアレイの列方向に位置するメモリセルにそれぞれ接続されたビット線及びビット相補線よりなるビット線対と、前記ビット線対に接続され、スクリーニング時に前記ビット線対に生じる電位差を変化させるスクリーニングセルとを備え、前記スクリーニングセルは常誘電体よりなるキャパシタを有している。
【００３８】
本発明の第２の強誘電体メモリ装置により、スクリーニングセルが常誘電体よりなるキャパシタを有しているため、常誘電体よりなるキャパシタの容量は強誘電体メモリを構成する強誘電体キャパシタの容量とは異なる。従って、強誘電体メモリよりなるメモリセルを複数設ける必要がなく、また、複数の強誘電体キャパシタの容量を制御する必要もない。
【００３９】
本発明の第２の強誘電体メモリ装置において、前記スクリーニングセルは前記メモリセルと同一の回路構成であることが好ましい。
【００４０】
本発明の第２の強誘電体メモリ装置は、前記スクリーニングセルに接続されている前記セルプレート線は接地されていることが好ましい。
【００４１】
本発明に係る第３の強誘電体メモリ装置は、前記第５の目的を達成し、強誘電体メモリ装置を、強誘電体メモリよりなる複数のメモリセルが行列状に設けられてなるメモリセルアレイと、前記複数のメモリセルのうち前記メモリセルアレイの列方向に位置するメモリセルにそれぞれ接続されたビット線及びビット相補線と、前記ビット線及びビット相補線に接続され、前記ビット線及び前記ビット相補線とを互いに接続する高抵抗のイコライズ回路とを備えている。
【００４２】
本発明の第３の強誘電体メモリ装置により、ビット線対に接続され、該ビット線対を高抵抗で互いに接続するイコライズ回路を備えているため、ビット線対間のインピーダンスを低下させることができる。
【００４３】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態を図面に基づいて説明する。
【００４４】
図２は本発明の第１の実施形態に係る強誘電体メモリ装置の回路図である。図２に示す強誘電体メモリ装置は図１５に示す従来の強誘電体メモリ装置と同一の構成である。従って、同一の構成要素には同一の符号を付すことにより説明を省略する。
【００４５】
以下、前記のように構成された強誘電体メモリ装置の動作を図面に基づいて説明する。図３は本発明の第１の実施形態に係る強誘電体メモリ装置の動作を表わすタイミング図である。まず、初期状態として、ワード線ＷＬ、セルプレート線ＣＰＬ及びセンスアンプイネーブル線ＳＥをロウレベルに設定し、ビット線プリチャージ線ｐＢＬ及びセンスアンプイネーブル相補線／ＳＥをハイレベルに設定する。初期状態時、第１〜第３のスイッチトランジスタ１０３〜１０５はそれぞれ導通状態となっており、ビット線ＢＬとビット相補線／ＢＬは互いにロウレベルになっている。また、ストレージノードＳＮ及びストレージ相補ノード／ＳＮもロウレベルなので、第１の強誘電体キャパシタ２０２と第２の強誘電体キャパシタ２０３とには電界が印加されていない。このとき、図１に示すヒステリシス特性図において、第１の強誘電体キャパシタ２０２の状態を点Ａ、第２の強誘電体キャパシタ２０３の状態を点Ｅであるとする。
【００４６】
次に、読み出し動作を説明する。
【００４７】
まず、図３に示すように、ビット線プリチャージ線ｐＢＬをロウレベルに遷移させ、第１〜第３のスイッチトランジスタ１０３〜１０５をそれぞれ非導通状態にして、ビット線対ＢＬ，／ＢＬをハイインピーダンス状態にする。その後、ワード線ＷＬをハイレベルに遷移させて、センスアンプイネーブル線ＳＥをハイレベルに遷移させると共にセンスアンプイネーブル相補線／ＳＥをロウレベルに遷移させる。その結果、センスアンプ３００の第３のＮチャンネルＭＯＳ型トランジスタ３０６及び第３のＰチャンネルＭＯＳ型トランジスタ３０５は共に導通状態になり、また、ゲート電極がそれぞれビット線ＢＬ又はビット相補線／ＢＬに接続されている第１のＰチャンネルＭＯＳ型トランジスタ３０１と第２のＰチャンネルＭＯＳ型トランジスタ３０３も導通状態になり、これらの第３のＰチャンネルＭＯＳ型トランジスタ３０５、第１のＰチャンネルＭＯＳ型トランジスタ３０１及び第２のＰチャンネルＭＯＳ型トランジスタ３０３を介してビット線ＢＬとビット相補線／ＢＬとの電位がそれぞれ上昇する。
【００４８】
また、このとき導通状態であるメモリセル２００の第１のＮチャンネルＭＯＳ型トランジスタ２０１と第２のＮチャンネルＭＯＳ型トランジスタ２０４とをそれぞれ介して、ストレージノードＳＮの電位とストレージ相補ノード／ＳＮの電位とはビット線ＢＬ、ビット相補線／ＢＬとにそれぞれ対応して上昇する。
【００４９】
これにより、図１に示すように、第１の強誘電体キャパシタ２０２の状態は点Ａから点Ｈに変化すると共に、第２の強誘電体キャパシタ２０３の状態は点Ｅから点Ｆ、Ｇに変化する。図１における直線の傾きは容量を表わすため、第１の強誘電体キャパシタ２０２の状態が点Ａから点Ｈに変化するときの容量ＣＬは、第２の強誘電体キャパシタ２０３の状態が点Ｅから点Ｆ、Ｇに変化する時の容量ＣＨに比べて小さい。すなわち、ビット線ＢＬと第１の強誘電体キャパシタ２０２との合成容量（ＣＢ＋ＣＬ）の方がビット相補線／ＢＬと第２の強誘電体キャパシタ２０３との合成容量（ＣＢ＋ＣＨ）よりも小さいので、ビット線ＢＬとストレージノードＳＮとの電位がビット相補線／ＢＬとストレージ相補ノード／ＳＮとの電位よりも高くなる。
【００５０】
このとき、センスアンプ３００は活性化状態にあるため、ビット線ＢＬの電位がセンスアンプ３００の第２のＮチャンネルＭＯＳ型トランジスタ３０４のしきい値電圧を超えたところで、該第２のＮチャンネルＭＯＳ型トランジスタ３０４が導通状態となり、ビット相補線／ＢＬの電位が低下する。最終的にはビット相補線／ＢＬとストレージ相補ノード／ＳＮとはロウレベルになり、ビット線ＢＬとストレージノードＳＮとはハイレベルになってメモリセル２００のデータを読み出すことができる。このときの第１の強誘電体キャパシタ２０２の状態は点Ｈであり、第２の強誘電体キャパシタ２０３の状態は点Ｇから点Ａに変化する。
【００５１】
このように、読み出し動作時にセルプレート線ＣＰＬはロウレベルのまま固定されているため、従来のように周辺回路にノイズを混入させるという不具合を発生させることがない。
【００５２】
以下、メモリセル２００に読み出されたデータを再書き込みする動作を説明する。
【００５３】
まず、図３に示すように、セルプレート線ＣＰＬをハイレベルに遷移させて、第１の強誘電体キャパシタ２０２の状態を点Ｈから点Ａに遷移させると共に、第２の強誘電体キャパシタ２０３の状態を順に点Ａから点Ｂ、Ｃ、Ｄに遷移させる。次に、セルプレート線ＣＰＬをロウレベルに遷移させて、第１の強誘電体キャパシタ２０２の状態を点Ａから点Ｈに遷移させると共に、第２の強誘電体キャパシタ２０３の状態を点Ｄから点Ｅに変化させる。
【００５４】
次に、センスアンプイネーブル線ＳＥをロウレベルに遷移させる一方、センスアンプイネーブル相補線／ＳＥとビット線プリチャージ線ｐＢＬとをハイレベルに遷移させて、それぞれ導通状態に変化する第１〜第３のスイッチトランジスタ１０３〜１０５を介してビット線対ＢＬ，／ＢＬを共にロウレベルにする。
【００５５】
このとき、第１の強誘電体キャパシタ２０２の状態は点Ｈから点Ａに変化し、第２の強誘電体キャパシタ２０３の状態は点Ｅのままである。次に、ワード線ＷＬをロウレベルに遷移させて初期状態に戻し、再書き込みを完了する。
【００５６】
以上説明したように、本実施形態によると、メモリセル２００のデータを読み出す際にセルプレート線ＣＰＬを全く駆動しないため、従来のようにセルプレート線ＣＰＬ駆動時のノイズ等が発生しない。従って、強誘電体メモリよりなるメモリセル２００のデータを確実に読み出すことができる。
【００５７】
（第２の実施形態）
以下、本発明の第２の実施形態を図面に基づいて説明する。
【００５８】
図４は本発明の第２の実施形態に係る強誘電体メモリ装置の回路図である。図４において、１１はハイレベルを供給するための電源電位が印加される電源端子、１２はロウレベルを供給するための接地電位が印加される接地端子である。ビット線ＢＬ及びビット相補線／ＢＬはメモリセルのデータを読み出す際や、メモリセルのデータを書き込む際に使用される制御線であって、読み出し動作時又は書き込動作時に互いに相補的に動作する。なお、説明の都合上、図４には１対のビット線対ＢＬ，／ＢＬのみを表わすことにする。
【００５９】
ビット線チャージ回路２０は、ソース電極が電源端子１１に接続され、ドレイン電極がビット線ＢＬに接続されている第１のＰチャンネルＭＯＳ型トランジスタ２１と、ソース電極が電源端子１１に接続され、ドレイン電極ビット相補線／ＢＬに接続されている第２のＰチャンネルＭＯＳ型トランジスタ２２とよりなり、その共通のゲート電極はビット線チャージ線ｃＢＬに接続されている。
【００６０】
センスアンプ３０は、第１のＰチャンネルＭＯＳ型トランジスタ３１と第１のＮチャンネルＭＯＳ型トランジスタ３２とが直列接続されており、また、第２のＰチャンネルＭＯＳ型トランジスタ３３と第２のＮチャンネルＭＯＳ型トランジスタ３４とが直列接続されている。ここで、第１のＮチャンネルＭＯＳ型トランジスタ３２のゲート電極はビット線ＢＬに接続され、第２のＮチャンネルＭＯＳ型トランジスタ３４のゲート電極はビット相補線／ＢＬに接続されている。また、第１のＰチャンネルＭＯＳ型トランジスタ３１及び第２のＰチャンネルＭＯＳ型トランジスタ３３の共通ソース電極は、センスアンプ３０を活性化するセンスアンプイネーブル線ＳＥの相補値により制御されるセンスアンプイネーブル相補線／ＳＥがゲート電極に接続されている第３のＰチャンネルＭＯＳ型トランジスタ３５のドレイン電極に接続されている。第１のＮチャンネルＭＯＳ型トランジスタ３２及び第２のＮチャンネルＭＯＳ型トランジスタ３４の共通ソース電極は、センスアンプを活性化するセンスアンプイネーブル線ＳＥがゲート電極に接続されている第３のＮチャンネルＭＯＳ型トランジスタ３６のドレイン電極に接続されている。また、第２のＰチャンネルＭＯＳ型トランジスタ３３のゲート電極は、第１のＰチャンネルＭＯＳ型トランジスタ３１と第１のＮチャンネルＭＯＳ型トランジスタ３２との共通ドレイン電極である第１の内部ノードＮ１に接続されていると共に、第１のＰチャンネルＭＯＳ型トランジスタ３１のゲート電極は、第２のＰチャンネルＭＯＳ型トランジスタ３３と第２のＮチャンネルＭＯＳ型トランジスタ３４との共通ドレイン電極である第２の内部ノードＮ２に接続されている。また、第３のＰチャンネルＭＯＳ型トランジスタ３５のソース電極は電源端子１１に接続され、第３のＮチャンネルＭＯＳ型トランジスタ３６のソース電極は接地端子１２に接続されている。
【００６１】
センスバッファ回路４０は、第１のＰチャンネルＭＯＳ型トランジスタ４１Ｐ及び第１のＮチャンネルＭＯＳ型トランジスタ４１Ｎとよりなる第１のインバータ４１と、第２のＰチャンネルＭＯＳ型トランジスタ４２Ｐ及び第２のＮチャンネルＭＯＳ型トランジスタ４２Ｎとよりなる第２のインバータ４２とから構成されている。第１のインバータ４１の出力ノードはビット線ＢＬに接続されており、第２のインバータ４２の出力ノードはビット相補線／ＢＬに接続されている。また、第１のインバータ４１の入力ノードにはセンスアンプ３０の第１の内部ノードＮ１が接続され、第２のインバータの入力ノード４２にはセンスアンプ３０の第２の内部ノードＮ２が接続されている。また、第１のＰチャンネルＭＯＳ型トランジスタ４１Ｐ及び第２のＰチャンネルＭＯＳ型トランジスタ４２Ｐの共通ソース電極は、センスアンプイネーブル相補線／ＳＥがゲート電極に接続されている第３のＰチャンネルＭＯＳ型トランジスタ４５のドレイン電極に接続されている。第１のＮチャンネルＭＯＳ型トランジスタ４１Ｎ及び第２のＮチャンネルＭＯＳ型トランジスタ４２Ｎの共通ソース電極は、センスアンプイネーブル線ＳＥがゲート電極に接続されている第３のＮチャンネルＭＯＳ型トランジスタ４６のドレイン電極に接続されている。第３のＰチャンネルＭＯＳ型トランジスタ４５のソース電極は電源端子１１に接続され、第３のＮチャンネルＭＯＳ型トランジスタ４６のソース電極は接地端子１２に接続されている。
【００６２】
メモリセル５０はビット線ＢＬとビット相補線／ＢＬとの間に順に直列接続された第１のＮチャンネルＭＯＳ型トランジスタ５１と、第１の強誘電体キャパシタ５２と、第２の強誘電体キャパシタ５３と、第２のＮチャンネルＭＯＳ型トランジスタ５４とから構成されている。また、第１のＮチャンネルＭＯＳ型トランジスタ５１と第２のＮチャンネルＭＯＳ型トランジスタ５４とのそれぞれのゲート電極は、メモリセル５０のデータを読み出したり書き込んだりする際にハイレベルに印加されるワード線ＷＬに接続されている。
【００６３】
各メモリセル５０には、メモリセル５０のデータの読み出し又は書き込みに用いるセルプレート線ＣＰＬが第１の強誘電体キャパシタ５２と第２の強誘電体キャパシタ５３とにそれぞれ接続されている。ＳＮはメモリセル５０の第１のＮチャンネルＭＯＳ型トランジスタ５１と第１の強誘電体キャパシタ５２との間の、データの電位を保持するストレージノードであり、／ＳＮはメモリセル５０の第２のＮチャンネルＭＯＳ型トランジスタ５４と第２の強誘電体キャパシタ５３との間のストレージ相補ノードである。
【００６４】
以下、前記のように構成された強誘電体メモリ装置の動作を図面に基づいて説明する。図５は本発明の第２の実施形態に係る強誘電体メモリ装置の動作を表わすタイミング図である。まず、初期状態として、ワード線ＷＬ、セルプレート線ＣＰＬ、センスアンプイネーブル線ＳＥ及びビット線対ＢＬ，／ＢＬをロウレベルに設定し、ビット線チャージ線ｃＢＬ、センスアンプイネーブル相補線／ＳＥをハイレベルに設定する。
【００６５】
最初に、読み出し動作を説明する。まず、ビット線チャージ線ｃＢＬにロウレベルのパルスを印加してビット線対ＢＬ，／ＢＬの電位を共に上昇させる。その際に、図５に示すように、ビット線ＢＬとビット相補線／ＢＬとには、メモリセル５０のデータの保持状態によって微小な電位差が発生する。その後、センスアンプイネーブル線ＳＥをハイレベルに遷移させ、センスアンプイネーブル相補線／ＳＥをロウレベルに遷移させてセンスアンプ３０を活性化する。センスアンプ３０が活性化されて、例えば、ビット線ＢＬがビット相補線／ＢＬよりも電位が高くなったとする。この場合に、センスアンプ３０の第１のＮチャンネルＭＯＳ型トランジスタ３２とセンスアンプ３０の第２のＮチャンネルＭＯＳ型トランジスタ３４とを比較すると、第１のＮチャンネルＭＯＳ型トランジスタ３２のゲート電極の方が電位が高いため、第１のＮチャンネルＭＯＳ型トランジスタ３２は第２のＮチャンネルＭＯＳ型トランジスタ３４よりも速く活性化する。その結果、第１の内部ノードＮ１が接地電位となるため、該第１の内部ノードＮ１に接続されているセンスバッファ回路４０の第１のＰチャンネルＭＯＳ型トランジスタ４１Ｐが活性化され、ビット線ＢＬは電源電位に印加されることになる。逆に、ビット相補線／ＢＬは接地電位に印加される。このように、ビット線ＢＬとビット相補線／ＢＬとの電位差が増幅されることにより、それぞれハイレベルとロウレベルのデータとしてメモリセル５０のデータを読み出すことができる。
【００６６】
センスアンプ３０は、ビット線ＢＬと第１のＮチャンネルＭＯＳ型トランジスタ４１Ｎのゲート電極により接続され、ビット相補線／ＢＬと第２のＮチャンネルＭＯＳ型トランジスタ４２Ｎのゲート電極により接続されているため、このときにセンスアンプ３０において消費される電流は全て第３のＮチャンネルＭＯＳ型トランジスタ３６を流れるので、第３のＮチャンネルＭＯＳ型トランジスタ３６のＯＮ抵抗を制御することにより、センスアンプ３０における消費電流を制限することができる。また、センスバッファ回路４０をセンスアンプ３０とは別に設けているため、ビット線ＢＬとビット相補線／ＢＬとを充放電する各トランジスタの能力をそれぞれ最適化できる。
【００６７】
そのため、ビット線ＢＬ及びビット相補線／ＢＬが十分にハイレベル又はロウレベルに遷移するのに要する時間は、図５に示すように従来よりも短いｔsense となる。従って、短時間に遷移するため、消費電流も少なくなる。
【００６８】
このように、本実施形態によると、読み出し動作開始時にセンスアンプ３０を活性化する前に、ビット線対ＢＬ，／ＢＬを短時間のみハイレベルに強制的に昇圧し、強誘電体キャパシタが保持する電荷量に応じてビット線対ＢＬ，／ＢＬに電位差を生じさせるため、センスアンプが感知するのが速くなるので、ハイレベル及びロウレベルに増幅されるのに要する時間が短縮される。
【００６９】
従来は、ビット線対ＢＬ，／ＢＬはロウレベルにプリチャージされており、セルプレート線ＣＰＬをハイレベルに昇圧し、強誘電体キャパシタが保持する電荷量に応じてのみビット線対ＢＬ，／ＢＬに電位差を生じさせている。その結果、ロウレベルに印加されていたビット線対ＢＬ，／ＢＬが、センスアンプが感知できる程度に昇圧されるのに時間を要していた。
【００７０】
また、本実施形態に係るセンスアンプ３０は活性化状態にある場合に、該センスアンプ３０はビット線対ＢＬ，／ＢＬとはゲート電極でのみ接続されているため、両者はハイインピーダンスで接続されており、また、センスバッファ回路４０を設けているため、センスバッファ回路４０における、ビット線対ＢＬ，／ＢＬを充放電する各トランジスタの能力をそれぞれ最適化できるので、消費電力を減らすことができる。
【００７１】
（第３の実施形態）
以下、本発明の第３の実施形態を図面に基づいて説明する。
【００７２】
図６は本発明の第３の実施形態に係る強誘電体メモリ装置の回路図である。図６において、ビット線ＢＬ及びビット相補線／ＢＬはメモリセルのデータを読み出す際や、メモリセルのデータを書き込む際に使用される制御線であって、読み出し動作時又は書き込動作時に互いに相補的に動作する。なお、説明の都合上、図６には１対のビット線対ＢＬ，／ＢＬのみを表わすことにする。図６に示すように、第１のメモリセル６１はビット線ＢＬに接続され、第１のワード線ＷＬ1 がゲート電極に接続されるＮチャンネルＭＯＳ型トランジスタと強誘電体キャパシタとが直列接続されてなり、第２のメモリセル６２はビット相補線／ＢＬに接続され、第２のワード線ＷＬ2 がゲート電極に接続されるＮチャンネルＭＯＳ型トランジスタと強誘電体キャパシタとが直列接続されてなる。第１のメモリセル６１の強誘電体キャパシタと第２のメモリセル６２の強誘電体キャパシタとの共通電極はセルプレート線ＣＰＬに接続されている。
【００７３】
第１のリファレンスセル７１はビット線ＢＬに接続され、第１のリファレンスワード線ＲＷＬ1 がゲート電極に接続されるＮチャンネルＭＯＳ型トランジスタと強誘電体キャパシタとが直列接続されてなり、第２のリファレンスセル７２はビット相補線／ＢＬに接続され、第２のリファレンスワード線ＲＷＬ2 がゲート電極に接続されるＮチャンネルＭＯＳ型トランジスタと強誘電体キャパシタとが直列接続されてなる。第１のリファレンスセル７１の強誘電体キャパシタと第２のリファレンスセル７２の強誘電体キャパシタとの共通電極はリファレンスセルプレート線ＲＣＰＬに接続されている。
【００７４】
第１のスクリーニングセル８１はビット線ＢＬに接続され、第１のスクリーニングワード線ＳＷＬ1 がゲート電極に接続されるＮチャンネルＭＯＳ型トランジスタと常誘電体キャパシタとが直列接続されてなり、第２のスクリーニングセル８２はビット相補線／ＢＬに接続され、第２のスクリーニングワード線ＳＷＬ2 がゲート電極に接続されるＮチャンネルＭＯＳ型トランジスタと常誘電体キャパシタとが直列接続されてなる。第１のスクリーニングセル８１の常誘電体キャパシタと第２のスクリーニングセル８２の常誘電体キャパシタとの共通電極はスクリーニングセルプレート線ＳＣＰＬに接続されている。
【００７５】
センスアンプ９０は、ビット線ＢＬ及びビット相補線／ＢＬに接続され、ビット線対ＢＬ，／ＢＬに生じる電位差を増幅する。
【００７６】
以下、前記のように構成された強誘電体メモリ装置の動作を図面に基づいて説明する。図７は本発明の第３の実施形態に係る強誘電体メモリ装置における通常読み出し時とスクリーニング読み出し時とのビット線の電位を表わしている。
【００７７】
図６において、第１のメモリセル６１のデータを読み出す際には、第１のワード線ＷＬ1 及びセルプレート線ＣＰＬを共にハイレベルに遷移させて、ビット線対ＢＬ，／ＢＬに生じる電位差をセンスアンプ９０で増幅して読み出す。このときのビット線ＢＬの電位は第１のメモリセル６１の状態によって、図７に示す曲線１で表わされるデータ”１”又は曲線２で表わされるデータ”０”となる。
【００７８】
まず、通常の読み出し時には、読み出しの対象とする第１のメモリセル６１が接続されているビット線ＢＬとは逆のビット相補線／ＢＬに接続されている第２のリファレンスセル７２を用いるため、第２のリファレンスワード線ＲＷＬ2 を第１のワード線ＷＬ1 と同時にハイレベルに遷移させると共に、リファレンスセルプレート線ＲＣＰＬをセルプレート線ＣＰＬと同時にハイレベルに遷移させる。その結果、図７の通常読み出し曲線３に示すように、ビット相補線／ＢＬに生じる電位が、曲線１で表わされるデータ”１”と曲線２で表わされるデータ”０”との間になるように、第２のリファレンスセル７２のキャパシタ電極の面積が設定されている。このときの第１及び第２のスクリーニングワード線ＳＷＬ1 ，ＳＷＬ2 とスクリーニングセルプレート線ＳＣＰＬとはロウレベルのままである。
【００７９】
次に、スクリーニング読み出し時には、通常の読み出し動作に加えて、読み出しの対象とする第１のメモリセル６１が接続されているビット線ＢＬとは逆のビット相補線／ＢＬに接続されている第２のスクリーニングセル８２を用いる。第２のスクリーニングワード線ＳＷＬ2 を第１のワード線ＷＬ1 と同時にハイレベルに遷移させると共に、第１のメモリセル６１の期待値が”１”のときにはスクリーニングセルプレート線ＳＣＰＬをセルプレート線ＣＰＬと同時にハイレベルに遷移させる。その結果、ビット相補線／ＢＬに生じる電位は、図７に示す曲線４のようになる。一方、第１のメモリセル６１の期待値が”０”のときにはスクリーニングセルプレート線ＳＣＰＬの電位をロウレベルのままとする。その結果、ビット相補線／ＢＬに生じる電位は、図７に示す曲線５のようになる。
【００８０】
このように、ビット線ＢＬとビット相補線／ＢＬとに生じる電位差が通常の読み出し時に比べて小さくなり、第１のメモリセル６１のスクリーニングを行なえることがわかる。
【００８１】
以上説明したように、本実施形態によると、スクリーニング動作を行なう上で、スクリーニング用に設ける素子数が少なくてすむため、レイアウト面積を小さくできる。また、制御信号線も少なくなるので制御が容易になる。
【００８２】
なお、図８に示すように、メモリセル６３が２つの強誘電体キャパシタにより構成され、該メモリセル６３が相補型のデータを記憶する強誘電体メモリ装置の場合は、リファレンスセルを設けなくても、スクリーニングセル８３のセルプレート線をスクリーニングセルプレート線ＳＣＰＬとスクリーニングセルプレート相補線／ＳＣＰＬとの２本に分割する構成とすることによりスクリーニングが可能である。
【００８３】
（第４の実施形態）
以下、本発明の第４の実施形態を図面に基づいて説明する。
【００８４】
図９は本発明の第４の実施形態に係る強誘電体メモリ装置の回路図である。図９において、第３の実施形態における図６に示した同一の構成要素には同一の符号を付すことにより説明を省略する。図９に示すように、本実施形態においては、第１のスクリーニングセル８１の常誘電体キャパシタと第２のスクリーニングセル８２の常誘電体キャパシタとの共通電極は接地端子１２に接続されていることが特徴である。
【００８５】
以下、前記のように構成された強誘電体メモリ装置の動作を図面に基づいて説明する。図１０は本発明の第４の実施形態に係る強誘電体メモリ装置における通常読み出し時とスクリーニング読み出し時とのビット線の電位を表わしている。
【００８６】
図９において、第１のメモリセル６１のデータを読み出す際には、第１のワード線ＷＬ1 及びセルプレート線ＣＰＬを共にハイレベルに遷移させて、ビット線対ＢＬ，／ＢＬに生じる電位差をセンスアンプ９０で増幅して読み出す。このときのビット線ＢＬの電位は第１のメモリセル６１の状態によって、図１０に示す曲線１で表わされるデータ”１”又は曲線２で表わされるデータ”０”となる。
【００８７】
まず、通常の読み出し時には、読み出し対象の第１のメモリセル６１が接続されているビット線ＢＬとは逆のビット相補線／ＢＬに接続されている第２のリファレンスセル７２を用いるため、第２のリファレンスワード線ＲＷＬ2 を第１のワード線ＷＬ1 と同時にハイレベルに遷移させると共に、リファレンスセルプレート線ＲＣＰＬをセルプレート線ＣＰＬと同時にハイレベルに遷移させる。その結果、図７の通常読み出し曲線３に示すように、ビット相補線／ＢＬに生じる電位が、曲線１で表わされるデータ”１”と曲線２で表わされるデータ”０”との間になるように、第２のリファレンスセル７２のキャパシタ電極の面積が設定されている。このときの第１及び第２のスクリーニングワード線ＳＷＬ1 ，ＳＷＬ2 とスクリーニングセルプレート線ＳＣＰＬとはロウレベルのままである。
【００８８】
次に、スクリーニング読み出し時には、第１のメモリセル６１の期待値が”１”の場合には、通常の読み出し動作に加えて、読み出し対象の第１のメモリセル６１が接続されているビット線ＢＬに接続されている第１のスクリーニングセル８１を用いる。第１のスクリーニングワード線ＳＷＬ1 を第１のワード線ＷＬ1 と同時にハイレベルに遷移させると、ビット相補線／ＢＬに生じる電位は、図１０に示す曲線４のようになる。一方、第１のメモリセル６１の期待値が”０”の場合には、通常の読み出しに動作に加えて、読み出し対象とする第１のメモリセル６１が接続されているビット線ＢＬとは逆のビット相補線／ＢＬに接続されている第２のスクリーニングセル８２を用いる。第２のスクリーニングワード線ＳＷＬ2 を第１のワード線ＷＬ1 と同時にハイレベルに遷移させると、ビット相補線／ＢＬに生じる電位は、図１０に示す曲線５のようになる。
【００８９】
このように、ビット線ＢＬとビット相補線／ＢＬとに生じる電位差が通常の読み出し時に比べて小さくなり、第１のメモリセル６１のスクリーニングを行なえることがわかる。
【００９０】
以上説明したように、本発明の強誘電体メモリ装置によると、従来の装置に比べて素子数が少なく、従って、レイアウト面積も小さくなる。また、スクリーニングセルプレート線ＳＣＰＬを接地電位に固定しているため、制御信号線も少なくなるので、さらに制御が容易になる。
【００９１】
なお、図１１に示すように、メモリセル６３が２つの強誘電体キャパシタにより構成され、該メモリセル６３が相補型のデータを記憶する強誘電体メモリ装置の場合は、リファレンスセルを設けなくても、スクリーニングセル８３のワード線を、スクリーニングワード線ＳＷＬとスクリーニングワード相補線／ＳＷＬとの２本に分割された構成とすることにより、スクリーニングが可能である。
【００９２】
（第５の実施形態）
以下、本発明の第５の実施形態を図面に基づいて説明する。
【００９３】
図１２は本発明の第５の実施形態に係る強誘電体メモリ装置の回路図である。図１２において、第３の実施形態における図６に示した同一の構成要素には同一の符号を付すことにより説明を省略する。本実施形態においては、図１２に示すように、ビット線ＢＬとビット相補線／ＢＬとに接続され、このビット線対ＢＬ，／ＢＬを導通状態にするスイッチトランジスタＳＷが設けられている。スイッチトランジスタＳＷのゲート電極には該スイッチトランジスタＳＷを制御する制御線であるイコライズ線ＥＱが接続されている。
【００９４】
以下、前記のように構成された強誘電体メモリ装置の動作を図面に基づいて説明する。図１３は本発明の第５の実施形態に係る強誘電体メモリ装置における通常読み出し時とスクリーニング読み出し時とのビット線の電位を表わしている。
【００９５】
図１２において、第１のメモリセル６１のデータを読み出す際には、第１のワード線ＷＬ1 及びセルプレート線ＣＰＬを共にハイレベルに遷移させて、ビット線対ＢＬ，／ＢＬに生じる電位差をセンスアンプ９０で増幅して読み出す。このときのビット線ＢＬの電位は、第１のメモリセル６１の状態によって、図１３に示す曲線１で表わされるデータ”１”又は曲線２で表わされるデータ”０”となる。
【００９６】
まず、通常の読み出し時には、読み出し対象の第１のメモリセル６１が接続されているビット線ＢＬとは逆のビット相補線／ＢＬに接続されている第２のリファレンスセル７２を用いるため、第２のリファレンスワード線ＲＷＬ2 を第１のワード線ＷＬ1 と同時にハイレベルに遷移させると共に、リファレンスセルプレート線ＲＣＰＬをセルプレート線ＣＰＬと同時にハイレベルに遷移させる。その結果、図１３の通常読み出し曲線３に示すように、ビット相補線／ＢＬに生じる電位が、曲線１で表わされるデータ”１”と曲線２で表わされるデータ”０”との間になるように、第２のリファレンスセル７２のキャパシタ電極の面積が設定されている。このときのイコライズ線ＥＱはロウレベルのままである。
【００９７】
次に、スクリーニング読み出し時には、通常の読み出し動作に加えて、イコライズ線をハイレベルに遷移させる。その結果、ビット線ＢＬとビット相補線／ＢＬとが高抵抗で接続されるため、ビット線対ＢＬ，／ＢＬの互いの電位が接近するので、ビット線ＢＬとビット相補線／ＢＬに生じる電位は図１３に示すように、第１のメモリセル６１のデータが”１”の場合には曲線４Ａ又は４Ｂとなり、第１のメモリセル６１のデータが”０”の場合には曲線５Ａ又は５Ｂとなる。
【００９８】
このように、、ビット線ＢＬとビット相補線／ＢＬとに生じる電位差が通常の読み出し時に比べて小さくなるため、メモリセルのデータの期待値を用いることなく第１のメモリセル６１のスクリーニングを行なえることが分かる。
【００９９】
また、従来の装置に比べて素子数が少なくて済むため、レイアウト面積が小さくなると共に、制御信号線も少なくなるため、制御が容易になる。
【０１００】
なお、図１４に示すように、メモリセル６３が２つの強誘電体キャパシタにより構成され、該メモリセル６３が相補型のデータを記憶する強誘電体メモリ装置の場合は、リファレンスセルを設けなくても、スクリーニングが可能である。
【０１０１】
【発明の効果】
本発明に係る強誘電体メモリ装置の読み出し方法によると、センスアンプが活性化されるまではセルプレート線とビット線とが同電位に設定されているため、セルプレート線からビット線に対してノイズが混入することがない。従って、読み出し時にノイズが発生しないため、強誘電体メモリが保持するデータを正確に読み出すことができる。
【０１０２】
本発明に係る強誘電体メモリ装置の読み出し方法において、ビット線とセルプレート線との同電位を接地電位とすると、該同電位を容易に且つ確実に得られるので、ノイズが確実に生じなくなる。
【０１０３】
本発明に係る第１の強誘電体メモリ装置によると、センスアンプにおいて、少なくとも第１の電界効果型トランジスタのゲート電極がビット線に接続され、第２の電界効果型トランジスタのゲート電極がビット相補線に接続されているため、センスアンプとビット線対とは高インピーダンスで接続されることになるので、読み出し時にセンスアンプを介してビット線対に電流が流れなくなり、その結果、消費電力が低減することになる。
【０１０４】
本発明に係る第１の強誘電体メモリ装置は、ビット線及びビット相補線に接続され、該ビット線の電位とビット相補線の電位とを同時に変化させるビット線チャージ回路をさらに備えている場合に、読み出し動作開始直後で且つセンスアンプを活性化する直前に、ビット線対をパルス状に一瞬の間ハイレベルに遷移させると、メモリセルが保持するデータに応じてビット線とビット相補線との間に微小な電位差が生じる。これにより、センスアンプが活性化された時には、ビット線対には既に電位差が発生しているため、センスアンプはこの電位差を増幅して所望のデータを読み出すことができるので、読み出し動作を高速にすることができる。
【０１０５】
本発明に係る第１の強誘電体メモリ装置は、センスアンプに接続されたセンスバッファ回路をさらに備えており、該センスバッファ回路を構成する第１のインバータは、その出力端子が前記ビット線に接続され、その入力端子が第１の電界効果型トランジスタのドレイン電極に接続されており、また、センスバッファ回路を構成する第２のインバータは、その出力端子が前記ビット相補線に接続され、その入力端子が第２の電界効果型トランジスタのドレイン電極に接続されていると、センスアンプの内部ノードの電位差を確実にビット線対に出力することができる。
【０１０６】
本発明に係る第２の強誘電体メモリ装置によると、常誘電体よりなるキャパシタの容量は強誘電体メモリを構成する強誘電体キャパシタの容量とは異なるため、強誘電体メモリよりなるメモリセルを複数設ける必要がなく、また、複数の強誘電体キャパシタの容量を制御する必要もない。従って、スクリーニングセルのレイアウト面積を縮小できると共に、該スクリーニングセルが簡素化されるため、スクリーニングセルの制御が容易になる。
【０１０７】
本発明に係る第２の強誘電体メモリ装置において、スクリーニングセルとメモリセルとは同一の回路構成であると、スクリーニングセルのレイアウト面積を確実に縮小できると共に、該スクリーニングセルの制御も確実に容易になる。
【０１０８】
本発明に係る第２の強誘電体メモリ装置において、スクリーニングセルに接続されているセルプレート線は接地されていると、制御線の数が確実に減るので、一層その制御が容易になる。
【０１０９】
本発明に係る第３の強誘電体メモリ装置によると、本発明に係る第２の強誘電体メモリ装置の効果が得られる上に、高抵抗のイコライズ回路がビット線対間のインピーダンスを低下させるため、該ビット線対間の電位差が小さくなるので、メモリセルのデータの期待値を用いることなくスクリーニングを行なうことができる。
【図面の簡単な説明】
【図１】強誘電体キャパシタのヒステリシス特性を示すグラフである。
【図２】本発明の第１の実施形態に係る強誘電体メモリ装置の回路図である。
【図３】本発明の第１の実施形態に係る強誘電体メモリ装置の動作を表わすタイミング図である。
【図４】本発明の第２の実施形態に係る強誘電体メモリ装置の回路図である。
【図５】本発明の第２の実施形態に係る強誘電体メモリ装置の動作を表わすタイミング図である。
【図６】本発明の第３の実施形態に係る強誘電体メモリ装置の回路図である。
【図７】本発明の第３の実施形態に係る強誘電体メモリ装置における通常読み出し時とスクリーニング読み出し時とのビット線の電位を表わすグラフである。
【図８】本発明の第３の実施形態の変形例に係る強誘電体メモリ装置の回路図である。
【図９】本発明の第４の実施形態に係る強誘電体メモリ装置の回路図である。
【図１０】本発明の第４の実施形態に係る強誘電体メモリ装置における通常読み出し時とスクリーニング読み出し時とのビット線の電位を表わすグラフである。
【図１１】本発明の第４の実施形態の変形例に係る強誘電体メモリ装置の回路図である。
【図１２】本発明の第５の実施形態に係る強誘電体メモリ装置の回路図である。
【図１３】本発明の第５の実施形態に係る強誘電体メモリ装置における通常読み出し時とスクリーニング読み出し時とのビット線の電位を表わすグラフである。
【図１４】本発明の第５の実施形態の変形例に係る強誘電体メモリ装置の回路図である。
【図１５】従来の強誘電体メモリ装置のメモリセル及び周辺回路の回路図である。
【図１６】従来の強誘電体メモリ装置の動作を表わすタイミング図である。
【図１７】従来の強誘電体メモリセルをスクリーニング用の回路図でる。
【図１８】従来の強誘電体メモリセルにおけるスクリーニングの特性図である。
【符号の説明】
ｐＢＬ ビット線プリチャージ線
ＢＬ ビット線
／ＢＬ ビット相補線
ＷＬ ワード線
ＣＰＬ セルプレート線
ＳＮ ストレージノード
／ＳＮ ストレージ相補ノード
ＳＥ センスアンプイネーブル線
／ＳＥ センスアンプイネーブル相補線
１１ 電源端子
１２ 接地端子
ｃＢＬ ビット線チャージ線
２０ ビット線チャージ回路
２１ 第１のＰチャンネルＭＯＳ型トランジスタ２１
２２ 第２のＰチャンネルＭＯＳ型トランジスタ２２
３０ センスアンプ
Ｎ１ 第１の内部ノード
Ｎ２ 第２の内部ノード
３１ 第１のＰチャンネルＭＯＳ型トランジスタ
３２ 第１のＮチャンネルＭＯＳ型トランジスタ
３３ 第２のＰチャンネルＭＯＳ型トランジスタ
３４ 第２のＮチャンネルＭＯＳ型トランジスタ
３５ 第３のＰチャンネルＭＯＳ型トランジスタ
３６ 第３のＮチャンネルＭＯＳ型トランジスタ
４０ センスバッファ回路
４１ 第１のインバータ
４１Ｐ 第１のＰチャンネルＭＯＳ型トランジスタ
４１Ｎ 第１のＮチャンネルＭＯＳ型トランジスタ
４２ 第２のインバータ
４２Ｐ 第２のＰチャンネルＭＯＳ型トランジスタ
４２Ｎ 第２のＮチャンネルＭＯＳ型トランジスタ
４５ 第３のＰチャンネルＭＯＳ型トランジスタ
４６ 第３のＮチャンネルＭＯＳ型トランジスタ
５０ メモリセル
５１ 第１のＮチャンネルＭＯＳ型トランジスタ
５２ 第１の強誘電体キャパシタ
５３ 第２の強誘電体キャパシタ
５４ 第２のＮチャンネルＭＯＳ型トランジスタ
ＷＬ1 第１のワード線
ＷＬ2 第２のワード線
ＲＷＬ1 第１のリファレンスワード線
ＲＷＬ2 第２のリファレンスワード線
ＲＣＰＬ リファレンスセルプレート線
ＳＷＬ1 第１のスクリーニングワード線
ＳＷＬ2 第２のスクリーニングワード線
ＳＣＰＬ スクリーニングセルプレート線
６１ 第１のメモリセル
６２ 第２のメモリセル
６３ メモリセル
７１ 第１のリファレンスセル
７２ 第２のリファレンスセル
８１ 第１のスクリーニングセル
８２ 第２のスクリーニングセル
８３ スクリーニングセル
９０ センスアンプ
ＥＱ イコライズ線
ＳＷ スイッチトランジスタ
１０１ 電源端子
１０２ 接地端子
１０３ 第１のスイッチトランジスタ
１０４ 第２のスイッチトランジスタ
１０５ 第３のスイッチトランジスタ
２００ メモリセル
２０１ 第１のＮチャンネルＭＯＳ型トランジスタ
２０２ 第１の強誘電体キャパシタ
２０３ 第２の強誘電体キャパシタ
２０４ 第２のＮチャンネルＭＯＳ型トランジスタ
３００ センスアンプ
３０１ 第１のＰチャンネルＭＯＳ型トランジスタ３０１
３０２ 第１のＮチャンネルＭＯＳ型トランジスタ
３０３ 第２のＰチャンネルＭＯＳ型トランジスタ
３０４ 第２のＮチャンネルＭＯＳ型トランジスタ
３０５ 第３のＰチャンネルＭＯＳ型トランジスタ
３０６ 第３のＮチャンネルＭＯＳ型トランジスタ
Claims (2)
- 強誘電体キャパシタを有する強誘電体メモリよりなる複数のメモリセルが行列状に設けられてなるメモリセルアレイと、前記複数のメモリセルに接続されたセルプレート線と、前記複数のメモリセルのうち前記メモリセルアレイの列方向に位置するメモリセルに接続されたビット線対と、前記ビット線対に接続され、該ビット線対の間に生じる電位差を増幅するセンスアンプとを備えた強誘電体メモリ装置の読み出し方法であって、
読み出し動作時に、前記センスアンプを活性化する前の前記ビット線対の電位を前記セルプレート線の電位と同電位に設定する同電位設定工程と、
前記同電位設定工程を実行した後、前記セルプレート線の電位を保持した状態で前記センスアンプを活性化し、前記メモリセルが、前記強誘電体キャパシタが持つヒステリシス特性によって保持するデータを読み出す読み出し工程とを備えていることを特徴とする強誘電体メモリ装置の読み出し方法。 - 前記同電位設定工程は、前記ビット線対の電位と前記セルプレート線の電位とを共に接地電位とする工程を含むことを特徴とする請求項１に記載の強誘電体メモリ装置の読み出し方法。
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