JP2004103222A

JP2004103222A - クロックイネーブル信号を利用したデータ経路のリセット回路、リセット方法及びこれを備える半導体メモリ装置

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Publication number: JP2004103222A
Application number: JP2003312356A
Authority: JP
Inventors: Junbai Ri; 李　▲ジュン▼　培; Won-Chang Jung; 鄭　遠　敞
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-09-11
Filing date: 2003-09-04
Publication date: 2004-04-02
Anticipated expiration: 2023-09-04
Also published as: DE10338980A1; KR100434513B1; JP4177209B2; US6826114B2; KR20040023300A; US20040090830A1; DE10338980B4

Abstract

【課題】　ソフトリセット後に印加されるリード／ライト命令時にデータ衝突や無効のデータが発生する問題点を防止する。
【解決手段】　本発明のリセット回路は、半導体メモリ装置の内部回路を初期化するための回路であって、外部電圧のレベルを検出して第１リセット信号を発生させる外部電圧検出器及び外部から印加される所定の外部信号と第１リセット信号とを論理演算して第２リセット信号を発生させる第２リセット信号発生器を備える。第２リセット信号は半導体メモリ装置のデータ経路に関連した所定のブロックをリセットするのに使われ、第１リセット信号はデータ経路に関連した所定のブロック以外のブロックをリセットするのに使われる。第２リセット信号を発生させるために使われる外部信号はクロックイネーブル信号である。本発明によれば、ソフトリセット時にデータ経路関連ブロックがリセットされる。
【選択図】　　　図２

Description

　本発明は半導体メモリ装置に係り、特に、同期式半導体メモリ装置でのデータ経路のリセットに関する。

　同期式半導体メモリ装置のリセット方式には、大きく分けてハードリセットとソフトリセットとがある。同期式半導体メモリ装置がコンピュータシステムに装着される場合を仮定しよう。コンピュータシステムの電源をオフ・オンすれば、同期式半導体メモリ装置にハードリセットが印加され、これと共に一連のシーケンスが行われる。一方、コンピュータシステムのリセットキーまたは特定キーを利用してコンピュータシステムをリセットする場合は、同期式半導体メモリ装置にソフトリセットが印加され、これと共に一連のシーケンスが行われる。

　クロック信号に同期して動作する同期式半導体メモリ装置をソフトリセットさせる場合、外部電圧ＶＣＣのレベルが十分に０Ｖに下がらない。これは、外部電圧が完全に０Ｖとなった後に一定のレベルに回復するということではなく、外部電圧のレベルがほとんど下がらないのである。一方、ハードリセットの場合には、外部電圧ＶＣＣが０Ｖレベルになった後に再び回復する。

　大体のＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、ハードリセットの場合、外部電圧ＶＣＣのレベルを感知してＤＲＡＭの全ての内部ノードを完全にリセットするための制御信号を発生させる。しかし、外部電圧ＶＣＣの変動がほとんどなしに印加されるソフトリセットの場合には、外部電圧ＶＣＣを感知して内部ノードをリセットさせることが難しい。

　現在の二重データ率（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ、以下ＤＤＲという）ＳＤＲＡＭの仕様ではデータ経路が動作している途中でソフトリセット（クロックイネーブル信号ＣＫＥをローレベルで印加）を行うことを防止しているが、データ経路が動作している途中でソフトリセットが発生する場合には、データ経路関連制御信号がリセットされていないと、次の命令としてリード命令またはライト命令が印加されると、データ衝突の問題が発生する恐れがある。

　ところが、従来は外部電圧が変動するハードリセット時には所望の内部回路のリセットが行われたが、外部電圧の特別な変動のないソフトリセットの場合には内部回路のリセットが行われなかった。したがって、ソフトリセットが印加された後にもデータ出力が続く誤動作の恐れがあった。

　一方、ソフト／ハードリセット時、常にクロックイネーブル信号ＣＫＥをロジックローレベルで印加することが現在のＤＤＲ　ＳＤＲＡＭの仕様である。したがって、クロックイネーブル信号ＣＫＥがローレベルである時、出力ドライバを含んだデータ経路関連制御信号をリセットさせれば、次の命令を行う時にデータ衝突の問題が発生しない。

　本発明が解決しようとする技術的課題は、ソフトリセット時のデータ経路関連ブロック及び制御信号をリセットして、次の命令を誤りなしに行わせる回路及び方法、ならびにこれを備える半導体メモリ装置を提供することである。

　前記課題を達成するための本発明の半導体メモリ装置のリセット回路は、外部電圧のレベルを検出して第１リセット信号を発生する外部電圧検出器と、外部から印加される所定の外部信号及び前記第１リセット信号を論理演算して第２リセット信号を発生する第２リセット信号発生器を備え、前記第２リセット信号は前記半導体メモリ装置のデータ経路に関連した所定のブロックをリセットすることに使われる。

　望ましくは、前記第１リセット信号は前記データ経路に関連した所定のブロック以外のブロックをリセットするのに使われ、前記外部信号はクロックイネーブル信号である。
　また、望ましくは、前記第２リセット信号発生器は前記クロックイネーブル信号に応答して所定区間の間第１ロジックレベルとなるパルス信号を発生する自動パルス発生器と、前記パルス信号及び前記第１リセット信号を論理和て前記第２リセット信号を出力する論理和ゲートを含む。

　前記課題を達成するための本発明の半導体メモリ装置は、メモリセルアレイと、ロウアドレス信号に応答して前記メモリセルアレイのワードラインを選択して活性化するロウデコーダと、カラムアドレス信号に応答して前記メモリセルアレイのカラムラインを選択するカラムデコーダと、前記メモリセルアレイから出力されるデータを感知増幅する入出力センスアンプと、前記メモリセルアレイにデータを入力するためのデータラインドライバと、前記入出力センスアンプから出力されるデータをデータ入出力パッドを通じて出力するためのデータ出力部と、前記データ入出力パッドから入力されるデータを前記データラインドライバに伝達するデータ入力部と、アドレス信号及び命令語信号に応答して多数の制御信号を発生する制御ロジック部と、外部電圧及び所定の外部信号に応答して第１及び第２リセット信号を発生するリセット信号発生回路と、を備え、前記データ出力部の一部または全部は前記第２リセット信号に応答してリセットされることを特徴とする。

　望ましくは、前記リセット信号発生回路は、前記外部電圧のレベルを検出して前記第１リセット信号を発生する外部電圧検出器と、外部信号の一つのクロックイネーブル信号及び前記第１リセット信号を論理演算して第２リセット信号を発生する第２リセット信号発生器と、を含む。

　前記課題を達成するための本発明の半導体メモリ装置のリセット方法は（ａ）外部電圧のレベルを検出して第１リセット信号を発生する段階と、（ｂ）外部信号及び前記第１リセット信号を論理演算して第２リセット信号を発生する段階と、（ｃ）前記第２リセット信号に応答してデータ経路に関連した所定のブロックをリセットする段階と、（ｄ）前記第１リセット信号に応答して前記データ経路に関連したブロック以外の所定のブロックをリセットする段階と、を備える。

　本発明のリセット方式を使用することによって、ノーマル動作には影響を与えないが、ソフトリセット後、次のリード／ライト命令を行う時に誤りの発生可能性を防止できる。

　以下、添付した図面に基づいて本発明の望ましい実施形態を詳細に説明する。各図に提示された同じ参照符号は同じ部材を表す。

　添付した図面に基づいて本発明の望ましい実施形態を説明する前にソフトリセットが印加される時の半導体メモリ装置の状態を考えてみれば、次のようである。半導体メモリ装置の状態は、１．プリチャージ状態、２．バンクアクティブ状態、３．リード／ライト状態、４．自動リフレッシュ状態、５．セルフリフレッシュ状態、または６．パワーダウン状態のうち何れか一つである。

　ソフトリセットが印加される時にクロックイネーブル信号ＣＫＥはローレベルで印加される。ソフトリセットの場合以外に、半導体メモリ装置のノーマル動作でもクロックイネーブル信号ＣＫＥがローレベルで印加されうる。クロックイネーブル信号ＣＫＥがローレベルで印加された場合に、ソフトリセットなのかノーマル状態なのか区別できない。したがって、ノーマル動作に影響を与えないためにはローレベルのクロックイネーブル信号ＣＫＥを受けてデータ経路関連ブロック及び制御信号だけをリセットさせることが望ましい。なぜなら、ＤＤＲ　ＳＤＲＡＭのノーマル動作で、クロックイネーブル信号ＣＫＥはデータ経路が動作しない時にだけローレベルで印加されうるためである。

　前記半導体メモリ装置の状態のうち１、２及び４の場合には、既にデータ経路関連制御信号がリセットされている。したがって、ローレベルのクロックイネーブル信号ＣＫＥによって再びリセットされても良い。前記半導体メモリ装置の状態のうち５及び６の場合には、既にクロックイネーブル信号ＣＫＥがローレベルで印加されている。したがって、１、２及び４の場合と同様に、既にデータ経路関連制御信号がリセットされているので、問題がない。したがって、ローレベルのクロックイネーブル信号ＣＫＥを受けてデータ経路関連ブロック及び制御信号をリセットさせてもノーマル動作には影響を与えない。

　したがって、本発明は外部から入力されるクロックイネーブル信号ＣＫＥを使用してデータ経路関連ブロック及び制御信号をリセットするためのリセット信号を発生する。

　図１は、本発明の一般的な半導体メモリ装置を概略的に示すブロック図である。半導体メモリ装置でメモリセルアレイ１００は、ロウライン（通常、ワードラインという）とカラムライン（通常、ビットラインという）との交点に配列される多数のメモリセルを含む。各メモリセルには、１ビットのデータが保存されうる。ロウデコーダ１２０は外部から入力されるアドレス信号ＡＤＤＲのうちロウアドレス信号に応答してメモリセルアレイ１００の多数のワードラインのうち一つのワードラインを選択して活性化する。カラムデコーダ１３０はカラムアドレス信号に応答してメモリセルアレイ１００の多数のカラムラインのうちデータが入／出力されるカラムラインを選択する。

　入出力センスアンプ１４０（ＩＯＳＡ：Ｉｎｐｕｔ　Ｏｕｔｐｕｔ　Ｓｅｎｓｅ　Ａｍｐｌｅｆｉｅｒ）は、メモリセルアレイ１００からビットラインを通じてデータラインに出力されるデータを感知増幅する。入出力センスアンプ１４０によって感知増幅されたデータはデータ出力部１５０を経由してデータ入出力パッド１８０を通じて外部に出力される。データ出力部１５０は内部データを外部に出力するためにドライビングするデータ出力ドライバ１５４と、入出力センスアンプ１４０から出力されるデータをデータ出力ドライバ１５４に伝達し、データ出力ドライバ１５４を制御するデータ出力ロジック部１５２を含む。

　データ入出力パッド１８０を通じて外部から入力されるデータは、データ入力部１７０及び入出力ドライバ１６０を通じてメモリセルアレイ１００に書込まれる。データ入力部１７０はデータ入出力パッド１８０から入力される外部データを内部に伝達するためにバッファリングまたはドライビングするデータ入力ドライバ１７４、およびデータ入力ドライバ１７４から出力されるデータを入出力ドライバ１６０に伝達し、データ入力ドライバ１７４を制御するデータ入力ロジック部１７２を含む。制御ロジック部１１０は、外部から入力されるアドレス信号ＡＤＤＲ及び命令語信号ＣＭＤに応答してロウデコーダ１２０、カラムデコーダ１３０、入出力センスアンプ１４０及び入出力ドライバ１６０を含む内部回路を制御するための多数の制御信号を発生する。

　本発明の半導体メモリ装置は、図１に示された通例的な半導体メモリ装置の構成ブロック以外にリセット回路としてリセット信号発生回路をさらに備える。
　図２は、本発明の一実施形態によるリセット信号発生回路２００を示すブロック図である。これを参照すれば、本発明の一実施形態によるリセット信号発生回路２００はＤＲＡＭの内部回路のリセットのために２種の情報を使用する。すなわち、リセット信号発生回路２００は外部電圧ＶＣＣ及びクロックイネーブル信号ＣＫＥを利用してＤＲＡＭの所定のブロック及び制御信号をリセットさせるための一つ以上のリセット信号を発生する。

　このために、リセット信号発生回路２００は外部電圧検出器２１０、クロックイネーブル信号バッファ２２０、自動パルス発生器２３０及び論理和ゲート２４０を備える。

　外部電圧検出器２１０は、外部電圧ＶＣＣのレベルを感知して第１リセット信号ＲＥＳＥＴ１を発生する。外部電圧検出器２１０は外部電圧ＶＣＣが十分にハイレベルとなるまでハイレベルの第１リセット信号ＲＥＳＥＴ１を発生する。第１リセット信号ＲＥＳＥＴ１は、データ経路を除外した他のブロック及び制御信号を初期化することに使われる。外部電圧検出器２１０は外部電圧ＶＣＣが十分にハイレベルとなった後には第１リセット信号ＲＥＳＥＴ１をローレベルに下げることによって、リセット動作を中断させる。外部電圧ＶＣＣはハードリセット時には十分にローレベルに降りて行くので、外部電圧検出器２１０はハードリセットの印加の可否を感知して内部ブロック及びノードをリセットさせる役割をする。

　クロックイネーブル信号バッファ２２０は、外部から入力されるクロックイネーブル信号ＣＫＥをバッファリングして内部信号に変換する。自動パルス発生器２３０はクロックイネーブル信号ＣＫＥの下降エッジに同期して、所定区間の間ハイレベルとなるパルス信号ＰＵＬを発生する。論理和ゲート２４０は自動パルス発生器２３０から出力されるパルス信号ＰＵＬ及び外部電圧検出器２１０から出力される第１リセット信号ＲＥＳＥＴ１を論理和（ＯＲ）して第２リセット信号ＲＥＳＥＴ２を発生する。

　したがって、第２リセット信号ＲＥＳＥＴ２は、外部電圧ＶＣＣがローレベルになるか、またはクロックイネーブル信号ＣＫＥがローレベルとなれば、所定時間ハイレベルとなる。第２リセット信号ＲＥＳＥＴ２はデータ経路に関連した所定のブロックをリセットさせることに使われる。

　データ経路に関連した所定のブロックは、データ出力部（図１の１５０）の一部または全部を含みうるが、データ出力ドライバ（図１の１５４）を含むことが望ましい。また、データ入力部１７０の一部または全部を含んでも良い。データ経路関連ブロックをリセットするというのは、データ経路関連ブロックの内部ノード及び／またはデータ経路関連ブロックを制御するための制御信号を初期化するということを意味する。

　ハードリセットの場合には、第１及び第２リセット信号ＲＥＳＥＴ１、ＲＥＳＥＴ２が全て発生される。したがって、データ経路関連ブロック及び他の内部ブロックが初期化される。一方、ソフトリセットの場合には第２リセット信号ＲＥＳＥＴ２だけ発生されるので、データ経路関連ブロックだけ初期化される。

　第２リセット信号ＲＥＳＥＴ２を使用して全てのブロックの内部ノードを初期化できない理由は、ソフトリセットでない正常なパワーダウン動作時にもクロックイネーブル信号ＣＫＥがローレベルとなるためである。すなわち、この場合モードレジスタセット（Ｍｏｄｅ　Ｒｅｇｉｓｔｅｒ　Ｓｅｔ）のような半導体装置のモードを決定する内部ノードがクロックイネーブル信号ＣＫＥのローレベルによってリセットされると、正常な回路の動作が不可能な問題が発生するためである。したがって、本発明ではクロックイネーブル信号を利用したリセットは半導体メモリ装置の特定ブロックについてだけ制限的に使われる。

　前述したように、本発明では半導体装置の内部回路をリセットするために二つのリセット信号が発生される。一つ（第２リセット信号）はデータ経路関連特定ブロックをリセットするのに使われ、他の一つ（第１リセット信号）はデータ経路関連特定ブロック以外の内部ブロックをリセットすることに使われる。ハードリセット時には二つのリセット信号が全部発生されて全ての内部回路が初期化される。一方、ソフトリセット印加時には一つのリセット信号（第２リセット信号）だけが発生されてデータ経路関連特定ブロックだけが初期化される。

　本発明は図面に示した一実施形態に基づいて説明されたが、これは例示的なもので、当業者ならこれから多様な変形及び均等な他の実施形態が可能なことを理解する。したがって、本発明の真の技術的保護範囲は添付された特許請求の範囲の技術的思想によって決められねばならない。

　本発明によれば、ソフトリセット時に所定レベルで印加される外部信号を利用してデータ経路関連ブロックがリセットされる。したがって、ソフトリセット後に印加されるリード／ライト命令時にデータ衝突や無効のデータが発生する問題点が防止される。

一般的な半導体メモリ装置を概略的に示すブロック図である。本発明の一実施形態によるリセット信号発生回路を示すブロック図である。

符号の説明

　　　２００　　リセット信号発生回路
　　　２１０　　外部電圧検出器
　　　２２０　　クロックイネーブル信号バッファ
　　　２３０　　自動パルス発生器
　　　２４０　　論理和ゲート

Claims

　半導体メモリ装置の内部回路を初期化するためのリセット回路において、
　外部電圧のレベルを検出して第１リセット信号を発生する外部電圧検出器と、
　外部から印加される所定の外部信号及び前記第１リセット信号を論理演算して第２リセット信号を発生する第２リセット信号発生器と、を備え、
　前記第２リセット信号は前記半導体メモリ装置のデータ経路に関連した所定のブロックをリセットするのに使われることを特徴とする半導体メモリ装置のリセット回路。
　前記第１リセット信号は、
　前記データ経路に関連した所定のブロック以外のブロックをリセットするのに使われることを特徴とする請求項１に記載のリセット回路。
　前記外部信号は、
　クロックイネーブル信号であることを特徴とする請求項１に記載のリセット回路。
　前記第２リセット信号発生器は、
　前記クロックイネーブル信号に応答して所定区間の間第１ロジックレベルとなるパルス信号を発生する自動パルス発生器と、
　前記パルス信号及び前記第１リセット信号を論理和して前記第２リセット信号を出力する論理和ゲートと、を含むことを特徴とする請求項３に記載のリセット回路。
　前記データ経路に関連した所定のブロックは、
　メモリセルから出力されて感知されたデータをパッドを通じて外部に出力するためにドライビングするデータ出力ドライバを含むことを特徴とする請求項３に記載のリセット回路。
　前記データ経路に関連した所定のブロックは、
　前記パッドを通じて外部から入力されるデータをドライビングするデータ入力ドライバをさらに含むことを特徴とする請求項５に記載のリセット回路。
　前記データ経路に関連した所定のブロックは、
　メモリセルから出力されるデータを感知増幅する入出力センスアンプの出力端からデータ入出力パッドに至るまでの経路上に位置するデータ出力回路の一部または全部を含むことを特徴とする請求項３に記載のリセット回路。
　メモリセルアレイと、
　ロウアドレス信号に応答して前記メモリセルアレイのワードラインを選択して活性化するロウデコーダと、
　カラムアドレス信号に応答して前記メモリセルアレイのカラムラインを選択するカラムデコーダと、
　前記メモリセルアレイから出力されるデータを感知増幅する入出力センスアンプと、
　前記メモリセルアレイにデータを入力するためのデータラインドライバと、
　前記入出力センスアンプから出力されるデータをデータ入出力パッドを通じて出力するためのデータ出力部と、
　前記データ入出力パッドから入力されるデータを前記データラインドライバに伝達するデータ入力部と、
　アドレス信号及び命令語信号に応答して多数の制御信号を発生する制御ロジック部と、
　外部電圧及び所定の外部信号に応答して第１及び第２リセット信号を発生するリセット信号発生回路と、を備え、
　前記データ出力部の一部または全部は前記第２リセット信号に応答してリセットされることを特徴とする半導体メモリ装置。
　前記リセット信号発生回路は、
　前記外部電圧のレベルを検出して前記第１リセット信号を発生する外部電圧検出器と、
　外部信号の一つであるクロックイネーブル信号及び前記第１リセット信号を論理演算して第２リセット信号を発生する第２リセット信号発生器と、を含むことを特徴とする請求項８に記載の半導体メモリ装置。
　前記第２リセット信号発生器は、
　前記クロックイネーブル信号に応答して所定区間の間第１ロジックレベルとなるパルス信号を発生する自動パルス発生器と、
　前記パルス信号及び前記第１リセット信号を論理和して前記第２リセット信号を出力する論理和ゲートと、を含むことを特徴とする請求項９に記載の半導体メモリ装置。
　前記第２リセット信号は、
　前記データ入力部の一部または全部をリセットするのにも使われることを特徴とする請求項９に記載の半導体メモリ装置。
　半導体メモリ装置の内部回路をリセットする方法において、
　（ａ）外部電圧のレベルを検出して第１リセット信号を発生する段階と、
　（ｂ）外部信号及び前記第１リセット信号を論理演算して第２リセット信号を発生する段階と、
　（ｃ）前記第２リセット信号に応答してデータ経路に関連した所定のブロックをリセットする段階と、
　（ｄ）前記第１リセット信号に応答して前記データ経路に関連したブロック以外の所定のブロックをリセットする段階と、を備える半導体メモリ装置のリセット方法。
　前記外部信号は、
　クロックイネーブル信号であることを特徴とする請求項１２に記載の半導体メモリ装置のリセット方法。
　前記（ｂ）段階は、
　前記クロックイネーブル信号に応答して所定区間の間第１ロジックレベルとなるパルス信号を発生する段階と、
　前記パルス信号及び前記第１リセット信号を論理和して前記第２リセット信号を出力する段階と、を含むことを特徴とする請求項１３に記載の半導体メモリ装置のリセット方法。
　前記データ経路に関連した所定のブロックは、
　メモリセルから出力されて感知されたデータをパッドを通じて外部に出力するためにドライビングするデータ出力ドライバを含むことを特徴とする請求項１３に記載の半導体メモリ装置のリセット方法。
　前記データ経路に関連した所定のブロックは、
　メモリセルから出力されるデータを感知増幅する入出力センスアンプの出力端からデータ入出力パッドに至るまでの経路上に位置するデータ出力回路の一部または全部を含むことを特徴とする請求項１３に記載の半導体メモリ装置のリセット方法。