JP2002230996A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 外部ピン数に制限されず多くのテストモード
を備えることが可能な半導体記憶装置を提供する。 【解決手段】 ＳＤＲＡＭにおいてモードレジスタセッ
ト時に外部アドレス信号Ｅｘｔ．Ａ＜７＞をＨレベルに
設定するとアドレス信号によってテストモードを設定で
きる状態となる。シフトレジスタのシフトクロックであ
るテストモードセレクト信号ＴＭＳｅｌｅｃｔを活性化
させるコマンド１つを有しておれば、テストモード信号
ＴＭ００１〜ＴＭ００ｎのうち所望の１つを活性化させ
る状態に設定することが可能となる。したがって、アド
レス信号の１の組合せをこのコマンドに対応づければ、
アドレス信号の入力ピン数に制限されずテストモードを
増やすことも可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には半導体記憶装置のテストモード
の設定に関する。

【０００２】

【従来の技術】シンクロナスダイナミックランダムアク
セスメモリ（ＳＤＲＡＭ）におけるテストモードへの設
定方法は、ＪＥＤＥＣ（Joint Electron Device Engine
eringCouncil：電子素子標準化委員会）で標準化されて
いる。

【０００３】ＳＤＲＡＭでは、制御信号Ｅｘｔ．／Ｃ
Ｓ，Ｅｘｔ．／ＲＡＳ，Ｅｘｔ．／ＣＡＳ，Ｅｘｔ．／
ＷＥをすべて“Ｌ”レベルに設定することにより、モー
ドレジスタセットコマンドを入力することができる。

【０００４】ＪＥＤＥＣによる標準仕様では、モードレ
ジスタコマンド入力時にアドレス信号ＡＤＤ＜７＞を
“Ｈ”に設定しておくことにより、ＳＤＲＡＭはテスト
モードの設定が行なわれることを認識する。このとき
に、アドレス信号ＡＤＤ＜０＞〜ＡＤＤ＜６＞の組み合
わせによって、ＳＤＲＡＭに種々のテストモードを設定
することが可能である。

【０００５】図１８は、従来の半導体記憶装置における
テストモードの設定に関する回路構成を示した図であ
る。

【０００６】図１８を参照して、従来の半導体記憶装置
は、外部クロック信号Ｅｘｔ．ＣＬＫを受けて内部クロ
ック信号Ｉｎｔ．ＣＬＫを出力する入力バッファ５３２
と、制御信号Ｅｘｔ．／ＣＳ，Ｅｘｔ．／ＲＡＳ，Ｅｘ
ｔ．／ＣＡＳ，Ｅｘｔ．／ＷＥを受けて内部制御信号Ｉ
ｎｔ．／ＣＳ，Ｉｎｔ．／ＲＡＳ，Ｉｎｔ．／ＣＡＳ，
Ｉｎｔ．／ＷＥを出力する制御信号入力バッファ５０６
と、内部クロック信号Ｉｎｔ．ＣＬＫ，および制御信号
Ｉｎｔ．／ＣＳ，Ｉｎｔ．／ＲＡＳ，Ｉｎｔ．／ＣＡ
Ｓ，Ｉｎｔ．／ＷＥに応じて入力コマンドを検出するコ
マンドデコーダ５４６とを含む。

【０００７】制御信号入力バッファ５０６は、制御信号
Ｅｘｔ．／ＣＳ，Ｅｘｔ．／ＲＡＳ，Ｅｘｔ．／ＣＡ
Ｓ，Ｅｘｔ．／ＷＥをそれぞれ受けて内部制御信号Ｉｎ
ｔ．／ＣＳ，Ｉｎｔ．／ＲＡＳ，Ｉｎｔ．／ＣＡＳ，Ｉ
ｎｔ．／ＷＥを出力する入力バッファ５３４，５３６，
５３８，５４０を含む。

【０００８】従来の半導体記憶装置は、さらに、アドレ
スバッファ５０２と、コマンドデコーダからモードレジ
スタセットコマンド時に活性化される信号ＭＲＳを受け
アドレスバッファから内部アドレス信号Ｉｎｔ．ＡＤＤ
＜７＞を受けてテストモード信号ＴＭＲＳを出力するＡ
ＮＤ回路５４８と、テストモード信号ＴＭＲＳが活性化
されているときにアドレスバッファ５０２から与えられ
る内部アドレス信号Ｉｎｔ．ＡＤＤ＜０：６＞に応じて
テストモード信号ＴＭ００１〜ＴＭ００ｎを出力するテ
ストモードデコーダ５５２を含む。テストモードデコー
ダ５５２は、リセット信号ＲＥＳＥＴの活性化により初
期化される。

【０００９】図１９は、図１８におけるテストモードデ
コーダ５５２の構成を示した回路図である。

【００１０】図１９を参照して、テストモードデコーダ
５５２は、内部アドレス信号Ｉｎｔ．Ａ＜ｊ＞，Ｉｎ
ｔ．Ａ＜ｍ＞…Ｉｎｔ．Ａ＜ｎ＞を受けるＮＡＮＤ回路
５６２と、ＮＡＮＤ回路５６２の出力を受けて反転する
インバータ５６４と、テストモード信号ＴＭＲＳを受け
て反転するインバータ５６６と、テストモード信号ＴＭ
ＲＳの活性化に応じてインバータ５６４の出力を受けて
反転するクロックドインバータ５６８と、クロックドイ
ンバータ５６８の出力およびリセット信号ＲＥＳＥＴを
受けてテストモード信号ＴＭ００ｎを出力するＮＯＲ回
路５７０と、ＮＯＲ回路５７０の出力を受けて反転しク
ロックドインバータ５６８の出力ノードに与えるインバ
ータ５７２とを含む。

【００１１】図２０は、従来のテストモードへの設定動
作を説明するための動作波形図である。

【００１２】図２０を参照して、時刻ｔ１では、特にコ
マンド信号は入力されていない。続く時刻ｔ２におい
て、制御信号Ｅｘｔ．／ＣＳ，Ｅｘｔ．／ＲＡＳ，Ｅｘ
ｔ．／ＣＡＳ，Ｅｘｔ．／ＷＥがともに“Ｌ”レベルに
設定されるとモードレジスタセットコマンドの入力を検
出してコマンドデコーダ５４６が信号ＭＲＳとしてワン
ショットパルスを発生する。このときに内部アドレス信
号Ｉｎｔ．Ａ＜７＞が“Ｈ”レベルに設定されていれば
テストモードエントリコマンドが認識され、テストモー
ド信号ＴＭＲＳとしてワンショットパルスが発生する。
このときの内部アドレス信号Ｉｎｔ．Ａ＜０：６＞の組
合せ、すなわち、設定値Ｖ００１に応じてテストモード
デコーダ５５２はテストモード信号ＴＭ００１を活性化
させる。

【００１３】同様に時刻ｔ４においてはテストモードエ
ントリコマンドに応じてテストモード信号ＴＭＲＳにワ
ンショットパルスが現われる。このときのアドレスの組
合せを変更することにより違うテストモードを設定する
ことが可能となる。たとえばアドレス信号による組合せ
の設定値がＶ００２であるときにテストモード信号ＴＭ
００２が活性化される。

【００１４】

【発明が解決しようとする課題】従来のテストモードの
設定に関する回路構成では、内部アドレス信号の組合せ
によってテストモードの種類が決定される。したがっ
て、外部から与えることが可能なアドレス信号の数によ
って設定可能なテストモードの数が制限されるという問
題点がある。すなわち、アドレスの組合せ以上にテスト
モードの種類を増やすことができないという問題点があ
った。この発明の目的は、外部から与える信号の数によ
らずに多数のテストモードを設けることができる半導体
記憶装置を提供することである。

【００１５】

【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、複数のテストモードを有する半導体記憶装
置であって、カウント値を保持し、リセット信号に応じ
てカウント値を初期化し、クロック信号に応じてカウン
ト値を増減させるカウント動作を行ない、カウント値に
応じて複数のテストモードにそれぞれ対応する複数のテ
ストモード信号を出力するテスト回路と、複数のテスト
モード信号に応じて複数のテストモードに対応するテス
ト動作を行なう内部回路とを備える。

【００１６】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、内部回路
は、行列状に配列された複数のメモリセルを有し、アド
レス信号および制御信号に応じて複数のメモリセルに対
するデータの授受を行なうデータ記憶部を含み、テスト
回路は、アドレス信号および制御信号が所定の第１の設
定に一致した場合にクロック信号に応じて第１のテスト
クロック信号を出力する制御回路と、カウント値を保持
し、リセット信号に応じてカウント値を初期化し、第１
のテストクロック信号に応じてカウント値を増加させる
カウント動作を行なう第１のカウント手段とを含む。

【００１７】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、第１のカ
ウント手段は、リセット信号に応じて、第１の論理値を
保持する初期状態となり、第１のテストクロック信号に
応じて第１の論理値の反転値を保持する第１の保持回路
と、第１の保持回路の出力を受け、リセット信号に応じ
て、第１の論理値の反転値を保持する初期状態となり、
直列に接続される複数の第２の保持回路とを含み、複数
の第２の保持回路の各々は、第１のテストクロック信号
に同期してデータを受け次段に伝達する。

【００１８】請求項４に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置の構成に加えて、テスト回
路は、第２のテストクロック信号に応じて第１のカウン
ト手段の出力をラッチするテストモード保持手段をさら
に含み、テストモード保持手段は、アドレス信号および
制御信号が所定の第２の設定に一致した場合にクロック
信号に応じて第２のテストクロック信号を出力するラッ
チ制御回路と、リセット信号に応じて初期化され、複数
の第２の保持回路の出力を第２のテストクロック信号に
応じてそれぞれラッチする複数のラッチ回路とを有す
る。

【００１９】請求項５に記載の半導体記憶装置は、請求
項４に記載の半導体記憶装置の構成において、各ラッチ
回路は、リセット信号に応じて第１の論理値の反転値を
保持する初期状態となり、入力に第１の論理値が与えら
れているときに、第２のテストクロック信号が変化する
と第１の論理値を保持し、一旦第１の論理値を保持した
後は、入力に第１の論理値の反転値が与えられている場
合に第２のテストクロック信号が変化しても第１の論理
値を保持しつづける。

【００２０】請求項６に記載の半導体記憶装置は、請求
項４に記載の半導体記憶装置の構成に加えて、テスト回
路は、第３のテストクロック信号の活性化に応じてテス
トモード保持手段の出力を内部回路に出力するテスト信
号出力手段をさらに含む。

【００２１】請求項７に記載の半導体記憶装置は、請求
項４に記載の半導体記憶装置の構成に加えて、テスト回
路は、第２のカウント値を保持し、リセット信号に応じ
て第２のカウント値を初期化し、第３のテストクロック
信号に応じて第２のカウント値を増加させるカウント動
作を行ない、複数の第２の保持回路のうちの第２のカウ
ント値に対応する部分を初期化する第２のカウント手段
をさらに含む。

【００２２】請求項８に記載の半導体記憶装置は、請求
項７に記載の半導体記憶装置の構成に加えて、第２のカ
ウント手段は、リセット信号に応じて、第２の論理値を
保持する初期状態となる第３の保持回路と、第３の保持
回路の出力を受け、リセット信号に応じて、第２の論理
値の反転値を保持する初期状態となり、直列に接続され
る複数の第４の保持回路とを含み、複数の第４の保持回
路の各々は、第３のテストクロック信号に同期してデー
タを受け次段に伝達する。

【００２３】請求項９に記載の半導体記憶装置は、請求
項７に記載の半導体記憶装置の構成に加えて奏する効果
に加えて、前記テスト回路は、第４のテストクロック信
号の活性化に応じて前記テストモード保持手段の出力を
前記内部回路に出力するテスト信号出力手段をさらに含
む。

【００２４】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００２５】［実施の形態１］図１は、本発明の半導体
記憶装置１の全体構成を示したブロック図である。

【００２６】図１を参照して、半導体記憶装置１は、各
々が行列状に配列される複数のメモリセルを有するメモ
リアレイバンク１４＃０〜１４＃３と、外部から与えら
れるアドレス信号Ｅｘｔ．ＡＤＤ＜０：１２＞およびバ
ンクアドレス信号ＢＡ０〜ＢＡ１をクロック信号Ｉｎ
ｔ．ＣＬＫに同期して取込み、内部行アドレス、内部列
アドレスおよび内部バンクアドレスを出力するアドレス
バッファ２と、外部からクロック信号Ｅｘｔ．ＣＬＫお
よびクロックイネーブル信号ＣＫＥを受けて半導体記憶
装置内部で用いられるクロック信号Ｉｎｔ．ＣＬＫ、Ｃ
ＬＫＱを出力するクロックバッファ４と、外部から与え
られる制御信号Ｅｘｔ．／ＣＳ、Ｅｘｔ．／ＲＡＳ、Ｅ
ｘｔ．／ＣＡＳ、Ｅｘｔ．／ＷＥをクロック信号Ｉｎ
ｔ．ＣＬＫに同期して取込む制御信号入力バッファ６と
を含む。

【００２７】メモリアレイバンク１４＃０〜１４＃３の
各々は、行列状に配置されたメモリセルＭＣと、メモリ
セルＭＣの行に対応して設けられる複数のワード線ＷＬ
と、メモリセルＭＣの列に対応して設けられるビット線
対ＢＬＰとを含む。

【００２８】半導体記憶装置１は、さらに、アドレスバ
ッファ２から内部アドレス信号を受け、かつ、制御信号
入力バッファ６からクロック信号に同期化された制御信
号Ｉｎｔ．／ＣＳ、Ｉｎｔ．／ＲＡＳ、Ｉｎｔ．／ＣＡ
Ｓ、Ｉｎｔ．／ＷＥを受けてクロック信号Ｉｎｔ．ＣＬ
Ｋに同期して各ブロックに制御信号を出力するコントロ
ール回路と、コントロール回路で認識された動作モード
を保持するモードレジスタとを含む。図１においては、
コントロール回路とモードレジスタとを１つのブロック
８で示す。

【００２９】コントロール回路は、テスト信号ＴＭ００
１〜ＴＭ００ｎを発生するテスト回路を含んでいる。半
導体記憶装置の種々の検査が容易に実行できるように、
各ブロックは、テスト信号ＴＭ００１〜ＴＭ００ｎに応
じて制御される。

【００３０】半導体記憶装置１は、さらに、メモリアレ
イバンク１４＃０〜１４＃３にそれぞれ対応して設けら
れ、アドレスバッファ２から与えられた行アドレス信号
Ｘをデコードする行デコーダと、これらの行デコーダの
出力信号に従ってメモリアレイバンク１４＃０〜１４＃
３の内部のアドレス指定された行（ワード線）を選択状
態へ駆動するためのワードドライバとを含む。図１で
は、行デコーダとワードドライバをまとめてブロック１
０＃０〜１０＃３として示す。

【００３１】半導体記憶装置１は、さらに、アドレスバ
ッファ２から与えられた内部列アドレス信号Ｙをデコー
ドして列選択信号を発生する列デコーダ１２＃０〜１２
＃３と、メモリアレイバンク１４＃０〜１４＃３の選択
行に接続されるメモリセルのデータの検知および増幅を
行なうセンスアンプ１６＃０〜１６＃３とを含む。

【００３２】半導体記憶装置１は、さらに、外部から書
込データを受けて内部書込データを生成する入力バッフ
ァ２２と、入力バッファ２２からの内部書込データを増
幅して選択メモリセルへ伝達するライトドライバと、選
択メモリセルから読出されたデータを増幅するプリアン
プと、このプリアンプからのデータをさらにバッファ処
理して外部に出力する出力バッファ２０とを含む。

【００３３】プリアンプおよびライトドライバは、メモ
リアレイバンク１４＃０〜１４＃３に対応してそれぞれ
設けられている。図１では、プリアンプとライトドライ
バは１つのブロックとしてブロック１８＃０〜１８＃３
として示される。

【００３４】入力バッファ２２は、外部から端子に与え
られるデータＤＱ０〜ＤＱ１５をクロック信号ＣＬＫＱ
に応じて内部に取込む。

【００３５】出力バッファ２０は、半導体記憶装置１が
外部にデータを出力するときに、クロック信号ＣＬＫＱ
に同期してデータＤＱ０〜ＤＱ１５を出力する。

【００３６】図２は、図１におけるブロック８のコント
ロール回路が含むテストモード設定に関する構成を説明
するためのブロック図である。

【００３７】図２を参照して、半導体記憶装置１は、外
部クロック信号Ｅｘｔ．ＣＬＫを受けて内部クロック信
号Ｉｎｔ．ＣＬＫを出力する入力バッファ３２と、制御
信号Ｅｘｔ．／ＣＳ，Ｅｘｔ．／ＲＡＳ，Ｅｘｔ．／Ｃ
ＡＳ，Ｅｘｔ．／ＷＥを受けて内部制御信号Ｉｎｔ．／
ＣＳ，Ｉｎｔ．／ＲＡＳ，Ｉｎｔ．／ＣＡＳ，Ｉｎｔ．
／ＷＥを出力する制御信号入力バッファ６と、内部クロ
ック信号Ｉｎｔ．ＣＬＫおよび内部制御信号Ｉｎｔ．／
ＣＳ，Ｉｎｔ．／ＲＡＳ，Ｉｎｔ．／ＣＡＳ，Ｉｎｔ．
／ＷＥに応じてコマンドを検出するコマンドデコーダ４
６とを含む。制御信号入力バッファ６は、外部制御信号
Ｅｘｔ．／ＣＳ，Ｅｘｔ．／ＲＡＳ，Ｅｘｔ．／ＣＡ
Ｓ，Ｅｘｔ．／ＷＥをそれぞれ受けて内部制御信号Ｉｎ
ｔ．／ＣＳ，Ｉｎｔ．／ＲＡＳ，Ｉｎｔ．／ＣＡＳ，Ｉ
ｎｔ．／ＷＥを出力する入力バッファ３４，３６，３
８，４０を含む。

【００３８】半導体記憶装置は、さらに、外部アドレス
信号を受けて内部アドレス信号を出力するアドレスバッ
ファ２を含む。アドレスバッファ２は、外部アドレス信
号Ｅｘｔ．ＡＤＤ＜７＞を受けて内部アドレス信号Ｉｎ
ｔ．Ａ＜７＞を出力する入力バッファ４２と、外部アド
レス信号Ｅｘｔ．ＡＤＤ＜０：６＞を受けて内部アドレ
ス信号を出力する入力バッファ４４とを含む。

【００３９】半導体記憶装置は、さらに、コマンドデコ
ーダが出力する信号ＭＲＳおよび内部アドレス信号Ｉｎ
ｔ．Ａ＜７＞を受けて信号ＴＭＲＳを出力するＡＮＤ回
路４８と、内部アドレス信号Ｉｎｔ．Ａ＜ｎ＞，Ｉｎ
ｔ．Ａ＜ｍ＞，信号ＴＭＲＳおよびパワーオンリセット
信号／ＰＯＲに応じてテストモードセレクト信号ＴＭＳ
ｅｌｅｃｔおよびリセット信号ＲＥＳＥＴを出力するシ
フト制御回路５０と、テストモードセレクト信号ＴＭＳ
ｅｌｅｃｔとリセット信号ＲＥＳＥＴとに応じてテスト
モード信号ＴＭ００１〜ＴＭ００ｎを出力するテストモ
ード信号発生回路５２とを含む。

【００４０】図３は、図２におけるシフト制御回路５０
の構成を示した回路図である。シフト制御回路５０は、
信号ＴＭＲＳおよび内部アドレス信号Ｉｎｔ．Ａ＜ｎ＞
を受けるＮＡＮＤ回路６２と、ＮＡＮＤ回路６２の出力
を受けて反転しテストモードセレクト信号ＴＭＳｅｌｅ
ｃｔを出力するインバータ６４と、信号ＴＭＲＳおよび
内部アドレス信号Ｉｎｔ．Ａ＜ｍ＞を受けるＮＡＮＤ回
路６６と、ＮＡＮＤ回路６６の出力とパワーオンリセッ
ト信号／ＰＯＲを受けてリセット信号ＲＥＳＥＴを出力
するＮＡＮＤ回路６８とを含む。

【００４１】図４は、図２におけるテストモード信号発
生回路５２の構成を示した回路図である。

【００４２】図４を参照して、テストモード信号発生回
路５２は、リセット信号ＲＥＳＥＴに応じて保持データ
が“Ｈ”に初期化されテストモードセレクト信号ＴＭＳ
ｅｌｅｃｔに応じて保持データが“Ｌ”に設定される初
期設定回路７２と、初期設定回路７２に直列に接続され
るシフト回路７４．１〜７４．ｎとを含む。

【００４３】シフト回路７４．１〜７４．ｎは、リセッ
ト信号ＲＥＳＥＴに応じて内部データが“Ｌ”に初期化
される。シフト回路７４．１〜７４．ｎは、テストモー
ドセレクト信号ＴＭＳｅｌｅｃｔに応じて各々の入力に
与えられたテストモード信号を取込んでそれぞれテスト
モード信号ＴＭ００１〜ＴＭ００ｎを出力する。

【００４４】図５は、図４における初期設定回路７２の
構成を示した回路図である。図５を参照して、初期設定
回路７２は、リセット信号ＲＥＳＥＴを受けて反転する
インバータ８３と、テストモードセレクト信号ＴＭＳｅ
ｌｅｃｔを受けて反転するインバータ８２と、インバー
タ８２の出力を一方の入力に受けてテストモード信号／
ＴＭ００を出力するＮＡＮＤ回路８８と、ＮＡＮＤ回路
８８の出力およびインバータ８３の出力を受けてテスト
モード信号ＴＭ００を出力するＮＡＮＤ回路８９とを含
む。ＮＡＮＤ回路８８の他方の入力には、ＮＡＮＤ回路
８９の出力が与えられる。

【００４５】図６は、図４におけるシフト回路７４．１
の構成を示した回路図である。図６を参照して、シフト
回路７４．１は、テストモードセレクト信号ＴＭＳｅｌ
ｅｃｔを受けて反転するインバータと９０と、テストモ
ード信号／ＴＭ００とインバータ９０の出力とを受ける
ＮＡＮＤ回路９１と、テストモード信号ＴＭ００とイン
バータ９０の出力とを受けるＮＡＮＤ回路９２と、リセ
ット信号ＲＥＳＥＴを受けて反転するインバータと９３
と、ＮＡＮＤ回路９１の出力を一方の入力に受けるＮＡ
ＮＤ回路９４と、ＮＡＮＤ回路９２、９４、インバータ
９３の出力を受ける３入力のＮＡＮＤ回路９５とを含
む。ＮＡＮＤ回路９５の出力はＮＡＮＤ回路９４の他方
の入力に与えられる。

【００４６】シフト回路７４は、さらに、テストモード
セレクト信号ＴＭＳｅｌｅｃｔとＮＡＮＤ回路９４の出
力とを受けるＮＡＮＤ回路９６と、テストモードセレク
ト信号ＴＭＳｅｌｅｃｔとＮＡＮＤ回路９５の出力とを
受けるＮＡＮＤ回路９７と、ＮＡＮＤ回路９８の出力を
一方の入力に受けてテストモード信号／ＴＭ００１を出
力するＮＡＮＤ回路９８と、ＮＡＮＤ回路９７、９８、
インバータ９３の出力を受けてテストモード信号ＴＭ０
０１を出力する３入力のＮＡＮＤ回路９９とを含む。Ｎ
ＡＮＤ回路９９の出力はＮＡＮＤ回路９８の他方の入力
に与えられる。

【００４７】なお、図４のシフト回路７４．２〜７４．
ｎは、図６に示したシフト回路７４．１と同様な構成を
有するので説明は繰返さない。

【００４８】図７は、実施の形態１の半導体記憶装置の
テストモード設定の動作を説明するための動作波形図で
ある。

【００４９】図７を参照して、時刻ｔ２において、外部
制御信号Ｅｘｔ．／ＣＳ，Ｅｘｔ．／ＲＡＳ，Ｅｘｔ．
／ＣＡＳ，Ｅｘｔ．／ＷＥがすべて“Ｌ”レベルに設定
されると図２のコマンドデコーダによってモードレジス
タセットコマンドが認識され、クロック信号Ｅｘｔ．Ｃ
ＬＫの立上がりに応じて信号ＭＲＳにパルスが現れる。
このとき、内部アドレス信号Ｅｘｔ．ＡＤＤ＜７＞が
“Ｈ”レベルに設定されているので、信号ＴＭＲＳにワ
ンショットパルスが現われる。

【００５０】そして、内部アドレス信号Ｉｎｔ．Ａ＜
０：６＞によって与えられる設定値の設定によってテス
トモードコマンドが入力される。設定値Ｖ００１であれ
ば図３に示したシフト制御回路５０によってリセット信
号ＲＥＳＥＴが活性化される。すなわち値Ｖ００１は、
少なくとも図３の内部アドレス信号Ｉｎｔ．Ａ＜ｍ＞が
“Ｈ”レベルに設定される設定値である。

【００５１】すると、図４に示したテストモード信号発
生回路５２の各シフト回路が初期化される。初期状態に
おいて初期設定回路７２はテストモード信号ＴＭ００と
して“Ｈ” レベルを出力しシフト回路７４．１〜７
４．ｎはテストモード信号ＴＭ００１〜ＴＭ００ｎとし
て“Ｌ”レベルを出力する。

【００５２】続いて時刻ｔ３において、再びモードレジ
スタセットコマンドが入力され信号ＴＭＲＳに応じてワ
ンショットパルスが現われる。このときに内部アドレス
信号Ｉｎｔ．Ａ＜０：６＞の設定値Ｖ００２によってテ
ストモードセレクトコマンドが与えられる。応じてテス
トモードセレクト信号ＴＭＳｅｌｅｃｔが活性化され
る。

【００５３】すると、初期設定回路７２には“Ｌ”の情
報がセットされ、同時にシフト回路７４．１〜７４．ｎ
は与えられた入力を取込んでデータのシフトを行なう。
すなわち初期設定回路７２に保持されていた“Ｈ”の情
報はシフト回路７４．１に転送される。したがってセレ
クト信号ＴＭＳｅｌｅｃｔの活性化に応じて、テストモ
ード信号ＴＭ００が“Ｈ”レベルから“Ｌ”レベルに立
下がり、テストモード信号ＴＭ００１が“Ｌ”レベルか
ら“Ｈ”レベルに立上がる。このようにして第１のテス
トモードが選択される。

【００５４】続いて時刻ｔ４において、同様にテストモ
ードセレクトコマンドが与えられ、このときに内部アド
レス信号Ｉｎｔ．Ａ＜０：６＞の設定が設定値Ｖ００２
であるのでテストモードセレクト信号ＴＭＳｅｌｅｃｔ
が活性化され応じてシフト回路７４．１〜７４．ｎはシ
フト動作を行なう。すると第１のテストモードは非選択
となり、第２のテストモードが選択される。

【００５５】以上説明したように、複数のテストモード
が存在する場合において、シフト回路を数多く設けるこ
とにより、コマンド２種類すなわちテストモードリセッ
トコマンドおよびテストモードセレクトコマンドによっ
て１つのテストモードを選択することが可能となる。こ
のようにすれば外部から与える信号の組合せによってテ
ストモードを指定する場合よりも多数のテストモードを
使用することが可能となる。

【００５６】また、実施の形態１では、テストモードリ
セットコマンドを設けているが、電源投入時にパルスと
して出力されるパワーオンリセット信号のみでテストモ
ード回路をリセットするようにすれば上記の２種類のコ
マンドは１種類で済ますことも可能である。

【００５７】特に、ＳＤＲＡＭにおいては、モードレジ
スタセット時に外部アドレス信号Ｅｘｔ．Ａ＜７＞を
“Ｈ”レベルに設定するとアドレス信号によってテスト
モードを設定できる状態となる。このとき、アドレス信
号の組合せ１セットによって与えられるコマンド１つで
多くの異なるテストモードに設定することが可能であ
る。つまり、シフトレジスタのシフトクロックであるテ
ストモードセレクト信号ＴＭＳｅｌｅｃｔを活性化させ
るコマンド１つを有しておればテストモード信号ＴＭ０
０１〜ＴＭ００ｎのうち所望の１つを活性化させる状態
に設定することが可能となる。したがってアドレス信号
の入力ピン数に制限されずテストモードを増やすことが
できる。

【００５８】［実施の形態２］実施の形態１では、テス
トモード信号ＴＭ００１〜ＴＭ００ｎのうち所望の１つ
を活性化させる場合を説明した。しかし、各テストモー
ド信号に所定のテストを対応させた場合に、同時に２以
上のテストを並行して実施したい場合もある。

【００５９】このような場合には、新たにシフト回路を
追加して、そのシフト回路に“Ｈ”が設定されると、２
つのテストモード信号が活性化されるようなゲート回路
を設けてもよい。

【００６０】しかし、この場合は、半導体記憶装置を製
造する前に予め同時に実施するテストの組合せを予測す
ることが必要となる。一方、すべての組合せに対応して
シフト回路を設けるのはテスト回路が複雑になるのであ
まり現実的ではない。

【００６１】図８は、実施の形態２におけるテストモー
ド信号発生回路５２ａの構成を示した回路図である。

【００６２】図８を参照して、テストモード信号発生回
路５２ａは、図４に示したテストモード信号発生回路を
データシフト部１０２として含み、さらに、テストモー
ド信号ＴＭ００１〜ＴＭ００ｎを取込み保持するデータ
保持部１０４を有する。データシフト部１０２の構成は
図４で説明した構成と同様であり説明は繰返さない。

【００６３】データ保持部１０４は、信号ＴＭＲＳおよ
び内部アドレス信号Ｉｎｔ．Ａ＜ｊ＞を受けるＮＡＮＤ
回路１０６と、ＮＡＮＤ回路１０６の出力を受けて信号
ＥＮＴＥＲを出力するインバータ１０８と、リセット信
号ＲＥＳＥＴに応じて初期化され信号ＥＮＴＥＲに応じ
てそれぞれテストモード信号ＴＭ００１〜ＴＭ００ｎを
取込んでテストモード信号ＴＭ０１〜ＴＭ０ｎを出力す
るラッチ回路１１０．１〜１１０．ｎとを含む。

【００６４】ラッチ回路１１０．１〜１１０．ｎはリセ
ット信号によって保持データが“Ｌ”に初期化され、そ
の後は入力信号として“Ｈ”が与えられた場合にのみデ
ータをラッチするラッチ回路である。

【００６５】図１ではテストモード信号ＴＭ００１〜Ｔ
Ｍ００ｎが各内部回路に与えられていたが、実施の形態
３ではテストモード信号ＴＭ１〜ＴＭｎが各内部回路に
与えられる。

【００６６】図９は、図８におけるラッチ回路１１０．
１〜１１０．ｎとして用いられるラッチ回路１１０の構
成を示した回路図である。

【００６７】図９を参照して、ラッチ回路１１０は、テ
ストモード信号ＴＭ００ｎおよび信号ＥＮＴＥＲを受け
るＮＡＮＤ回路１１２と、ＮＡＮＤ回路１１２の出力を
受けて反転するインバータ１１６と、インバータ１１６
の出力に応じて活性化されテストモード信号ＴＭ００ｎ
を受けて反転するクロックドインバータ１１４と、リセ
ット信号ＲＥＳＥＴおよびクロックドインバータ１１４
の出力を受けるＮＯＲ回路１１８と、ＮＯＲ回路１１８
の出力を受けて反転しクロックドインバータ１１４の出
力ノードを駆動するインバータ１２０とを含む。ＮＯＲ
回路１１８の出力はテストモード信号ＴＭ０ｎとなる。

【００６８】図１０は、実施の形態２の半導体記憶装置
のテストモード設定の動作を説明するための動作波形図
である。

【００６９】図１０を参照して、時刻ｔ１，ｔ２におい
て、内部アドレス信号の設定値Ｖ００２に応じてテスト
モードセレクトコマンドが入力されテストモードセレク
ト信号ＴＭＳｅｌｅｃｔにパルスが現われ、図８のデー
タシフト部１０２の保持データがシフトするのは実施の
形態１の場合と同様であり説明は繰返さない。

【００７０】時刻ｔ３において、内部アドレス信号Ｉｎ
ｔ．Ａ＜ｊ＞が“Ｈ”レベルに設定される設定値Ｖ００
３が与えられ、信号ＥＮＴＥＲが活性化される。する
と、このとき“Ｈ”レベルとなっているテストモード信
号ＴＭ００２がデータ保持部１０４に取込まれ、その結
果テストモード信号ＴＭ０２が“Ｌ”レベルから“Ｈ”
レベルに変化する。

【００７１】時刻ｔ４において、再び設定値Ｖ００２が
与えられデータのシフトが行なわれテストモード信号Ｔ
Ｍ００３が“Ｌ”レベルから“Ｈ”レベルに立上がる。

【００７２】時刻ｔ５において、再び設定値Ｖ００３が
与えられ信号ＥＮＴＥＲが活性化し、このとき“Ｈ”レ
ベルとなっている信号ＴＭ００３の設定がテストモード
信号ＴＭ０３として取込まれる。この結果時刻ｔ５にお
いてはテストモード信号ＴＭ０２およびテストモード信
号ＴＭ０３が“Ｈ”レベルに設定されることになる。

【００７３】シフト部に保持された“Ｈ”データがテス
トモードセレクトコマンドの入力に応じて順次シフトす
る構成を採用した場合、すなわちテストモードセレクト
コマンドの入力回数をシフトレジスタによってカウント
する場合には、各レジスタをテストモード信号に対応さ
せるとわかりやすい。

【００７４】実施の形態２の半導体記憶装置では、以上
説明したように、信号ＥＮＴＥＲを活性化させるテスト
モードエンターコマンドを設けることにより、テストモ
ード信号をデータ保持部１０４に保持させるので、シフ
トレジスタを用いた構成でも複数のテストモード信号を
同時に活性化させることができる。したがって、複数の
テストモードが同時に選択可能となる。

【００７５】［実施の形態３］実施の形態２の場合で
は、テストモード信号を同時に活性化させるための構成
を説明した。しかし、たとえば、第１〜第３のテストが
あった場合に、第２、第３のテストを同時に実施したい
とき、実施の形態２の場合では、テストモードの設定の
経過において、第２のテストに対応するテストモード信
号のみが活性化される場合がある。このような、設定の
途中段階では、テストモード信号を出力しない方が望ま
しい場合もある。

【００７６】図１１は、実施の形態３の半導体記憶装置
で用いられるテストモード信号発生回路５２ｂの構成を
示した回路図である。

【００７７】図１１を参照して、テストモード信号発生
回路５２ｂは、図８で示したテストモード信号発生回路
５２ａの構成においてテストモード信号ＴＭ０１〜ＴＭ
０ｎを受けてテストモード信号ＴＭ１〜ＴＭｎを出力す
るデータ伝達部１３０をさらに含む。図１ではテストモ
ード信号ＴＭ００１〜ＴＭ００ｎが各内部回路に与えら
れていたが、実施の形態３ではテストモード信号ＴＭ１
〜ＴＭｎが各内部回路に与えられる。他の部分の構成は
図８で示したテストモード信号発生回路５２ａと同様で
あり説明は繰返さない。

【００７８】データ伝達部１３０は、信号ＴＭＲＳおよ
び内部アドレス信号Ｉｎｔ．Ａ＜ｋ＞を受けるＮＡＮＤ
回路１３２と、リセット信号ＲＥＳＥＴを受けて反転す
るインバータ１３１と、一方の入力にＮＡＮＤ回路１３
２の出力を受け、信号ＥＮＡＢＬＥを出力するＮＡＮＤ
回路１３４と、信号ＥＮＡＢＬＥとインバータ１３１の
出力を受けるＮＡＮＤ回路１３３とを含む。ＮＡＮＤ回
路１３４の他方の入力は、ＮＡＮＤ回路１３３の出力を
受ける。

【００７９】データ伝達部１３０は、さらに、イネーブ
ル信号ＥＮＡＢＬＥの活性化に応じてテストモード信号
ＴＭ０１〜ＴＭ０ｎをそれぞれ受けテストモード信号Ｔ
Ｍ１〜ＴＭｎを出力するテスト信号出力回路１３６．１
〜１３６．ｎとを含む。

【００８０】図１２は、図１１におけるテスト信号出力
回路１３６．１〜１３６．ｎとして用いられるテスト信
号出力回路１３６の構成を示した回路図である。

【００８１】図１２を参照して、テスト信号出力回路１
３６は、イネーブル信号ＥＮＡＢＬＥを受けて反転する
インバータ１４２と、イネーブル信号ＥＮＡＢＬＥの活
性化に応じてテストモード信号ＴＭ０ｎを伝達するトラ
ンスミッションゲート１４４と、トランスミッションゲ
ート１４４によって伝達されるテストモード信号ＴＭ０
ｎとイネーブル信号ＥＮＡＢＬＥとを受けるＮＡＮＤ回
路１４６と、ＮＡＮＤ回路１４６の出力を受けて反転し
テストモード信号ＴＭｎを出力するインバータ１４８と
を含む。

【００８２】図１３は、実施の形態３の半導体記憶装置
のテストモードの設定動作を説明するための動作波形図
である。

【００８３】図１１、図１３を参照して、時刻ｔ１にお
いて、内部アドレス信号によって設定値Ｖ００２が与え
られ、応じてテストモードセレクト信号ＴＭＳｅｌｅｃ
ｔが活性化し、テストモード信号ＴＭ００１が活性化さ
れる。続いて時刻ｔ２において、同様にテストモードセ
レクト信号ＴＭＳｅｌｅｃｔが活性化され応じてテスト
モード信号ＴＭ００１は非活性化され、代わりにテスト
モード信号ＴＭ００２が活性化される。

【００８４】時刻ｔ３において、内部アドレス信号によ
って設定値Ｖ００３が与えられるため、信号ＥＮＴＥＲ
が活性化し、このとき“Ｈ”レベルとなっているテスト
モード信号ＴＭ００２の値がラッチ回路１１０に取込ま
れ、その結果テストモード信号ＴＭ０２が“Ｌ”レベル
から“Ｈ”レベルに活性化される。

【００８５】時刻ｔ４において、シフト回路によるシフ
ト動作が行なわれた結果テストモード信号ＴＭ００２は
立下がり、代わりにテストモード信号ＴＭ００３が
“Ｈ”レベルに活性化される。

【００８６】続いて時刻ｔ５において、再び設定値Ｖ０
０３に応じて信号ＥＮＴＥＲが活性化され、その結果テ
ストモード信号ＴＭ０３が“Ｌ”レベルから“Ｈ”レベ
ルに活性化する。時刻ｔ１〜ｔ５によって設定したいテ
ストモードがデータ保持部１０４に設定されたため、時
刻ｔ６において、内部アドレス信号によって設定値Ｖ０
０４が与えられるとイネーブル信号ＥＮＡＢＬＥが活性
化しデータ伝達部１３０にデータ保持部１０４のデータ
が取込まれる。その結果テストモード信号ＴＭ２，ＴＭ
３が“Ｌ”レベルから“Ｈ”レベルに活性化される。

【００８７】実施の形態２の場合においては、設定値Ｖ
００３に対応するテストモードエンターコマンドを入力
するとテストモードが設定されてしまうため、たとえば
第２のテストと第３のテストとを同時に実施したい場合
であっても、図１３の時刻ｔ３〜ｔ５の間は第２のテス
トのみが実行されている状態になってしまう。

【００８８】実施の形態３では、テストモードイネーブ
ルコマンドを設けイネーブル信号ＥＮＡＢＬＥによって
データを出力するデータ伝達部１３０を設けることによ
り、テストモード選択中はテストモードが設定されず、
テストモードの選択が完了した後にテストモードに設定
されるように動作を制御することが可能となる。

【００８９】なお、実施の形態３では、図８で示した実
施の形態２のテストモード信号発生回路５２ａを変形す
る場合を説明しているが、図４で説明した実施の形態１
のテストモード信号発生回路に図１１におけるデータ伝
達部１３０を付加することによっても同様な効果が得ら
れる。

【００９０】［実施の形態４］図１４は、実施の形態４
の半導体記憶装置のテスト信号の設定に関する構成を説
明するためのブロック図である。

【００９１】図１４を参照して、実施の形態４の半導体
記憶装置は、図２で示した実施の形態１の半導体記憶装
置のテスト設定に関連する構成においてシフト制御回路
５０およびテストモード信号発生回路５２に代えてシフ
ト制御回路５０ｃ，テストモード信号発生回路５２ｃを
含む。

【００９２】シフト制御回路５０ｃは、入力バッファ４
４から内部アドレス信号Ｉｎｔ．Ａ＜ｎ＞，Ｉｎｔ．Ａ
＜ｍ＞，Ｉｎｔ．Ａ＜ｐ＞を受けテストモードリセット
セレクト信号ＴＭＲＳｅｌｅｃｔを出力する点が図２の
シフト制御回路５０と異なる。

【００９３】テストモード信号発生回路５２ｃは、シフ
ト制御回路５０ｃからテストモードリセットセレクト信
号ＴＭＲＳｅｌｅｃｔ，テストモードセレクト信号ＴＭ
Ｓｅｌｅｃｔおよびリセット信号ＲＥＳＥＴを受けてテ
ストモード信号ＴＭ０１〜ＴＭ０ｎを出力する点がテス
トモード信号発生回路５２と異なる。

【００９４】図１４の他の構成は、図２で示した構成と
同様であるので説明は繰返さない。図１５は、図１４に
おけるシフト制御回路５０ｃの構成を示した回路図であ
る。

【００９５】図１５を参照して、シフト制御回路５０ｃ
は、図３に示したシフト制御回路５０の構成に加えて信
号ＴＭＲＳおよび内部アドレス信号Ｉｎｔ．Ａ＜ｐ＞を
受けるＮＡＮＤ回路１６２と、ＮＡＮＤ回路１６２の出
力を受けて反転しテストモードリセットセレクト信号Ｔ
ＭＲＳｅｌｅｃｔを出力するインバータ１６４とをさら
に含む。他の構成は、図３に示したシフト制御回路５０
と同様であり説明は繰返さない。

【００９６】図１６は、図１４におけるテストモード信
号発生回路５２ｃの構成を示した回路図である。

【００９７】図１６を参照して、テストモード信号発生
回路５２ｃは、図４に示したテストモード信号発生回路
５２をデータシフト部１０２として含み、さらにリセッ
トするラッチの位置情報をシフトするデータシフト部１
７２と、データシフト部１０２および１７２の出力に応
じてデータがセットされるデータ保持部１０４ｃを含
む。

【００９８】データシフト部１７２は、リセット信号Ｒ
ＥＳＥＴの活性化に応じてデータ“Ｈ”がセットされる
初期設定回路１８２と、初期設定回路１８２の出力を受
ける直列に接続されたシフト回路１８４．１〜１８２．
ｎとを含む。

【００９９】初期設定回路１８２は図５で示した初期設
定回路７２と同様の構成を有しており、また、シフト回
路１８４．１〜１８４．ｎは図６で示したシフト回路７
４と同様な構成を有しているため、これらの説明は繰返
さない。

【０１００】データ保持部１０４ｃは、信号ＴＭＲＳお
よび内部アドレス信号Ｉｎｔ．Ａ＜ｊ＞を受けるＮＡＮ
Ｄ回路１０６と、ＮＡＮＤ回路１０６の出力を受けて反
転し信号ＥＮＴＥＲを出力するインバータ１０８と、信
号ＴＭＲＳおよび内部アドレス信号Ｉｎｔ．Ａ＜ｉ＞を
受けるＮＡＮＤ回路１７４と、ＮＡＮＤ回路１７４の出
力を受けて反転し信号ＲＥＮＴＥＲを出力するインバー
タ１７６とを含む。

【０１０１】データ保持部１０４ｃは、さらに、テスト
モードリセット信号ＴＭＲ００１および信号ＲＥＮＴＥ
Ｒを受けるＡＮＤ回路１７８．１と、テストモード信号
ＴＭＲ００ｎと信号ＲＥＮＴＥＲとを受けるＡＮＤ回路
１７８．ｎとを含む。

【０１０２】データ保持部１０４ｃは、さらに、信号Ｅ
ＮＴＥＲの活性化に応じてテストモード信号ＴＭ００１
を取込み、ＡＮＤ回路１７８．１が出力するテストモー
ドリセット信号ＴＭＲ０１に応じて保持データのクリア
を行なうラッチ回路１１０．１と、信号ＥＮＴＥＲの活
性化に応じてテストモード信号ＴＭ００ｎを取込み、Ａ
ＮＤ回路１７８．ｎが出力するテストモードリセット信
号ＴＭＲ０ｎに応じて保持データのクリアを行なうラッ
チ回路１１０．ｎとを含む。

【０１０３】なお、ラッチ回路１１０．１〜１１０．ｎ
は、図９で示したラッチ回路１１０と同様な構成を有し
ているため説明は繰返さない。

【０１０４】図１７は、実施の形態４の半導体記憶装置
のテストモード設定の動作を説明するための動作波形図
である。

【０１０５】図１７を参照して、時刻ｔ１、ｔ２におい
て、データシフト部１０２におけるデータのシフトが行
なわれテストモード信号ＴＭ００２が“Ｈ”となる状態
となる。

【０１０６】時刻ｔ３において、信号ＥＮＴＥＲが活性
化され、それに応じてテストモード信号ＴＭ０２が
“Ｈ”レベルになる。

【０１０７】時刻ｔ４において、再びテストモードセレ
クト信号ＴＭＳｅｌｅｃｔが活性化され、応じてデータ
シフト部１０２においてデータのシフトが行なわれテス
トモード信号ＴＭ００３が“Ｈ”レベルの状態となる。

【０１０８】続いて時刻ｔ５において、信号ＥＮＴＥＲ
が活性化されテストモード信号ＴＭ０３が“Ｈ”レベル
となる。この状態において第２のテストモードと第３の
テストモードが同時に選択され必要なテストが行なわれ
ることになる。

【０１０９】以降はこの設定された第２のテストモード
および第３のテストモードをリセットする動作が行なわ
れる。

【０１１０】まず時刻ｔ６において、設定値Ｖ００５に
よってテストモードリセットセレクトコマンドが入力さ
れた結果、テストモードリセットセレクト信号ＴＭＲＳ
ｅｌｅｃｔの活性化に応じて信号ＴＭＲ００１が“Ｌ”
レベルから“Ｈ”レベルに活性化され、続いて時刻ｔ７
において、再びコマンド入力に応じてテストモードリセ
ットセレクト信号ＴＭＲＳｅｌｅｃｔが活性化されるの
でテストモードリセット信号ＴＭＲ００２が“Ｈ”レベ
ルの状態となる。

【０１１１】時刻ｔ８において、設定値Ｖ００６によっ
てテストモードリセットエントリコマンドが入力される
ことにより信号ＲＥＮＴＥＲが活性化し信号ＴＭＲ０２
が活性化されるので、テストモード信号ＴＭ０２は
“Ｌ”レベルにリセットされる。

【０１１２】同様に時刻ｔ９において、信号ＴＭＲ００
３が“Ｈ”レベルの状態に設定し、続いて時刻ｔ１０に
おいて、信号ＲＥＮＴＥＲの活性化に応じて信号ＴＭＲ
０３が活性化し、応じてテストモード信号ＴＭ０３が
“Ｌ”レベルにリセットされる。

【０１１３】以上説明したように、実施の形態４では、
テストモードへの設定だけではなくテストモードのリセ
ットも同様に所定のコマンドを入力することにより実施
することができる。このように、テストモードへの設定
だけでなくリセットも選択可能とすることにより、テス
トモードへのエントリ／リセットをよりフレキシブルに
行なうことが可能となる。

【０１１４】なお、図１６におけるラッチ回路１１０．
１〜１１０．ｎの出力部分に、図１１におけるデータ伝
達部１３０を付加することによって、実施の形態３の場
合と同様に、テストモード選択中はテストモードが設定
されず、テストモードの選択が完了した後にテストモー
ドに設定されるように動作を制御することも可能とな
る。

【０１１５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１１６】

【発明の効果】請求項１、２に記載の半導体記憶装置
は、外部からアドレス信号等を与える端子数に制限され
ることなく、多くのテストモードを設けることが可能で
ある。

【０１１７】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の奏する効果に加えて、テ
ストモードを選択するためのシフトクロックが入力され
ると“Ｈ”を出力する保持回路の位置が順にシフトする
ので、クロックを計数するカウント手段の保持回路の出
力をそのままテストモードの設定信号に用いることがで
きる。

【０１１８】請求項４、５に記載の半導体記憶装置は、
請求項３に記載の半導体記憶装置の奏する効果に加え
て、複数のテストを同時に行ないたい場合に、複数のテ
ストモード信号を同時に活性化させることが可能とな
る。

【０１１９】請求項６に記載の半導体記憶装置は、請求
項４に記載の半導体記憶装置の奏する効果に加えて、テ
ストモードの選択の中途段階において、不完全な設定を
内部回路に出力しないので、目的のテストを正確に行な
うことができる。

【０１２０】請求項７、８に記載の半導体記憶装置は、
請求項４に記載の半導体記憶装置の奏する効果に加え
て、複数のテストモード信号を同時に活性化させた後で
あっても、選択的に任意のテストモード信号の非活性化
を行なうことができる。

【０１２１】請求項９に記載の半導体記憶装置は、請求
項７に記載の半導体記憶装置の奏する効果に加えて、テ
ストモードの選択の中途段階において、不完全な設定を
内部回路に出力しないので、目的のテストを正確に行な
うことができる。

【図面の簡単な説明】

【図１】 本発明の半導体記憶装置１の全体構成を示し
たブロック図である。

【図２】 図１におけるブロック８のコントロール回路
が含むテストモード設定に関する構成を説明するための
ブロック図である。

【図３】 図２におけるシフト制御回路５０の構成を示
した回路図である。

【図４】 図２におけるテストモード信号発生回路５２
の構成を示した回路図である。

【図５】 図４における初期設定回路７２の構成を示し
た回路図である。

【図６】 図４におけるシフト回路７４．１の構成を示
した回路図である。

【図７】 実施の形態１の半導体記憶装置のテストモー
ド設定の動作を説明するための動作波形図である。

【図８】 実施の形態２におけるテストモード信号発生
回路５２ａの構成を示した回路図である。

【図９】 図８におけるラッチ回路１１０．１〜１１
０．ｎとして用いられるラッチ回路１１０の構成を示し
た回路図である。

【図１０】 実施の形態２の半導体記憶装置のテストモ
ード設定の動作を説明するための動作波形図である。

【図１１】 実施の形態３の半導体記憶装置で用いられ
るテストモード信号発生回路５２ｂの構成を示した回路
図である。

【図１２】 図１１におけるテスト信号出力回路１３
６．１〜１３６．ｎとして用いられるテスト信号出力回
路１３６の構成を示した回路図である。

【図１３】 実施の形態３の半導体記憶装置のテストモ
ード設定の動作を説明するための動作波形図である。

【図１４】 実施の形態４の半導体記憶装置のテスト信
号の設定に関する構成を説明するためのブロック図であ
る。

【図１５】 図１４におけるシフト制御回路５０ｃの構
成を示した回路図である。

【図１６】 図１４におけるテストモード信号発生回路
５２ｃの構成を示した回路図である。

【図１７】 実施の形態４の半導体記憶装置のテストモ
ード設定の動作を説明するための動作波形図である。

【図１８】 従来の半導体記憶装置におけるテストモー
ドの設定に関する回路構成を示した図である。

【図１９】 図１８におけるテストモードデコーダ５５
２の構成を示した回路図である。

【図２０】 従来のテストモードエントリの動作を説明
するための動作波形図である。

【符号の説明】

１ 半導体記憶装置、２ アドレスバッファ、４ クロ
ックバッファ、６ 制御信号入力バッファ、８，１０，
１８ ブロック、１２ 列デコーダ、１４ メモリアレ
イバンク、１６ センスアンプ、２０ 出力バッファ、
２２，３２，３４，３６，３８，４０，４２，４４ 入
力バッファ、４６ コマンドデコーダ、４８，１７８
ＡＮＤ回路、５０，５０ｃ シフト制御回路、５２，５
２ａ，５２ｂ，５２ｃ テストモード信号発生回路、６
２，６６，６８，８１，８２，８４〜８９，９１，９
２，９４〜９９，１０６，１１２，１３２，１６２，１
７４ＮＡＮＤ回路、６４，８０，８３，９０，９３，１
０８，１１６，１２０，１３４，１４２，１４６，１４
８，１６４，１７６ インバータ、７２，１８４初期設
定回路、７４，１８２ シフト回路、１０２，１７２
データシフト部、１０４，１０４ｃ データ保持部、１
１０ ラッチ回路、１１４ クロックドインバータ、１
１８ ＮＯＲ回路、１３０ データ伝達部、１３６ テ
スト信号出力回路、１４４ トランスミッションゲー
ト、ＢＬＰ ビット線対、ＭＣ メモリセル、ＷＬ ワ
ード線。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数のテストモードを有する半導体記憶
   装置であって、 カウント値を保持し、リセット信号に応じて前記カウン
   ト値を初期化し、クロック信号に応じて前記カウント値
   を増減させるカウント動作を行ない、前記カウント値に
   応じて前記複数のテストモードにそれぞれ対応する複数
   のテストモード信号を出力するテスト回路と、 前記複数のテストモード信号に応じて前記複数のテスト
   モードに対応するテスト動作を行なう内部回路とを備え
   る、半導体記憶装置。
2. 【請求項２】 前記内部回路は、 行列状に配列された複数のメモリセルを有し、アドレス
   信号および制御信号に応じて前記複数のメモリセルに対
   するデータの授受を行なうデータ記憶部を含み、 前記テスト回路は、 前記アドレス信号および前記制御信号が所定の第１の設
   定に一致した場合に前記クロック信号に応じて第１のテ
   ストクロック信号を出力する制御回路と、 前記カウント値を保持し、前記リセット信号に応じて前
   記カウント値を初期化し、前記第１のテストクロック信
   号に応じて前記カウント値を増加させるカウント動作を
   行なう第１のカウント手段とを含む、請求項１に記載の
   半導体記憶装置。
3. 【請求項３】 前記第１のカウント手段は、 前記リセット信号に応じて、第１の論理値を保持する初
   期状態となり、前記第１のテストクロック信号に応じて
   前記第１の論理値の反転値を保持する第１の保持回路
   と、 前記第１の保持回路の出力を受け、前記リセット信号に
   応じて、前記第１の論理値の反転値を保持する初期状態
   となり、直列に接続される複数の第２の保持回路とを含
   み、 前記複数の第２の保持回路の各々は、前記第１のテスト
   クロック信号に同期してデータを受け次段に伝達する、
   請求項２に記載の半導体記憶装置。
4. 【請求項４】 前記テスト回路は、 第２のテストクロック信号に応じて前記第１のカウント
   手段の出力をラッチするテストモード保持手段をさらに
   含み、 前記テストモード保持手段は、 前記アドレス信号および前記制御信号が所定の第２の設
   定に一致した場合に前記クロック信号に応じて前記第２
   のテストクロック信号を出力するラッチ制御回路と、 前記リセット信号に応じて初期化され、前記複数の第２
   の保持回路の出力を前記第２のテストクロック信号に応
   じてそれぞれラッチする複数のラッチ回路とを有する、
   請求項３に記載の半導体記憶装置。
5. 【請求項５】 各前記ラッチ回路は、前記リセット信号
   に応じて前記第１の論理値の反転値を保持する初期状態
   となり、入力に前記第１の論理値が与えられているとき
   に、前記第２のテストクロック信号が変化すると前記第
   １の論理値を保持し、一旦前記第１の論理値を保持した
   後は、入力に前記第１の論理値の反転値が与えられてい
   る場合に前記第２のテストクロック信号が変化しても前
   記第１の論理値を保持しつづける、請求項４に記載の半
   導体記憶装置。
6. 【請求項６】 前記テスト回路は、 第３のテストクロック信号の活性化に応じて前記テスト
   モード保持手段の出力を前記内部回路に出力するテスト
   信号出力手段をさらに含む、請求項４に記載の半導体記
   憶装置。
7. 【請求項７】 前記テスト回路は、 第２のカウント値を保持し、前記リセット信号に応じて
   前記第２のカウント値を初期化し、第３のテストクロッ
   ク信号に応じて前記第２のカウント値を増加させるカウ
   ント動作を行ない、前記複数の第２の保持回路のうちの
   前記第２のカウント値に対応する部分を初期化する第２
   のカウント手段をさらに含む、請求項４に記載の半導体
   記憶装置。
8. 【請求項８】 前記第２のカウント手段は、 前記リセット信号に応じて、第２の論理値を保持する初
   期状態となる第３の保持回路と、 前記第３の保持回路の出力を受け、前記リセット信号に
   応じて、前記第２の論理値の反転値を保持する初期状態
   となり、直列に接続される複数の第４の保持回路とを含
   み、 前記複数の第４の保持回路の各々は、前記第３のテスト
   クロック信号に同期してデータを受け次段に伝達する、
   請求項７に記載の半導体記憶装置。
9. 【請求項９】 前記テスト回路は、 第４のテストクロック信号の活性化に応じて前記テスト
   モード保持手段の出力を前記内部回路に出力するテスト
   信号出力手段をさらに含む、請求項７に記載の半導体記
   憶装置。