JP4834051B2 - 半導体記憶装置及び半導体装置 - Google Patents

Description

本発明は半導体記憶装置及び半導体装置に係り、詳しくは主にモバイル機器に搭載される非同期型メモリシステムにおけるＳＲＡＭ（リフレッシュ動作が不必要なメモリ）と互換性のあるＤＲＡＭ（リフレッシュ動作の必要なメモリ）と、不揮発性メモリとの混合メモリシステムに関するものである。

近年、携帯電話、ＰＨＳ(Personal Handyphone System)や、通信機能を有するＰＤＡ(Personal Digital Assistant)等の携帯端末は、小型化が進められるとともに、扱うデータ量が増加する傾向にある。例えば、携帯電話は、音声により会話する機能のみならず、テキストデータや画像データを伝送する機能を有するようになってきている。さらに、携帯電話は、今後インターネットサービスが多様することで一種の情報端末（携帯型のパーソナルコンピュータ）になると予想されている。これらの機能によって、携帯電話で扱うデータの情報量は、大幅に増加する傾向にある。

また、携帯機器の通信速度は、向上する傾向にある。さらに、携帯機器は、大きさが小さくなることで、内蔵するバッテリも小さくなる傾向にある。従って、携帯電話などの携帯機器に搭載されるメモリには、高速、大容量、低消費電力でなければならない。更に、価格競争の激しい携帯電話では、部品コストを極力低減する必要がある。このため、ワークメモリは、大容量かつ低価格でなければならない。

従来、携帯端末、例えば携帯電話には、動作中の必要なデータを保持するためにワークメモリが搭載され、そのワークメモリとして所定（例えば４Ｍビット程度）の記憶容量を持つＳＲＡＭが用いられてきた。しかし、伝送するデータ量の増大と通信速度の高速化にともない、ＳＲＡＭに代えてフラッシュメモリとＤＲＡＭを携帯電話に搭載することが検討されている。

ＤＲＡＭはビット単価が安く、リードライトが高速であるという利点を持つ。しかし、待機時にデータを保持するために電力を消費する。その待機時の消費電流は、メモリ全体のデータをＤＲＡＭ自身が自動で継続して保持するセルフリフレッシュモード時で数１００μＡ、書き込まれたデータの保持が不要なスタンバイモード時で数１０μＡである。

フラッシュメモリはリフレッシュが不要でスタンバイ時の消費電流が数μＡと少ないという利点を持つ。一方、フラッシュメモリはデータの書き込み動作に数μｓから数十μｓが必要であり、書き込みに時間がかかる。

従って、携帯電話は、通話状態（通話やデータ伝送）では大容量で高速なＤＲＡＭをワークメモリとして使用する。そして、通話状態から待ち状態になると、ＤＲＡＭのデータのうち保持の必要なデータをフラッシュメモリに退避する。そして、ＤＲＡＭ自身を停止させる。このような動作によって、携帯電話の低消費電力化を図っている。

ところで、携帯電話を待ち状態から通話状態にするときに、ＤＲＡＭを再活性させた後、フラッシュメモリのデータをＤＲＡＭに書き戻さなければならない。この動作によって待ち時間（システムビジー）が発生し、システム全体（携帯電話）のパフォーマンスが低下するという問題がある。

本発明は上記問題点を解決するためになされたものである。この問題に対し、部分リフレッシュ機能を持つＤＲＡＭを用いることが考えられる。この部分リフレッシュ機能は、予め設定された領域のみをリフレッシュする機能である。携帯電話において、電源をオンにした状態における一部のデータだけを保持しておけば他の全ての情報を保持しておかなくてもよいといったものがある。従って、保持するデータの領域を指定する、あるいはリフレッシュする領域にデータを書き込む。このようなＤＲＡＭを用いた携帯電話は、メモリ全体をリフレッシュするＤＲＡＭを用いたものに比べて消費電力が少なく、フラッシュメモリからの書き戻しによる待ち時間を少なくしてパフォーマンスの低下を抑える。

しかし、システムによっては、前述の低消費電力化を最重要視した携帯機器の設計を選択する場合もある。また、１つのシステムで部分リフレッシュとＤＲＡＭ自身の停止の両者をシステムの状態によって使い分けるようなシステム設計も考えられる。このように、それぞれ異なる低消費電力モードを有するデバイスを提供する必要がある。

従って、その目的は携帯システムの消費電力とパフォーマンスの向上に対応することができる半導体記憶装置及び半導体装置を提供することにある。

上記目的を達成するため、請求項１に記載の発明によれば、前記メモリセルの一部の領域をリフレッシュするリフレッシュモードにおいて、前記全メモリセルの領域のうち、リフレッシュ特性の良い固定された領域を前記リフレッシュする領域とした。また、前記固定された領域を示す第１のアドレス情報を前記リフレッシュ特性のよい領域を指定する第２のアドレス情報に変換するアドレススクランブル回路と、前記第１のアドレス情報を第２のアドレス情報に変換するための変換情報又は変換された第２のアドレス情報を読み出し、当該変換情報又は変換された第２のアドレス情報を外部に出力するテスト回路とを有する。この構成によれば、リフレッシュ時間を長くして消費電流が少なくなる。

請求項２に記載の発明のように、半導体装置は、請求項１に記載のデータ保持動作を必要とする第１の半導体記憶装置と、データ保持動作を必要としない第２の半導体記憶装置とを備えることで、システムのパフォーマンスと低消費電力が実現できる。

以上詳述したように、本発明によれば、携帯システムの消費電力とパフォーマンスの向上に対応することができる半導体記憶装置及び半導体装置を提供することができる。

以下、本発明を半導体記憶装置に具体化した一実施の形態を図１〜図２３に従って説明する。
本実施形態の半導体記憶装置はＳＲＡＭインタフェースを持つＤＲＡＭ、即ち情報の記憶にダイナミック型のメモリセルを含むメモリコア（メモリセル、ロウデコーダ、コラムデコーダ、センスアンプを含む）を有し、外部とのインタフェースにメモリセルに対するリフレッシュのための信号、コマンドの入力が不要な非同期型メモリである。このＤＲＡＭは、通常動作においてメモリセルの情報を保持するセルフリフレッシュ機能を有している。従って、このＤＲＡＭは、外部にリフレッシュのための回路構成を加えることなくＳＲＡＭと置き換えが可能である。

図２は、本実施形態の半導体記憶装置（ＤＲＡＭ）の状態遷移図である。
また、このＤＲＡＭは、通常の読み出し／書き込み等にかかる動作を行う通常モードと、低消費電力化のためのパワーダウンモードを持ち、そのパワーダウンモードは、複数の低消費電力モードを備える。各低消費電力モードは、「スリープモード」、「リフレッシュ停止モード（Ｎａｐモード）」、「部分セルフリフレッシュモード（Ｓ−Ｒｅｆモード）」であり、デバイスの内部電源の制御とメモリコアのリフレッシュの制御の組み合わせが相違している。

先ず、ＤＲＡＭは、パワーオンによりコールドスタート（ＣＳＴ）からパワーダウンモードの何れかのモード（本実施形態では「スリープモード」）を経て通常モードのスタンバイモード（ＳＴＢ）へと遷移する。尚、経由するパワーダウンモードにおけるモードを、「Ｎａｐモード」又は「Ｓ−Ｒｅｆモード」にて設定しても良い。尚、通常モードでは、自動で全メモリセル領域のデータを保持するセルフリフレッシュ機能が働いている。

スタンバイモードにおいて読み出しコマンドまたは書き込みコマンドを受け付けると、そのコマンドに応じてリードモード（ＲＤ）又はライトモード（ＷＲ）へ移行し、読み出し動作または書き込み動作が実行される。読み出し動作または書き込み動作の実行後は、コマンドに応じてスタンバイモードへ移行するか、または各モードからアウトプットディセーブル（ＯＤ）へ移行、又はアウトプットディセーブルを経てスタンバイモードへ移行する。尚、コマンドによってリードモードからライトモードへ移行する（リードアフタライトコマンド）場合もある。

スタンバイモード中にプログラムコマンドを受け付けると、第１のプログラムモード（ＰＲＯ）へ移行する。また、スタンバイモード中に後述するプログラムモード信号／ＰＥの状態を検出して第２のプログラムモード（ＰＥ）へ移行する。尚、その第１または第２のプログラムモードにおいて、ＤＲＡＭは、外部から入力される設定コードに基づいてパワーダウンモードが有する複数のモードのうちの１つを選択し、その選択したモードに対する設定を詳細設定コードに基づいて行う。その設定を終了すると、ＤＲＡＭは、自動的にスタンバイモードへ移行する。

スタンバイモード中に所定の信号の状態を検出して直ちにパワーダウンモードに移行する。尚、本実施形態では、後述するチップイネーブル信号ＣＥ２を受けてパワーダウンモード（選択した低消費電力モード）に移行する。各低消費電力モードは、それぞれ消費電力量、パワーダウンモードから通常モードへ移行したときの待ち時間が異なる。従って、複数の低消費電力モードから１つを選択することで、容易に複数の低消費電力化の要望に対応することができる。また、通常モードから移行する低消費電力モードは、予め通常モード（プログラムモード）において設定されているため、チップイネーブル信号ＣＥ２が変更されてから短時間で低消費電力モードに移行することができる。

図３は、モードに対する内部電源とリフレッシュ動作の状態を示す説明図である。
ＤＲＡＭは、各低消費電力モードに対応して内部電源回路、リフレッシュ動作の状態を変更する。

モード端子に高レベル（Ｈレベル）のチップイネーブル信号ＣＥ２が供給される時、ＤＲＡＭは通常モードにて動作する。この通常モードにおいて、ＤＲＡＭは、全ての低消費電力モードにおいて内部電源回路を活性化し、メモリコアの全領域をセルフリフレッシュする。

ＤＲＡＭ内には複数の内部電源回路が存在する。第１の内部電源回路は、メモリセルを含むメモリコアに電源を供給する。第２の内部電源回路は、メモリコアを駆動する周辺回路に電源を供給する。第３の内部電源回路は、外部とのインタフェースに電源を供給する。第４の内部電源回路は、パワーダウンモード等を判断する回路に電源を供給する。第５の内部電源回路は、基板に負電位や昇圧電位を供給する。尚、これら以外の内部電源回路が存在しても良い。

一方、モード端子に低レベル（Ｌレベル）のチップイネーブル信号ＣＥ２が供給される時、ＤＲＡＭは、各低消費電力モードにて動作する。ＤＲＡＭは上記第３及び第４の内部電源回路以外を、「スリープモード」の時に停止し、「Ｎａｐモード」又は「Ｓ−Ｒｅｆモード」の時に活性化する。また、ＤＲＡＭはメモリコアのリフレッシュを、「スリープモード」又は「Ｎａｐモード」の時に停止し、「Ｓ−Ｒｅｆモード」の時に予めプログラムした状態に基づいて選択リフレッシュを実行する。

これら動作により、ＤＲＡＭは、「スリープモード」の時に一部の内部電源回路及びリフレッシュ動作を停止することで、消費電力を大きく低減する。しかし、このモードから通常モードに移行させた場合、メモリコアに対して読み出し／書き込みが可能になるまでの時間（内部電源回路を活性化して所定電圧の内部電源をメモリコアなどに供給するまでの第１の待ち時間）が必要である。また、ＤＲＡＭへ必要なデータを書き込む時間（第２の待ち時間）が必要である。

また、ＤＲＡＭは、「Ｎａｐモード」の時にリフレッシュ動作を停止することで、消費電力を低減する。この場合、内部電源回路が活性化しているため、上記第１の待ち時間は必要がない。従って、第２の待ち時間のみでＤＲＡＭを再び使用することができるようになる。

一方、ＤＲＡＭは、「Ｓ−Ｒｅｆモード」の時に設定された領域のみセルフリフレッシュを行うことで、全領域をリフレッシュする場合に比べて消費電力を低減する。この場合、システムは、予めプログラム設定したパワーダウン時にセルフリフレッシュされる領域に必要なデータを格納しておくことで、直ちにＤＲＡＭのアクセスが可能となる。

次に、本実施形態のＤＲＡＭのパワーダウンモードに係る構成の概略を図１に従って説明する。
尚、図１には、本実施形態で説明するＤＲＡＭ１０のパワーダウンモードに関する回路、信号が示されている。

ＤＲＡＭ１０は、コマンドデコーダ１１、外部信号エントリ回路１２、エントリコントロール回路１３、モード設定アドレスバッファ１４、モードラッチ回路１５、バッファ１６、パワーダウンモード判定回路１７、リフレッシュ動作判定回路１８、セルフリフレッシュ用発振器１９、リフレッシュコントロール回路２０、ロウ系制御回路２１、内部電源回路２２、ＤＲＡＭコア２３を備えている。

ＤＲＡＭコア２３は、複数のワード線と複数のビット線との交点にメモリセルがマトリクス状に接続されたメモリセルアレイと、ビット線を選択するためのコラム系制御回路、メモリセルに対するデータの入出力（Ｉ／Ｏ）回路を含む。

コマンドデコーダ１１には、外部から第１のチップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥ、上位ビット信号／ＵＢ、下位ビット信号／ＬＢが供給される。尚、符号先頭の”／”は、その信号が負論理の信号であることを示す。

第１のチップイネーブル信号／ＣＥ１は、読み出し動作及び書き込み動作等を実行するときにＬレベルにされ、ＤＲＡＭ１０を活性化する信号である。ライトイネーブル信号／ＷＥは、書き込み動作を実行するときにＬレベルにされ、データの書き込みを可能にする信号である。アウトプットイネーブル信号／ＯＥは、読み出し動作を実行するときにＬレベルにされ、データ出力を可能にする信号である。上位及び下位ビット信号／ＵＢ，／ＬＢは、入出力データをマスクする信号である。

コマンドデコーダ１１は、これら信号をデコードしてコマンドを生成する。そして、コマンドデコーダ１１は、そのコマンドが通常動作のためのコマンドの場合、そのコマンドに対応して生成した信号をロウ系制御回路２１に出力する。この信号には、読み出し／書き込みのためのコマンドに対応して生成されたリード／ライト信号ＲＤ／ＷＲを含み、コマンドデコーダ１１はそのリード／ライト信号ＲＤ／ＷＲをエントリコントロール回路１３にも出力する。

また、コマンドデコーダ１１は、コマンドがパワーダウンモード設定のためのコマンドの場合、そのコマンドに対応して第１のプログラムモード信号Ｐｒｏをエントリコントロール回路１３に出力する。及びリード／ライト信号ＲＤ／ＷＲをエントリコントロール回路１３に出力する。この第１のプログラムモード信号Ｐｒｏは、外部コマンドによってＤＲＡＭ１０がエントリするモードを設定するための信号である。

尚、パワーダウンモード設定のためのコマンドは、動作不能または通常の動作にとって意味をなさない各信号／ＣＥ１，／ＷＥ，／ＯＥ，／ＵＢ，／ＬＢの組み合わせ（イリーガルパターン）が使用される。この組み合わせのコマンドをイリーガルコマンドと呼ぶ。

外部信号エントリ回路１２は、第１のチップイネーブル信号／ＣＥ１に基づいて通常動作を行わないときに、外部から入力される第２のプログラムモード信号／ＰＥを増幅してエントリコントロール回路１３に出力する。詳しくは、外部信号エントリ回路１２は、第１のチップイネーブル信号／ＣＥ１がＨレベルの時に、第２のプログラムモード信号／ＰＥを出力する。この第２のプログラムモード信号／ＰＥは、外部信号によってＤＲＡＭ１０がエントリするモードを設定するための信号である。

従って、本実施形態のＤＲＡＭ１０は、通常モードからパワーダウンモードへ移行するときに、そのパワーダウンモードが持つ複数の低消費電力モードの何れに移行するかが外部コマンドによるモード設定サイクル、又は外部信号によって設定される。

エントリコントロール回路１３は、第１のプログラムモード信号Ｐｒｏとリード／ライト信号ＲＤ／ＷＲに応答して生成した第１のアドレスイネーブル信号proaddz 及び第１のエントリ信号proentz をモード設定アドレスバッファ１４とモードラッチ回路１５に出力する。詳述すると、エントリコントロール回路１３は、第１のプログラムモード信号Ｐｒｏの入力回数をカウントしたカウント値が規定回数に到達すると第１のアドレスイネーブル信号proaddz 及び第１のエントリ信号proentz を生成する。一方、そのカウント値が規定回数に到達する前にリード／ライト信号ＲＤ／ＷＲを入力すると、エントリコントロール回路１３はカウント値をクリアする。

従って、エントリコントロール回路１３は、第１のプログラムモード信号Ｐｒｏを規定回数連続して入力する、即ちコマンドデコーダ１１がイリーガルコマンドを規定回数連続して受け付けたときのみ、第１のアドレスイネーブル信号proaddz 及び第１のエントリ信号proentz を出力する。この動作によって、ノイズ等の影響により誤ってプログラムモードにエントリする（移行する）ことを防いでいる。

尚、コマンドデコーダ１１がイリーガルコマンドを規定回数連続して受け付けたときに第１のプログラムモード信号Ｐｒｏを出力する構成とし、エントリコントロール回路１３はそのプログラムモード信号Ｐｒｏに応答して第１のアドレスイネーブル信号proaddz 及び第１のエントリ信号proentz を出力するようにしてもよい。

また、エントリコントロール回路１３は、第２のプログラムモード信号／ＰＥに応答して生成した第２のアドレスイネーブル信号peaddz及び第２のエントリ信号peentzをモード設定アドレスバッファ１４とモードラッチ回路１５に出力する。詳述すると、エントリコントロール回路１３は、第２のプログラムモード信号／ＰＥが所定のパターンにて変化したことを検知して第２のプログラムモード信号／ＰＥを出力する。本実施形態では、第２のプログラムモード信号／ＰＥは通常Ｈレベルであり、この信号／ＰＥがＨ→Ｌ→Ｈと変化した時に第２のアドレスイネーブル信号peaddz及び第２のエントリ信号peentzを出力する。この動作により、外部入力信号によるプログラムモードへのエントリを可能にしている。

従って、本実施形態のＤＲＡＭ１０は、外部コマンド又は専用端子からの外部信号によりプログラムモードＰＲＯ，ＰＥにエントリするように構成されている。この構成により、異なるユーザの要望に対応している。

モード設定アドレスバッファ１４は、外部から入力されるアドレス信号ＡＤＤのうちモード設定に必要なビットを、第１又は第２のアドレスイネーブル信号proaddz ，peaddzに応答してモードラッチ回路１５に出力する。本実施形態のアドレスバッファ１６は、モードの設定のために複数ビット（本実施形態では４ビット）のアドレス信号Ａ<0:3> を出力する。尚、符号Ａ<0:3> は、Ａ０〜Ａ３を示している。

モードラッチ回路１５は、第１及び第２のアドレスイネーブル信号proaddz ，peaddz、第１及び第２のエントリ信号proentz ，peentzに基づいてアドレス信号Ａ<0:3> をラッチしてリフレッシュアドレス信号paz<0:3>をリフレッシュコントロール回路２０に出力する。リフレッシュアドレス信号paz<0:3>は、「Ｓ−Ｒｅｆモード」において、選択リフレッシュを実行する領域の情報を含む。

更に、モードラッチ回路１５は、リフレッシュアドレス情報paz<0:3>をデコードしてリフレッシュ停止モード信号（Ｎａｐモード信号）napz、選択リフレッシュモード信号（Ｓ−Ｒｅｆモード信号）srefz ，スリープモード信号sleepzを生成する。

詳しくは、モードラッチ回路１５は、第１又は第２のアドレスイネーブル信号proaddz ，peaddzに応答してアドレス信号Ａ<0:3> をコード（Ｃｏｄｅ）としてラッチする。このコードには、エントリするモードの情報と、そのエントリしたモードにおける動作を設定する情報（選択リフレッシュモードにおける領域選択情報）とを含む。

本実施形態では、アドレス信号Ａ０，Ａ１はモード選択情報であり、アドレス信号Ａ２，Ａ３は領域選択情報である。従って、本実施形態のＤＲＡＭ１０は、「Ｓ−Ｒｅｆモード」において、ＤＲＡＭコア２３を４つの領域に分割し、アドレス信号Ａ２，Ａ３に基づく１つの領域を選択的にリフレッシュする。

モードラッチ回路１５は、コードの情報（モード選択情報）に基づいて上記したＮａｐモード信号napz、Ｓ−Ｒｅｆモード信号srefz ，スリープモード信号sleepzの何れかをアサート（本実施形態ではＨレベルに）する。

そして、モードラッチ回路１５は、Ｎａｐモード信号napzとＳ−Ｒｅｆモード信号srefz をリフレッシュコントロール回路２０に出力し、スリープモード信号sleepzを内部電源回路２２に出力する。

バッファ１６は、外部から入力される第２のチップイネーブル信号ＣＥ２を増幅してパワーダウンモード判定回路１７に出力する。第２のチップイネーブル信号ＣＥ２は、通常モードとパワーダウンモードとを切り替えるための信号である。

パワーダウンモード判定回路１７には、リフレッシュ動作判定回路１８からリフレッシュ要求信号psrtz が入力される。リフレッシュ動作判定回路１８は、セルフリフレッシュ用発振器１９からのクロック信号ＣＬＫに基づいてリフレッシュ要求信号psrtzを生成する。

セルフリフレッシュ用発振器１９は、所定の周波数を持つクロック信号ＣＬＫを生成し、それをリフレッシュ動作判定回路１８に出力する。リフレッシュ動作判定回路１８は、クロック信号ＣＬＫを分周またはカウントして所定の周期を持つリフレッシュ（ＲＥＦ）要求信号psrtz を発生させる。このリフレッシュ要求信号psrtz の周期は、ＤＲＡＭコア２３が持つ全てのメモリセルの情報を正しくリフレッシュするのに必要な時間に応じて設定されている。そして、リフレッシュ動作判定回路１８は、発生したリフレッシュ要求信号psrtz をパワーダウンモード判定回路１７とリフレッシュコントロール回路２０に出力する。

尚、後述するＳ−Ｒｅｆモード時には、選択リフレッシュを行うメモリセル領域の情報維持特性に合わせてリフレッシュ要求信号を変化させても良い。更に、後述するようにアドレススクランブルした場合にも同様である。

パワーダウンモード判定回路１７は、第２のチップイネーブル信号ＣＥ２に応答してその時々のモードを判定し、リフレッシュ要求信号psrtz に同期してパワーダウン（ＰＤ）モード信号pdmodez のレベルをその時々のモードに対応するレベルに変更する。例えば、通常モード（第２のチップイネーブル信号ＣＥ２がＨレベル）からパワーダウンモード（信号ＣＥ２がＬレベル）へ切り替えられると、パワーダウンモード判定回路１７はリフレッシュ要求信号psrtz の立ち下がりエッジに応答してＨレベルのＰＤモード信号pdmodez を出力する。同様に、パワーダウンモードから通常モードへ切り替えられると、パワーダウンモード判定回路１７は、リフレッシュ要求信号psrtz の立ち下がりエッジに応答してＬレベルのＰＤモード信号pdmodez を出力する。

この動作は、内部的に生成される（外部とは非同期の）リフレッシュ要求信号psrtz に対して、非同期に入力される第２のチップイネーブル信号ＣＥ２により実行中のセルフリフレッシュ動作が停止されてメモリセルの情報が破壊されるのを防ぐ。

リフレッシュコントロール回路２０は、パワーダウンモード信号pdmodez に応答して通常モードの時にはリフレッシュ要求信号psrtz と実質的に同一のパルスを有するリフレッシュ信号srtzをロウ系制御回路２１に出力する。

ロウ系制御回路２１は、リフレッシュコントロール回路からパルスを有するリフレッシュ信号srtzに応答して図示しないリフレッシュアドレスカウンタの出力により選択されたＤＲＡＭコア２３のワード線を活性化する。この動作により、活性化したワード線に接続されたメモリセルの情報がリフレッシュされる。

一方、リフレッシュコントロール回路２０は、パワーダウンモード信号pdmodez に応答してパワーダウンモードの時には、Ｎａｐモード信号napz、Ｓ−Ｒｅｆモード信号srefz 及びリフレッシュアドレス信号paz<0:3>に基づいて、リフレッシュ要求信号psrtz から生成したリフレッシュ信号srtzを出力する。

詳述すると、リフレッシュコントロール回路２０は、Ｎａｐモード信号napzがＨレベルの場合、そのＮａｐモード信号napzがＨレベルである期間Ｌレベルのリフレッシュ信号srtzを出力する。ロウ系制御回路２１は、Ｌレベルのリフレッシュ信号srtzに応答してワード線を活性化しない。従って、Ｎａｐモード信号napzがＨレベル、即ち「Ｎａｐモード」の場合、ＤＲＡＭコア２３のリフレッシュが停止される。

リフレッシュコントロール回路２０は、Ｓ−Ｒｅｆモード信号srefz がＨレベルの場合、リフレッシュアドレス信号paz<0:3>の領域情報に基づいて部分的にパルスを有するリフレッシュ信号srtzを生成する。詳しくは、リフレッシュアドレスカウンタの出力、即ちリフレッシュしようとするＤＲＡＭコア２３のアドレスがリフレッシュアドレス信号PAZ<0:3>の領域情報（アドレス信号Ａ２，Ａ３）と一致する時にリフレッシュ要求信号psrtz と実質的に同一のパルスを有するリフレッシュ信号srtzを出力し、ロウ系制御回路２１はそのリフレッシュ信号srtzに応答してワード線を活性化する。この動作によって領域情報（アドレス信号Ａ２，Ａ３）により示される領域のメモリセルがリフレッシュされる。

内部電源回路２２は、ＤＲＡＭコア２３を含む回路に対する電源の供給を制御するための回路である。内部電源回路２２は、入力されるスリープモード信号sleepzに応答して活性化／非活性化する。活性化した内部電源回路２２は、ＤＲＡＭコア２３を含む回路に供給する内部電圧を生成する。非活性化した内部電源回路２２は、内部電圧の発生を停止する。

尚、図ではスリープモード信号sleepzで制御される内部電源回路２２を示したが、スリープモード信号sleepzで制御されない内部電源回路もＤＲＡＭ１０には搭載されている。
図４は、上記のように構成されたＤＲＡＭ１０を携帯電話に使用した例を示すブロック図である。

この携帯電話３０は、回路基板上にＣＰＵ３１とＭＣＰ３２を搭載している。
ＭＣＰ３２は、本実施形態のＤＲＡＭ１０とフラッシュメモリ３３とを備えている。ＭＣＰとは、ＤＲＡＭとフラッシュメモリのように異なる機能のチップをスタックして１つのパッケージにしたマルチチップパッケージである。従来では、回路基板上にＣＰＵとＳＲＡＭ又はフラッシュメモリのみが搭載されていた。

ＣＰＵ３１は、ＤＲＡＭ１０及びフラッシュメモリ３３に対するデータの読み書きを制御している。ＤＲＡＭ１０はワークメモリとして使用され、フラッシュメモリ３３は携帯電話のオフ時及び待ち状態時のバックアップメモリとして使用されている。

図５は、図４の携帯電話３０の使用状態を示す説明図である。
この例では、ＣＰＵ３１は、携帯電話３０の電源オフ時にＤＲＡＭ１０から必要なデータをフラッシュメモリ３３に転送する。

携帯電話３０は、電源がオンされると待ち状態になる。この時、ＤＲＡＭ１０は、ＣＰＵ３１の制御により設定された複数の低消費電力モードうちの何れかになっている。ＤＲＡＭ１０が「スリープモード」の時、ＤＲＡＭ１０の消費電力は、フラッシュメモリ３３のスタンバイ時の消費電力と同程度である。必要なデータは、フラッシュメモリ３３に保持されている。

この後、携帯電話３０が待ち状態から通話状態になると、ＣＰＵ３１は、図４に示したチップイネーブル信号ＣＥ２をＨレベルにする。ＣＰＵ３１は、ＤＲＡＭ１０がスタンバイモード（図２）になった後、フラッシュメモリ３３に保持されているデータをＤＲＡＭ１０に転送する。ここで、通話状態とは、データの伝送を含んでいる。

通話状態から待ち状態になると、ＣＰＵ３１は、ＤＲＡＭ１０のデータのうち保持の必要なデータをフラッシュメモリ３３に退避する。この後、ＣＰＵ３１は、チップイネーブル信号ＣＥ２をＬレベルにし、ＤＲＡＭ１０をパワーダウンモードに移行させる。ＤＲＡＭ１０は、パワーダウンモードにおいて「スリープモード」又は「Ｎａｐモード」に設定されている場合はリフレッシュ動作を行わないため、全てのデータが消失する。一方、ＤＲＡＭ１０は、「Ｓ−Ｒｅｆモード」に設定されている場合は一部の領域（選択メモリ）のみに対してリフレッシュ動作を行うため必要なデータが保持され、不要なデータは消失する。

このような動作によって、携帯電話の待ち状態における消費電力がパワーダウンモードにおける複数の低消費電力モードに応じて低減される。
この後、携帯電話３０が待ち状態から通話状態になると、ＣＰＵ３１は、図４に示したチップイネーブル信号ＣＥ２をＨレベルにする。その信号ＣＥ２に応答したＤＲＡＭ１０はスタンバイモード（図２）になる。この時、「スリープモード」から「通常モード」へ移行した場合、ＤＲＡＭ１０は、先ず内部電源回路２２を活性化させてＤＲＡＭコアに電源の供給を再開する。そして、ｔ１時間経過後、ＣＰＵ３１は、フラッシュメモリ３３に保持されているデータをＤＲＡＭ１０に転送する（図５、上段）。このデータ転送に上記と同様にｔ２時間かかる。従って、「スリープモード」に設定されている場合、待ち状態から通話可能な状態になるまでにｔ１＋ｔ２時間必要である。しかし、内部電源回路２２が停止されているため、極めて高いレベルで消費電力が低減される。

「Ｎａｐモード」から「通常モード」に移行した場合、内部電源回路２２は活性化しているので、ＣＰＵ３１は、直ちにフラッシュメモリ３３に保持されているデータをＤＲＡＭ１０に転送する（図５、中段）。このデータ転送に上記と同様にｔ２時間かかる。従って、「Ｎａｐモード」に設定されている場合、ＤＲＡＭ１０の全データを保持する場合に比べて消費電力が低減され、「スリープモード」に比べて時間ｔ１だけ携帯電話のパフォーマンスが向上する。

「Ｓ−Ｒｅｆモード」から「通常モード」に移行した場合、ＤＲＡＭ１０には必要なデータのみが保持されているため、直ちに通話可能になる（図５，下段）。従って、「Ｓ−Ｒｅｆモード」に設定されている場合、待ち状態から通話可能な状態になるまでの待ち時間がない（又はほぼゼロ）ため、携帯電話３０のパフォーマンスはほとんど低下しない。システムは、複数の低消費電力モードを場合によって使い分ける。

なお、ＤＲＡＭ１０及びフラッシュメモリ３３の制御はＣＰＵ３１ではなく、専用のメモリコントローラ等を使用して行っても良い。また、データの転送は、待ち状態と通話状態の切り替え時に限らず、通話中に必要に応じて行っても良い。更に、データのバックアップ用のメモリは、フラッシュメモリ３３に限らずＳＲＡＭでもよい。データを携帯電話の基地局等のサーバに退避しても良い。

図６は、モードの切替えを説明する波形図である。
ＤＲＡＭ１０は、モード端子（第２のチップイネーブル信号ＣＥ２）によって通常動作とパワーダウンモードの切り替えを制御する。通常動作時に予め次のパワーダウンモード時のモードを設定しておくことで、通常動作からパワーダウンモードに移行するときに要する時間（移行時間）を短縮する。

ＤＲＡＭ１０は、リフレッシュ要求信号psrtz の立ち下がりをトリガとしてモード判定を行う。これは、第２のチップイネーブル信号ＣＥ２とリフレッシュ要求信号psrtzとが互いに非同期であることに起因するリフレッシュ不良を防ぐためである。即ち、通常動作に置いてリフレッシュ要求信号psrtzに基づいてＤＲＡＭコアのリフレッシュを行っている時にパワーダウンモードに切り替えると、その切り替えられたモードがリフレッシュを実行しないモード（またはリフレッシュしない領域）の場合には途中でリフレッシュが打ち切られ情報が破壊する場合があるからである。

ＤＲＡＭ１０は、モード設定情報をパワーダウンモードイクジット（パワーダウンモードから脱出）するときに保持する。この保持によって、通常動作におけるモード設定を１度行うだけでよく、再設定の手間を省くことができる。尚、モード設定をイクジット時にデフォルト値に自動設定する、又はデフォルト値を変更可能にするようにしても良い。このようにすることで、システムが一時的に低消費電力モードを変更した場合に、元のモードに設定し直す手間を省くことができる。

図７は、モード設定サイクルを説明する波形図である。
ＤＲＡＭ１０は、モード設定用の専用端子を備え、その専用端子からパワーダウン時に必要な情報を取り込むことで、通常動作の安全動作を保証する。

即ち、ＤＲＡＭ１０は、第１のチップイネーブル信号／ＣＥ１がＨレベルの時に通常動作を行わない。この期間に、専用端子から入力される第２のプログラムモード信号／ＰＥに応答してアドレス信号ＡＤＤに基づくアドレスコードＣｏｄｅを取り込む。詳しくは、ＤＲＡＭ１０は、第２のプログラムモード信号／ＰＥの立ち下がりでアドレスコードの入力を活性化し、同信号／ＰＥの立ち上がりでアドレスコード情報をラッチする。

一方、ＤＲＡＭ１０は、第１のチップイネーブル信号／ＣＥ１がＬレベルの時、リードコマンドに応答してアドレス信号ＡＤＤを取り込む。
尚、図中ｔ１〜ｔ５は外部仕様タイミング条件である。

尚、図のタイミングにおいて、第２のプログラムモード信号／ＰＥの立ち下がりで外部専用端子の入力回路を活性化し、アドレス信号に対するデコード動作を開始する。そして、第２のプログラムモード信号／ＰＥの立ち上がりでデコード結果を確定し、前記入力回路を非活性化する。この動作によって、消費電力の低減を図ることができる。

上記したモード設定サイクルにおいて、第２のプログラムモード信号／ＰＥの論理を反転してもよい。また、アドレスコードはデータ端子（ＤＱ）から入力しても良い。
図８は、コマンドの説明図である。

コマンド１〜６，８〜１０は通常動作にて用いられるコマンドであり、コマンド７，１１は通常動作では意味をなさないコマンドである。コマンド７は、ライト（ＷＲ）動作であるが信号／ＬＢ，／ＵＢがＨレベルであるためデータを入力しない（マスクされている）。コマンド１１は、リード（ＲＤ）動作であるが、同様に信号／ＬＢ，／ＩＢによりマスクされているためデータを出力しない。

このように、通常動作に用いないコマンド（イリーガルコマンド）をパワーダウンモード時に必要な情報を取り込むことで、専用端子を設けることなく情報の設定を行うことができる。

図９は、モード設定サイクルを説明する波形図であり、図８のコマンド１１を複数継続して入力することでモード設定に必要な情報をアドレスコードとして取り込む場合を示す。

ＤＲＡＭ１０は、コマンド１１に応答してアドレス信号ＡＤＤをアドレスコードＣｏｄｅとして取り込む。この動作をＮ回繰り返す。１回目からＮ回目までコマンド１１に対応して取り込んだＮ個のアドレスコードＣｏｄｅが全て一致する場合に、そのアドレスコードＣｏｄｅを有効にしてモード設定を行う。

尚、コマンド１１がＮ−１回一致した場合に、Ｎ回目のコマンド１１に対応して取り込んだアドレスコードＣｏｄｅに基づいてモード設定を行うようにしてもよい。また、アドレスコードＣｏｄｅの取り込みを任意のサイクル（例えば１回目）に変更して実施しても良い。他にも種々の応用が展開できる。

図１０は、モードを設定するアドレスコードの説明図である。
この例は、アドレス信号Ａ０〜Ａ３をアドレスコードＣｏｄｅとして取り込み、そのコードに基づいてモード設定を行う。

ＤＲＡＭ１０は、アドレスコードＣｏｄｅとして取り込んだアドレス信号Ａ０，Ａ１に基づいて低消費電力モードを選択し、アドレス信号Ａ２，Ａ３に基づいてそのモードにおける動作（Ｓ−Ｒｅｆモードにおいてリフレッシュするブロック領域）を設定する。

詳しくは、アドレス信号Ａ０，Ａ１が共にＬレベル（”０”）の場合にＮａｐモード、アドレス信号Ａ０Ｌレベルかつアドレス信号Ａ１がＨレベル（”１”）の場合にＳ−Ｒｅｆモード、アドレス信号Ａ０，Ａ１が共にＨレベルの場合にスリープモードに設定する。更に、Ｓ−Ｒｅｆモードに設定する場合、アドレス信号Ａ２，Ａ３が共にＬレベルの場合にはブロック領域＃００、アドレス信号Ａ２がＬレベルかつアドレス信号Ａ３がＨレベルの場合にはブロック領域＃１０、アドレス信号Ａ２がＨレベルかつアドレス信号Ａ３がＬレベルの場合にはブロック領域＃０１、アドレス信号Ａ２，Ａ３が共にＨレベルの場合にはブロック領域＃１１を設定する。

尚、ブロック領域は１／４に限られるものではなく、１／２，１／８の領域など適宜領域の大きさを変更可能に構成してもよい。更に複数の領域を指定可能に構成してもよい。例えば１／２の領域をリフレッシュする設定とともに、１／４の領域を２カ所（領域を１／４ずつ２回に分けて）設定する。このように構成することで、種々の要望に対応してシステムのパフォーマンスを向上させることができる。

次に、図１のエントリコントロール回路１３、モードラッチ回路１５、パワーダウンモード判定回路１７、リフレッシュコントロール回路２０の構成の一例と動作を図１１〜図２３に従って説明する。

図１１は、エントリコントロール回路の一例を示す回路図である。
エントリコントロール回路１３は、第１及び第２エントリ回路１３ａ，１３ｂを含む。第１エントリ回路１３ａは第１のプログラムモード信号ＰＲＯ及びリード／ライト信号ＲＤ／ＷＲに応答して第１のアドレスイネーブル信号proaddz 及び第１のエントリ信号proentz を生成する回路である。第２のエントリ回路１３ｂは第２のプログラムモード信号／ＰＥに応答して第２のアドレスイネーブル信号peaddz及び第２のエントリ信号peentzを生成する回路である。

第１エントリ回路１３ａは、カウンタ回路４１、パルス生成回路４２、インバータ回路４３，４４，４５、ノア回路４６から構成されている。
第１のプログラムモード信号ＰＲＯはカウンタ回路４１とパルス生成回路４２に入力される。

パルス生成回路４２は、インバータ回路４７とナンド回路４８とから構成されている。第１のプログラムモード信号ＰＲＯはインバータ回路４７とナンド回路４８の一方の入力端子に入力されインバータ回路４７の出力信号はナンド回路４８の他方の入力端子に入力される。尚、インバータ回路の段数は奇数段であればよい。

このように構成されたパルス生成回路４２は、第１のプログラムモード信号ＰＲＯの立ち上がりエッジに応答して所定のパルス幅を持つＬレベルの１ショットパルス信号を出力する。インバータ回路４３はそのパルス信号を論理反転した信号をカウンタ回路４１に出力する。

カウンタ回路４１は、本実施形態では、４つのフリップフロップ回路４１ａ，４１ｂ，４１ｃ，４１ｄから構成されている。各段のフリップフロップ回路４１ａ〜４１ｃの出力端子は後段のフリップフロップ回路４１ｂ〜４１ｄのデータ入力端子に接続されている。初段のフリップフロップ回路４１ａのデータ入力端子には第１のプログラムモード信号ＰＲＯが入力される。各段のフリップフロップ回路４１ａ〜４１ｄのクロック端子にはインバータ回路４３の出力端子が供給される。そして、３段目のフリップフロップ回路４１ｃの出力端子から第１のアドレスイネーブル信号proaddz が出力され、最終段（４段目）のフリップフロップ回路４１ｄの出力端子から第１のエントリ信号proentz が出力される。

その第１のエントリ信号proentz はインバータ回路４４，４５を介してノア回路４６の一方の入力端子に入力され、ノア回路４６の他方の入力端子にはリード／ライト信号ＲＤ／ＷＲが入力される。そして、ノア回路４６の出力信号は、各段のフリップフロップ回路４１ａ〜４１ｄのクリア端子に出力される。

第２エントリ回路１３ｂは、インバータ回路５１，５２とパルス生成回路５３から構成されている。外部端子５４に供給される第２のプログラムモード信号／ＰＥは、インバータ回路５１とパルス生成回路５３に供給される。尚、この図では、図１の外部信号エントリ回路１２を省略してある。

インバータ回路５１は第２のプログラムモード信号／ＰＥを論理反転して第２のアドレスイネーブル信号peaddzを出力する。パルス生成回路５３は上記のパルス生成回路４２と同様に構成され、第２のプログラムモード信号／ＰＥの立ち上がりエッジに応答して所定のパルス幅を持つ１ショットパルス信号をインバータ回路５２に出力し、インバータ回路５２はそのパルス信号を論理反転して第２のエントリ信号peentzを出力する。

図１５は、プログラムモード設定回路であるエントリコントロール回路１３（第１エントリ回路１３ａ）の動作波形図である。
図１５（ａ）に示すように、第１エントリ回路１３ａは、３回目のサイクルでＨレベルの第１のアドレスイネーブル信号proaddz を出力し、４回目のサイクルで第１のエントリ信号proentz を出力する。そして、第１エントリ回路１３ａは、第１のアドレスイネーブル信号proaddz 及び第１のエントリ信号proentz を同時にリセットする。

図１５（ｂ）に示すように、第１エントリ回路１３ａは、カウントの途中でリードコマンドＲＤ（リード／ライト信号ＲＤ／ＷＲ）を受け付けるとカウントをリセットするため、第１のアドレスイネーブル信号proaddz 及びイネーブル信号proaddz をＬレベルに保持する。

図１６は、プログラムモード設定回路であるエントリコントロール回路１３（第２エントリ回路１３ｂ）の動作波形図である。
第２エントリ回路１３ｂは、Ｌレベルの第２のプログラムモード信号／ＰＥに応答してＨレベルの第２のアドレスイネーブル信号peaddzを出力した後、Ｈレベルの第２のプログラムモード信号／ＰＥに応答してＨレベルの第２のイネーブル信号peaddzを出力する。

図１２は、モードラッチ回路の一例を示す回路図である。
モードラッチ回路１５は、合成エントリ信号生成回路１５ａ、モード設定用アドレスバッファ１５ｂ、モード設定用アドレスラッチ１５ｃ、モード設定用デコーダ１５ｄを含む。

合成エントリ信号生成回路１５ａは、ノア回路６１とインバータ回路６２から構成されている。ノア回路６１には、第１のエントリ信号proentz と第２のエントリ信号peentzが入力され、出力端子はインバータ回路６２の入力端子に接続され、そのインバータ回路６２から合成信号entzを出力する。

図１７は、合成エントリ信号生成回路の動作波形図である。
図１７（ａ）に示すように、信号生成回路１５ａは、第１のエントリ信号proentz に応答して合成信号entzを出力する。また、図１７（ｂ）に示すように、信号生成回路１５ａは、第２のエントリ信号peentzに応答して合成信号entzを出力する。

図１２のモード設定用アドレスバッファ１５ｂはナンド回路６３，６４，６５から構成されている。第１ナンド回路６３には第１のアドレスイネーブル信号proaddz と外部端子６６に供給されるアドレス信号Ａ<0:3> が入力される。第２ナンド回路６４にはアドレス信号Ａ<0:3> と第２のアドレスイネーブル信号peaddzとが入力される。第１及び第２ナンド回路６３，６４の出力信号は第３ナンド回路６５に入力され、その第３ナンド回路６５からアドレス信号az<0:3> が出力される。尚、このモード設定用アドレスバッファ１５ｂは、図１のモード設定アドレスバッファ１４に対応する。

図１８は、モード設定用アドレスバッファの動作波形図である。
アドレスバッファ１５ｂは、Ｈレベルの第２のアドレスイネーブル信号peaddzに応答して入力回路を活性化してアドレス信号az<0:3> を出力する。尚、第１のアドレスイネーブル信号proaddz に応答して同様に動作する。

図１２のモード設定用アドレスラッチ１５ｃはアドレス信号az<0:3> のビット数に対応する数のフリップフロップ回路６７（図では１つのフリップフロップ回路として示す）から構成されている。フリップフロップ回路６７のデータ端子にはアドレス信号az<0:3> が入力され、クロック端子には合成信号entzが入力され、クリア端子にはクリア信号pcrzが入力される。従って、フリップフロップ回路６７は合成信号entzに応答してアドレス信号az<0:3> をラッチし、リフレッシュアドレス信号paz<0:3>を出力する。

図１９は、モード設定用アドレスラッチの動作波形図である。
アドレスラッチ１５ｃは、Ｈレベルの第２のアドレスイネーブル信号peaddzに応答して出力されたアドレス信号az<0:3> を合成信号entzに応答してラッチしたコードＣｏｄｅをリフレッシュアドレス信号paz<0:3>として出力する。尚、第１のアドレスイネーブル信号proaddz に応答して同様に動作する。

図１２のモード設定用デコーダ１５ｄは、リフレッシュアドレス信号paz<0:3>をデコードしてＮａｐモード信号napz、Ｓ−Ｒｅｆモード信号srefz 、スリープモード信号sleepzを出力する。

図２０は、モード設定用デコーダの動作波形図である。
デコーダ１５ｄは、リフレッシュアドレス信号paz<0:3>をデコードして複数のモード信号sleepz，napz，srefz のうちの１つ（図ではスリープモード信号sleepz）を選択してそれをＨレベルにする。

図１３は、パワーダウンモード判定回路の一例を示す回路図である。
パワーダウンモード判定回路１７は、パルス生成回路７１とフリップフロップ回路７２を含む。パルス生成回路７１は図１１のパルス生成回路４２と同様に構成され、リフレッシュ要求信号psrtz の立ち下がりエッジに応答して所定のパルス幅を持つＨレベルの１ショットパルス信号を出力する。

フリップフロップ回路７２はデータ入力端子に外部端子７３に供給される第２のチップイネーブル信号ＣＥ２が入力される。尚、この図では、図１のバッファ回路１６を省略してある。

フリップフロップ回路７２は、パルス生成回路７１からの信号に応答して第２のチップイネーブル信号ＣＥ２をラッチして出力端子からパワーダウンモード信号pdmodez を出力する。

図２１は、パワーダウンモード判定回路の動作波形図である。
パワーダウンモード判定回路１７は、リフレッシュ要求信号psrtz の立ち下がりで第２のチップイネーブル信号ＣＥ２の状態をラッチし、パワーダウンモード信号pdmodez を出力する。

図１４は、リフレッシュコントロール回路の一例を示す回路図である。
リフレッシュコントロール回路２０は、ＥＯＲ回路８１，８２、ノア回路８３、ナンド回路８４、インバータ回路８５，８６、セレクタ８７を含む。ＥＯＲ回路８１にはリフレッシュアドレス信号paz<1>とリフレッシュアドレスカウンタ信号rfaz<1> が入力され、ＥＯＲ回路８２にはリフレッシュアドレス信号paz<0>とリフレッシュアドレスカウンタ信号rfaz<0> が入力される。両ＥＯＲ回路８１，８２の出力端子はノア回路８３の２つの入力端子に接続されている。従って、ＥＯＲ回路８１，８２は、それぞれリフレッシュアドレス信号paz<1>とリフレッシュアドレスカウンタ信号rfaz<1> 、リフレッシュアドレス信号paz<0>とリフレッシュアドレスカウンタ信号rfaz<0> とが一致する場合にＨレベルの信号を出力する。

ノア回路８３の出力端子はナンド回路８４の入力端子に接続されている。ナンド回路８４は３入力素子であり、リフレッシュ要求信号psrtz とＳ−Ｒｅｆ信号srefz が入力される。ナンド回路８４の出力端子はインバータ回路８５の入力端子に接続され、インバータ回路８５の出力端子はセレクタ８７の入力端子Ｂに接続されている。セレクタ８７の入力端子Ａにはリフレッシュ要求信号psrtz が入力される。セレクタ８７は、選択端子に入力されるパワーダウンモード信号pdmodez に応答してリフレッシュ要求信号psrtz 又はインバータ回路８５の出力信号を反転してインバータ回路８６に出力する。インバータ回路８６は入力信号を論理反転してリフレッシュ信号srtzを出力する。

図２２は、リフレッシュコントロール回路の動作波形図である。
Ｈレベルの第２のチップイネーブル信号ＣＥ２が入力されるとパワーダウンモード信号pdmodez がＬレベルとなる。リフレッシュコントロール回路２０はリフレッシュ要求信号psrtz と同じ波形を持つリフレッシュ信号srtzを出力する。この動作によってＤＲＡＭコア２３の全メモリがリフレッシュされる。

Ｌレベルの第２のチップイネーブル信号ＣＥ２が入力されるとパワーダウンモード信号pdmodez がＨレベルとなる。
スリープモードを選択した状態では、リフレッシュコントロール回路２０はＬレベルのリフレッシュ信号srtz(Sleep) を出力する。この動作によってＤＲＡＭコア２３の全てのメモリがリフレッシュされない。このスリープモードにおいて図１の内部電源回路２２は非活性化している。従って、通常動作に移行した時、内部電源回路２２の動作によって所定の動作電圧が供給された後、メモリのリフレッシュが再開される。

Ｎａｐモードを選択した状態では、リフレッシュコントロール回路２０はＬレベルのリフレッシュ信号srtz(Nap) を出力する。この動作によってＤＲＡＭコア２３の全てのメモリがリフレッシュされない。このＮａｐモードにおいて図１の内部電源回路２２は活性化した状態にある。従って、通常動作に移行した時、直ちにメモリのリフレッシュが再開される。

Ｓ−Ｒｅｆモードを選択した状態では、リフレッシュコントロール回路２０は、リフレッシュアドレスカウント信号rfaz<0:1> とリフレッシュアドレス信号paz<0:1>とを比較判定する。そして、図２３に示すように、それらが一致した場合にのみリフレッシュ要求信号psrtz と同じ波形を持つリフレッシュ信号srtz(S-Ref) を出力する。この動作によって、ＤＲＡＭコア２３の所定の領域のメモリがリフレッシュされる。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）ＤＲＡＭ１０は、パワーダウンモードにメモリセルを含むメモリコアに供給する動作電圧の制御とメモリコアに対するリフレッシュの制御を組み合わせた「スリープモード」、「リフレッシュ停止モード（Ｎａｐモード）」、「部分セルフリフレッシュモード（Ｓ−Ｒｅｆモード）」を備えた。これらモードを適宜選択可能にすることで、低消費電力化とパフォーマンスの向上に容易に対応することができる。

（２）「スリープモード」、「Ｎａｐモード」、「Ｓ−Ｒｅｆモード」への移行の選択は通常モードにて行い、第２のチップイネーブル信号ＣＥ２の変化に応じて直ちに選択されたモードへ移行するようにした。その結果、移行する際にその移行するモードを判別する必要がないため、移行に要する時間を短くすることができる。

（３）「スリープモード」、「Ｎａｐモード」、「Ｓ−Ｒｅｆモード」への移行の選択は外部コマンド又は第２のプログラムモード信号／ＰＥに基づいて行うようにした。その結果、ユーザの要望（コマンド、信号変化）に容易に対応することができる。

（４）「スリープモード」、「Ｎａｐモード」、「Ｓ−Ｒｅｆモード」の選択を行うプログラムモードＰｒｏへの移行はイリーガルコマンドを複数連続して入力することで行うようにした。その結果、誤ってプログラムモードへ移行することを防止することができる。

（５）ＤＲＡＭ１０は、通常モードにおいてセルフリフレッシュを行う機能を有している。従って、ＤＲＡＭ１０は、外部にリフレッシュのための回路構成を加えることなくＳＲＡＭと置き換えが可能であるため、回路（ＣＰＵ３１との接続）を大幅に変更する必要が無く、設計変更の手間とコストを削減することができる。

尚、前記実施形態は、以下の態様に変更してもよい。
・Ｓ−Ｒｅｆモード時にリフレッシュする領域を任意に設定したが、外部使用上で領域を固定して実施しても良い。その際、内部でリフレッシュ特性の良い（一般的には、メモリセルからの電荷のリークが少ない）メモリブロックをリフレッシュする領域とする。これにより、リフレッシュ間隔を長くしてＳ−Ｒｅｆモードにおける消費電力を更に低減することができる。

リフレッシュ特性の良い領域をリフレッシュ領域に設定するためにはアドレススクランブルを用いる。図２４はアドレススクランブル回路９０の一例を示すブロック回路図である。このアドレススクランブル回路９０は、アドレスバッファ９１とアドレスデコーダ９２との間に設けられる。

アドレススクランブル回路９０は、インバータ回路９３，９４、ＥＮＯＲ回路９５〜９８、フューズ回路９９を含む。アドレス信号Ａ０を増幅するアドレスバッファ９１ａの出力信号はインバータ回路９３とＥＮＯＲ回路９５に入力され、インバータ回路９３の出力信号はＥＮＯＲ回路９６に入力される。アドレス信号Ａ１を増幅するアドレスバッファ９１ｂの出力信号はインバータ回路９４とＥＮＯＲ回路９７に入力され、インバータ回路９４の出力信号はＥＮＯＲ回路９８に入力される。

ＥＮＯＲ回路９５，９６にはフューズ回路９９からフューズ信号f<0>が入力され、ＥＮＯＲ回路９７，９８にはフューズ回路９９からフューズ信号f<1>が入力される。各ＥＮＯＲ回路９５〜９８の出力信号はデコーダ９２に入力され、そのデコーダ９２からＤＲＡＭコアのブロックを選択するための信号（＃００〜＃１１）が出力される。

フューズ回路９９は、不揮発性素子、例えばレーザ等により切断可能なフューズ素子から構成されている。尚、フューズ回路９９をＰＲＯＭ等の不揮発性素子により構成しても良い。

フューズ回路９９には、予めテスト回路１００によるメモリの特性試験によって得られたフューズ情報が格納され、その情報に基づいてフューズ信号f<0:1>が出力される。
このように構成されたアドレススクランブル回路９０は、フューズ信号f<0:1>とアドレス信号Ａ０，Ａ１のＥＯＲ論理（排他的論理和）をとり、アドレス信号Ａ０，Ａ１に基づくブロックをフューズ信号f<0:1>に基づくブロック番号に内部的に置き換える。図２５は、フューズ信号f<0:1>とアドレス信号Ａ０，Ａ１の対応を示す図である。

フューズ信号f<0:1>がＬレベルの時にはアドレス信号Ａ０，Ａ１に基づいてブロックが選択される。例えば、アドレス信号Ａ０，Ａ１が共にＬレベルの場合にはブロック＃００が選択される。

一方、フューズ信号f<0:1>の少なくとも一方がＨレベルの場合、そのフューズ信号f<0:1>とアドレス信号Ａ０，Ａ１に基づいてブロックが選択される。例えば、フューズ信号f<0:1>が（Ｌ，Ｈ）レベルの場合、共にＬレベルのアドレス信号Ａ０，Ａ１に基づいてブロック＃０１が選択される。

尚、フューズ回路９９に記憶したフューズ情報を読み出した信号Ｓ１、もしくはスクランブル後のアドレス情報（信号Ｓ２）を外部に出力する（例えば、テスト回路１００により読み出して出力する）構成としても良い。この構成により、メモリエリアの置き換えを外部から確認することができる。

図２６は、アドレススクランブルの説明図である。
メモリアレイ１１０は４つのサブアレイ１１１，１１２，１１３，１１４から構成され、各サブアレイは外部アドレスにてブロック＃００，＃０１，＃１０，＃１１に定義されている。特性試験の結果、各ブロック＃００〜＃１１のリフレッシュ特性（ｔＲＥＦ）は、それぞれ４００ｍｓ、８００ｍｓ、１．２ｓ、６００ｍｓである。これら特性から、一般的に通常モードにおけるメモリアレイ１１０のセルフリフレッシュ周期は、ブロック＃００のリフレッシュ特性により４００ｍｓに設定される。

今、ＤＲＡＭのＳ−Ｒｅｆモードにおけるリフレッシュ領域は、ブロック＃００に設定されている。しかし、上記のメモリアレイ１１０を持つＤＲＡＭでは、ブロック＃１０の方がリフレッシュ特性がよい。従って、アドレススクランブルにより、外部仕様に基づく論理的なＳ−Ｒｅｆ領域を、物理的なＳ−Ｒｅｆ領域に置き換える。このようなアドレススクランブルにより、Ｓ−Ｒｅｆモードにおけるリフレッシュ間隔は、物理的にブロック＃００を選択する場合に比べて３倍の間隔となる。

このように、アドレススクランブルを行うＳ−Ｒｅｆモードにおける消費電力は、アドレススクランブルを行わない場合に比べて少なくなる。そして、その消費電力は、メモリアレイ１１０全体をリフレッシュする場合に比べて１／４以下になる。

・上記実施形態では「Ｓ−Ｒｅｆモード」においてＤＲＡＭコア２３を４つの領域に分割したが、分割数を適宜変更して実施してもよい。また、コードとして受け取るアドレス信号に、分割数を変更する情報を付加して実施してもよい。

・上記実施形態では、プログラムサイクルによるエントリと外部専用端子によるエントリとを行うようにしたが、何れか一方によりパワーダウンモードにエントリする半導体記憶装置に具体化しても良い。

・上記実施形態はＤＲＡＭ１０に適用した例を説明したが、ＦＣＲＡＭ(Fast Cycle RAM)等に適用して実施してもよい。
・上記実施形態のＤＲＡＭ１０の製造プロセスは、ＣＭＯＳプロセスに限られず、Ｂｉ−ＣＭＯＳプロセスでもよい。

以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
記憶保持のためにメモリセルのリフレッシュを定期的に実施する半導体記憶装置であって、
メモリセルに対して通常動作を行う第１のモードと、
消費電力を削減する第２のモードとを備え、
前記第２のモードは、デバイスの内部電源の制御と前記リフレッシュの制御を組み合わせた複数の動作モードを有すること
を特徴とする半導体記憶装置。
（付記２）
前記複数の動作モードは、
全てのメモリセルに対するリフレッシュと、前記メモリセルを含むメモリコアに動作電圧を供給する内部電源回路を停止する第１の動作モードと、
全てのメモリセルに対するリフレッシュを停止し、前記内部電源回路を停止しない第２の動作モードと、
前記メモリセルの一部の領域をリフレッシュする第３の動作モードとを備えること
を特徴とする付記１記載の半導体記憶装置。
（付記３）
該半導体記憶装置は、前記第１のモードにおいて定期的に全てのメモリセルをセルフリフレッシュする機能を持つことを特徴とする付記１記載の半導体記憶装置。
（付記４）
前記第１のモードと前記第２のモードの切り替えを、内部にて生成した信号を基準にして外部端子に供給される信号の状態に基づいて行うことを特徴とする付記１〜３のうちの何れか１つに記載の半導体記憶装置。
（付記５）
前記内部にて生成した信号に基づいて前記外部端子に供給される信号をラッチしてパワーダウンモード信号を出力するパワーダウンモード判定回路と、
前記パワーダウンモード信号に基づいて前記複数の動作モードに対応するリフレッシュ信号を生成するリフレッシュコントロール回路とを備えたこと
を特徴とする付記４記載の半導体記憶装置。
（付記６）
前記外部端子はモード制御のための外部専用端子であることを特徴とする付記４又は５記載の半導体記憶装置。
（付記７）
前記第３の動作モードにおいてリフレッシュする領域の設定を、前記第１のモードにおけるスタンバイモードから移行するプログラムモードにおいて実施すること
を特徴とする付記２〜６のうちの何れか１つに記載の半導体記憶装置。
（付記８）
前記第１〜第３の動作モードの選択を、前記第１のモードにおけるスタンバイモードから移行するプログラムモードにおいて実施すること
を特徴とする付記２〜６のうちの何れか１つに記載の半導体記憶装置。
（付記９）
前記プログラムモードは、コマンドに基づいて移行する第１のプログラムモードと、外部端子に供給される信号に基づいて移行する第２のプログラムモードの少なくとも一方を備えることを特徴とする付記７又は８記載の半導体記憶装置。
（付記１０）
前記第１のプログラムモードへの移行は、前記第１のモードにて実行されないイリーガルコマンドに基づいて行われることを特徴とする付記９記載の半導体記憶装置。
（付記１１）
前記イリーガルコマンドを複数回入力した場合に前記第１のプログラムモードへ移行することを特徴とする付記１０記載の半導体記憶装置。
（付記１２）
前記イリーガルコマンドを複数回入力している間に該イリーガルコマンドと異なるコマンドを入力した場合に前記イリーガルコマンドのカウントをリセットすることを特徴とする付記１１記載の半導体記憶装置。
（付記１３）
前記イリーガルコマンドとともに前記第３の動作モードの設定のための情報を入力することを特徴とする付記１０〜１２のうちの何れか１つに記載の半導体記憶装置。
（付記１４）
前記第２のプログラムモードへの移行は、外部端子に供給される信号に基づいて行うことを特徴とする付記９記載の半導体記憶装置。
（付記１５）
前記第２のプログラムモードへの移行は、前記外部端子に供給される信号のレベルが複数回変更された場合に実施することを特徴とする付記１４記載の半導体記憶装置。
（付記１６）
前記第３の動作モードにおいてリフレッシュする領域を任意に設定可能にしたことを特徴とする付記２〜１５のうちの何れか１つに記載の半導体記憶装置。
（付記１７）
前記第３の動作モードにおいてリフレッシュする領域の容量を任意に設定可能にしたことを特徴とする付記２〜１６のうちの何れか１つに記載の半導体記憶装置。
（付記１８）
前記第３の動作モードにおいてリフレッシュする領域は、前記全メモリセルの領域のうち、リフレッシュ特性の良い領域であること
を特徴とする付記２〜１７のうちの何れか１つに記載の半導体記憶装置。
（付記１９）
メモリセルの記憶保持のために定期的にリフレッシュを必要とする半導体記憶装置であって、
前記メモリセルの一部の領域をリフレッシュするリフレッシュモードを備え、 前記全メモリセルの領域のうち、リフレッシュ特性の良い領域を前記リフレッシュする領域としたこと
を特徴とする半導体記憶装置。
（付記２０）
前記リフレッシュする前記メモリセルの一部の領域は固定された領域であり、
前記固定された領域を示す第１のアドレス情報を前記リフレッシュ特性のよい領域を指定する第２のアドレス情報に変換するアドレススクランブル回路を備えたこと
を特徴とする付記１８又は１９記載の半導体記憶装置。
（付記２１）
前記第１のアドレス情報を前記第２のアドレス情報に変換するための変換情報は不揮発性素子に記憶されていること
を特徴とする付記２０記載の半導体記憶装置。
（付記２２）
前記変換情報を外部へ出力するための手段を有すること
を特徴とする付記２１記載の半導体記憶装置。
（付記２３）
付記１〜２２のうちの何れか１つに記載の半導体記憶装置と、
データ保持動作を必要としない半導体記憶装置とを備えたことを特徴とする半導体装置。
（付記２４）
記憶保持のためにメモリセルのリフレッシュを定期的に実施し、メモリセルに対して通常動作を行う第１のモードと、
消費電力を削減する第２のモードとを備える半導体記憶装置において、
複数の外部制御ピンの状態を入力して少なくとも第１の情報と第２の情報を出力するコマンドデコーダと、
前記コマンドデコーダの第１の情報をカウンタに入力するエントリコントロール回路とを備えること
を特徴とする半導体記憶装置。
（付記２５）
前記カウンタのリセットを前記第２の情報に基づいて行うことを特徴とする付記２４に記載の半導体記憶装置。
（付記２６）
記憶保持のためにメモリセルのリフレッシュを定期的に実施し、メモリセルに対して通常動作を行う第１のモードと、
消費電力を削減する複数の動作モードを持つ第２のモードとを備える半導体記憶装置において、
外部とは非同期に発生されるリフレッシュ要求信号と、
前記複数の動作モードのうちの１つに対応するリフレッシュ動作モード信号と、
前記第２のモード時で且つ前記リフレッシュ動作モード信号がイネーブルの時に、リフレッシュ領域の設定アドレスとリフレッシュカウンタアドレスとが一致したら、前記リフレッシュ要求信号をメモリ制御回路に伝えるリフレッシュコントロール回路と
を備えることを特徴とする半導体記憶装置。

一実施形態の半導体記憶装置のブロック回路図である。 半導体記憶装置の状態遷移図である。 モードに対する内部電源とリフレッシュ動作の状態を示す説明図である。 一実施形態の半導体記憶装置を携帯電話に使用した例を示すブロック図である。 携帯電話の使用状態を示す説明図である。 モードの切替えを説明する波形図である。 モード設定サイクルを説明する波形図である。 コマンドの説明図である。 モード設定サイクルを説明する波形図である。 モードを設定するアドレスコードの説明図である。 エントリコントロール回路の回路図である。 モードラッチ回路の回路図である。 パワーダウンモード判定回路の回路図である。 リフレッシュコントロール回路の回路図である。 （ａ）、（ｂ）は、プログラムモード設定回路の動作波形図である。 プログラムモード設定回路の動作波形図である。 （ａ）、（ｂ）は、合成エントリ信号生成回路の動作波形図である。 モード設定用アドレスバッファの動作波形図である。 モード設定用アドレスラッチの動作波形図である。 モード設定用デコーダの動作波形図である。 パワーダウンモード判定回路の動作波形図である。 リフレッシュコントロール回路の動作波形図である。 リフレッシュコントロール回路の動作波形図である。 アドレススクランブルを説明する回路図である。 アドレススクランブルの説明図である。 アドレススクランブルの説明図である。

符号の説明

１１ コマンドデコーダ
１２ 外部信号エントリ回路
１３ エントリコントロール回路
１４ モード設定アドレスバッファ
１５ モードラッチ回路
１７ パワーダウンモード判定回路
１８ リフレッシュ動作判定回路
２０ リフレッシュコントロール回路
２２ 内部電源回路
２３ ＤＲＡＭコア

Claims (2)

1. メモリセルの記憶保持のために定期的にリフレッシュを必要とする半導体記憶装置であって、
   前記メモリセルの一部の領域をリフレッシュするリフレッシュモードを備え、
   前記全メモリセルの領域のうち、リフレッシュ特性の良い固定された領域を前記リフレッシュする領域とし、
   前記固定された領域を示す第１のアドレス情報を前記リフレッシュ特性のよい領域を指定する第２のアドレス情報に変換するアドレススクランブル回路と、
   前記第１のアドレス情報を第２のアドレス情報に変換するための変換情報又は変換された第２のアドレス情報を読み出し、当該変換情報又は変換された第２のアドレス情報を外部に出力するテスト回路とを有する
   ことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置と、
   データ保持動作を必要としない半導体記憶装置とを備えたことを特徴とする半導体装置。

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