JP2009032395A - 半導体記憶装置及び半導体装置 - Google Patents
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Abstract
【解決手段】メモリセルの位置の領域をリフレッシュするリフレッシュモードを備える。このリフレッシュモードでは、全メモリセルの領域のうち、リフレッシュ特性の良い領域をリフレッシュ領域とする。なお、このようなリフレッシュ領域は、アドレスバッファ91とアドレスデコーダ92との間に設けられるアドレススクランブル回路90などによって設定される。
【選択図】図24
Description
本実施形態の半導体記憶装置はSRAMインタフェースを持つDRAM、即ち情報の記憶にダイナミック型のメモリセルを含むメモリコア(メモリセル、ロウデコーダ、コラムデコーダ、センスアンプを含む)を有し、外部とのインタフェースにメモリセルに対するリフレッシュのための信号、コマンドの入力が不要な非同期型メモリである。このDRAMは、通常動作においてメモリセルの情報を保持するセルフリフレッシュ機能を有している。従って、このDRAMは、外部にリフレッシュのための回路構成を加えることなくSRAMと置き換えが可能である。
また、このDRAMは、通常の読み出し/書き込み等にかかる動作を行う通常モードと、低消費電力化のためのパワーダウンモードを持ち、そのパワーダウンモードは、複数の低消費電力モードを備える。各低消費電力モードは、「スリープモード」、「リフレッシュ停止モード(Napモード)」、「部分セルフリフレッシュモード(S−Refモード)」であり、デバイスの内部電源の制御とメモリコアのリフレッシュの制御の組み合わせが相違している。
DRAMは、各低消費電力モードに対応して内部電源回路、リフレッシュ動作の状態を変更する。
尚、図1には、本実施形態で説明するDRAM10のパワーダウンモードに関する回路、信号が示されている。
図4は、上記のように構成されたDRAM10を携帯電話に使用した例を示すブロック図である。
MCP32は、本実施形態のDRAM10とフラッシュメモリ33とを備えている。MCPとは、DRAMとフラッシュメモリのように異なる機能のチップをスタックして1つのパッケージにしたマルチチップパッケージである。従来では、回路基板上にCPUとSRAM又はフラッシュメモリのみが搭載されていた。
この例では、CPU31は、携帯電話30の電源オフ時にDRAM10から必要なデータをフラッシュメモリ33に転送する。
この後、携帯電話30が待ち状態から通話状態になると、CPU31は、図4に示したチップイネーブル信号CE2をHレベルにする。その信号CE2に応答したDRAM10はスタンバイモード(図2)になる。この時、「スリープモード」から「通常モード」へ移行した場合、DRAM10は、先ず内部電源回路22を活性化させてDRAMコアに電源の供給を再開する。そして、t1時間経過後、CPU31は、フラッシュメモリ33に保持されているデータをDRAM10に転送する(図5、上段)。このデータ転送に上記と同様にt2時間かかる。従って、「スリープモード」に設定されている場合、待ち状態から通話可能な状態になるまでにt1+t2時間必要である。しかし、内部電源回路22が停止されているため、極めて高いレベルで消費電力が低減される。
DRAM10は、モード端子(第2のチップイネーブル信号CE2)によって通常動作とパワーダウンモードの切り替えを制御する。通常動作時に予め次のパワーダウンモード時のモードを設定しておくことで、通常動作からパワーダウンモードに移行するときに要する時間(移行時間)を短縮する。
DRAM10は、モード設定用の専用端子を備え、その専用端子からパワーダウン時に必要な情報を取り込むことで、通常動作の安全動作を保証する。
尚、図中t1〜t5は外部仕様タイミング条件である。
図8は、コマンドの説明図である。
この例は、アドレス信号A0〜A3をアドレスコードCodeとして取り込み、そのコードに基づいてモード設定を行う。
エントリコントロール回路13は、第1及び第2エントリ回路13a,13bを含む。第1エントリ回路13aは第1のプログラムモード信号PRO及びリード/ライト信号RD/WRに応答して第1のアドレスイネーブル信号proaddz 及び第1のエントリ信号proentz を生成する回路である。第2のエントリ回路13bは第2のプログラムモード信号/PEに応答して第2のアドレスイネーブル信号peaddz及び第2のエントリ信号peentzを生成する回路である。
第1のプログラムモード信号PROはカウンタ回路41とパルス生成回路42に入力される。
図15(a)に示すように、第1エントリ回路13aは、3回目のサイクルでHレベルの第1のアドレスイネーブル信号proaddz を出力し、4回目のサイクルで第1のエントリ信号proentz を出力する。そして、第1エントリ回路13aは、第1のアドレスイネーブル信号proaddz 及び第1のエントリ信号proentz を同時にリセットする。
第2エントリ回路13bは、Lレベルの第2のプログラムモード信号/PEに応答してHレベルの第2のアドレスイネーブル信号peaddzを出力した後、Hレベルの第2のプログラムモード信号/PEに応答してHレベルの第2のイネーブル信号peaddzを出力する。
モードラッチ回路15は、合成エントリ信号生成回路15a、モード設定用アドレスバッファ15b、モード設定用アドレスラッチ15c、モード設定用デコーダ15dを含む。
図17(a)に示すように、信号生成回路15aは、第1のエントリ信号proentz に応答して合成信号entzを出力する。また、図17(b)に示すように、信号生成回路15aは、第2のエントリ信号peentzに応答して合成信号entzを出力する。
アドレスバッファ15bは、Hレベルの第2のアドレスイネーブル信号peaddzに応答して入力回路を活性化してアドレス信号az<0:3> を出力する。尚、第1のアドレスイネーブル信号proaddz に応答して同様に動作する。
アドレスラッチ15cは、Hレベルの第2のアドレスイネーブル信号peaddzに応答して出力されたアドレス信号az<0:3> を合成信号entzに応答してラッチしたコードCodeをリフレッシュアドレス信号paz<0:3>として出力する。尚、第1のアドレスイネーブル信号proaddz に応答して同様に動作する。
デコーダ15dは、リフレッシュアドレス信号paz<0:3>をデコードして複数のモード信号sleepz,napz,srefz のうちの1つ(図ではスリープモード信号sleepz)を選択してそれをHレベルにする。
パワーダウンモード判定回路17は、パルス生成回路71とフリップフロップ回路72を含む。パルス生成回路71は図11のパルス生成回路42と同様に構成され、リフレッシュ要求信号psrtz の立ち下がりエッジに応答して所定のパルス幅を持つHレベルの1ショットパルス信号を出力する。
パワーダウンモード判定回路17は、リフレッシュ要求信号psrtz の立ち下がりで第2のチップイネーブル信号CE2の状態をラッチし、パワーダウンモード信号pdmodez を出力する。
リフレッシュコントロール回路20は、EOR回路81,82、ノア回路83、ナンド回路84、インバータ回路85,86、セレクタ87を含む。EOR回路81にはリフレッシュアドレス信号paz<1>とリフレッシュアドレスカウンタ信号rfaz<1> が入力され、EOR回路82にはリフレッシュアドレス信号paz<0>とリフレッシュアドレスカウンタ信号rfaz<0> が入力される。両EOR回路81,82の出力端子はノア回路83の2つの入力端子に接続されている。従って、EOR回路81,82は、それぞれリフレッシュアドレス信号paz<1>とリフレッシュアドレスカウンタ信号rfaz<1> 、リフレッシュアドレス信号paz<0>とリフレッシュアドレスカウンタ信号rfaz<0> とが一致する場合にHレベルの信号を出力する。
Hレベルの第2のチップイネーブル信号CE2が入力されるとパワーダウンモード信号pdmodez がLレベルとなる。リフレッシュコントロール回路20はリフレッシュ要求信号psrtz と同じ波形を持つリフレッシュ信号srtzを出力する。この動作によってDRAMコア23の全メモリがリフレッシュされる。
スリープモードを選択した状態では、リフレッシュコントロール回路20はLレベルのリフレッシュ信号srtz(Sleep) を出力する。この動作によってDRAMコア23の全てのメモリがリフレッシュされない。このスリープモードにおいて図1の内部電源回路22は非活性化している。従って、通常動作に移行した時、内部電源回路22の動作によって所定の動作電圧が供給された後、メモリのリフレッシュが再開される。
(1)DRAM10は、パワーダウンモードにメモリセルを含むメモリコアに供給する動作電圧の制御とメモリコアに対するリフレッシュの制御を組み合わせた「スリープモード」、「リフレッシュ停止モード(Napモード)」、「部分セルフリフレッシュモード(S−Refモード)」を備えた。これらモードを適宜選択可能にすることで、低消費電力化とパフォーマンスの向上に容易に対応することができる。
・S−Refモード時にリフレッシュする領域を任意に設定したが、外部使用上で領域を固定して実施しても良い。その際、内部でリフレッシュ特性の良い(一般的には、メモリセルからの電荷のリークが少ない)メモリブロックをリフレッシュする領域とする。これにより、リフレッシュ間隔を長くしてS−Refモードにおける消費電力を更に低減することができる。
このように構成されたアドレススクランブル回路90は、フューズ信号f<0:1>とアドレス信号A0,A1のEOR論理(排他的論理和)をとり、アドレス信号A0,A1に基づくブロックをフューズ信号f<0:1>に基づくブロック番号に内部的に置き換える。図25は、フューズ信号f<0:1>とアドレス信号A0,A1の対応を示す図である。
メモリアレイ110は4つのサブアレイ111,112,113,114から構成され、各サブアレイは外部アドレスにてブロック#00,#01,#10,#11に定義されている。特性試験の結果、各ブロック#00〜#11のリフレッシュ特性(tREF)は、それぞれ400ms、800ms、1.2s、600msである。これら特性から、一般的に通常モードにおけるメモリアレイ110のセルフリフレッシュ周期は、ブロック#00のリフレッシュ特性により400msに設定される。
・上記実施形態のDRAM10の製造プロセスは、CMOSプロセスに限られず、Bi−CMOSプロセスでもよい。
(付記1)
記憶保持のためにメモリセルのリフレッシュを定期的に実施する半導体記憶装置であって、
メモリセルに対して通常動作を行う第1のモードと、
消費電力を削減する第2のモードとを備え、
前記第2のモードは、デバイスの内部電源の制御と前記リフレッシュの制御を組み合わせた複数の動作モードを有すること
を特徴とする半導体記憶装置。
(付記2)
前記複数の動作モードは、
全てのメモリセルに対するリフレッシュと、前記メモリセルを含むメモリコアに動作電圧を供給する内部電源回路を停止する第1の動作モードと、
全てのメモリセルに対するリフレッシュを停止し、前記内部電源回路を停止しない第2の動作モードと、
前記メモリセルの一部の領域をリフレッシュする第3の動作モードとを備えること
を特徴とする付記1記載の半導体記憶装置。
(付記3)
該半導体記憶装置は、前記第1のモードにおいて定期的に全てのメモリセルをセルフリフレッシュする機能を持つことを特徴とする付記1記載の半導体記憶装置。
(付記4)
前記第1のモードと前記第2のモードの切り替えを、内部にて生成した信号を基準にして外部端子に供給される信号の状態に基づいて行うことを特徴とする付記1〜3のうちの何れか1つに記載の半導体記憶装置。
(付記5)
前記内部にて生成した信号に基づいて前記外部端子に供給される信号をラッチしてパワーダウンモード信号を出力するパワーダウンモード判定回路と、
前記パワーダウンモード信号に基づいて前記複数の動作モードに対応するリフレッシュ信号を生成するリフレッシュコントロール回路とを備えたこと
を特徴とする付記4記載の半導体記憶装置。
(付記6)
前記外部端子はモード制御のための外部専用端子であることを特徴とする付記4又は5記載の半導体記憶装置。
(付記7)
前記第3の動作モードにおいてリフレッシュする領域の設定を、前記第1のモードにおけるスタンバイモードから移行するプログラムモードにおいて実施すること
を特徴とする付記2〜6のうちの何れか1つに記載の半導体記憶装置。
(付記8)
前記第1〜第3の動作モードの選択を、前記第1のモードにおけるスタンバイモードから移行するプログラムモードにおいて実施すること
を特徴とする付記2〜6のうちの何れか1つに記載の半導体記憶装置。
(付記9)
前記プログラムモードは、コマンドに基づいて移行する第1のプログラムモードと、外部端子に供給される信号に基づいて移行する第2のプログラムモードの少なくとも一方を備えることを特徴とする付記7又は8記載の半導体記憶装置。
(付記10)
前記第1のプログラムモードへの移行は、前記第1のモードにて実行されないイリーガルコマンドに基づいて行われることを特徴とする付記9記載の半導体記憶装置。
(付記11)
前記イリーガルコマンドを複数回入力した場合に前記第1のプログラムモードへ移行することを特徴とする付記10記載の半導体記憶装置。
(付記12)
前記イリーガルコマンドを複数回入力している間に該イリーガルコマンドと異なるコマンドを入力した場合に前記イリーガルコマンドのカウントをリセットすることを特徴とする付記11記載の半導体記憶装置。
(付記13)
前記イリーガルコマンドとともに前記第3の動作モードの設定のための情報を入力することを特徴とする付記10〜12のうちの何れか1つに記載の半導体記憶装置。
(付記14)
前記第2のプログラムモードへの移行は、外部端子に供給される信号に基づいて行うことを特徴とする付記9記載の半導体記憶装置。
(付記15)
前記第2のプログラムモードへの移行は、前記外部端子に供給される信号のレベルが複数回変更された場合に実施することを特徴とする付記14記載の半導体記憶装置。
(付記16)
前記第3の動作モードにおいてリフレッシュする領域を任意に設定可能にしたことを特徴とする付記2〜15のうちの何れか1つに記載の半導体記憶装置。
(付記17)
前記第3の動作モードにおいてリフレッシュする領域の容量を任意に設定可能にしたことを特徴とする付記2〜16のうちの何れか1つに記載の半導体記憶装置。
(付記18)
前記第3の動作モードにおいてリフレッシュする領域は、前記全メモリセルの領域のうち、リフレッシュ特性の良い領域であること
を特徴とする付記2〜17のうちの何れか1つに記載の半導体記憶装置。
(付記19)
メモリセルの記憶保持のために定期的にリフレッシュを必要とする半導体記憶装置であって、
前記メモリセルの一部の領域をリフレッシュするリフレッシュモードを備え、 前記全メモリセルの領域のうち、リフレッシュ特性の良い領域を前記リフレッシュする領域としたこと
を特徴とする半導体記憶装置。
(付記20)
前記リフレッシュする前記メモリセルの一部の領域は固定された領域であり、
前記固定された領域を示す第1のアドレス情報を前記リフレッシュ特性のよい領域を指定する第2のアドレス情報に変換するアドレススクランブル回路を備えたこと
を特徴とする付記18又は19記載の半導体記憶装置。
(付記21)
前記第1のアドレス情報を前記第2のアドレス情報に変換するための変換情報は不揮発性素子に記憶されていること
を特徴とする付記20記載の半導体記憶装置。
(付記22)
前記変換情報を外部へ出力するための手段を有すること
を特徴とする付記21記載の半導体記憶装置。
(付記23)
付記1〜22のうちの何れか1つに記載の半導体記憶装置と、
データ保持動作を必要としない半導体記憶装置とを備えたことを特徴とする半導体装置。
(付記24)
記憶保持のためにメモリセルのリフレッシュを定期的に実施し、メモリセルに対して通常動作を行う第1のモードと、
消費電力を削減する第2のモードとを備える半導体記憶装置において、
複数の外部制御ピンの状態を入力して少なくとも第1の情報と第2の情報を出力するコマンドデコーダと、
前記コマンドデコーダの第1の情報をカウンタに入力するエントリコントロール回路とを備えること
を特徴とする半導体記憶装置。
(付記25)
前記カウンタのリセットを前記第2の情報に基づいて行うことを特徴とする付記24に記載の半導体記憶装置。
(付記26)
記憶保持のためにメモリセルのリフレッシュを定期的に実施し、メモリセルに対して通常動作を行う第1のモードと、
消費電力を削減する複数の動作モードを持つ第2のモードとを備える半導体記憶装置において、
外部とは非同期に発生されるリフレッシュ要求信号と、
前記複数の動作モードのうちの1つに対応するリフレッシュ動作モード信号と、
前記第2のモード時で且つ前記リフレッシュ動作モード信号がイネーブルの時に、リフレッシュ領域の設定アドレスとリフレッシュカウンタアドレスとが一致したら、前記リフレッシュ要求信号をメモリ制御回路に伝えるリフレッシュコントロール回路と
を備えることを特徴とする半導体記憶装置。
12 外部信号エントリ回路
13 エントリコントロール回路
14 モード設定アドレスバッファ
15 モードラッチ回路
17 パワーダウンモード判定回路
18 リフレッシュ動作判定回路
20 リフレッシュコントロール回路
22 内部電源回路
23 DRAMコア
Claims (3)
- メモリセルの記憶保持のために定期的にリフレッシュを必要とする半導体記憶装置であって、
前記メモリセルの一部の領域をリフレッシュするリフレッシュモードを備え、
前記全メモリセルの領域のうち、リフレッシュ特性の良い領域を前記リフレッシュする領域としたこと
を特徴とする半導体記憶装置。 - 前記リフレッシュする前記メモリセルの一部の領域は固定された領域であり、
前記固定された領域を示す第1のアドレス情報を前記リフレッシュ特性のよい領域を指定する第2のアドレス情報に変換するアドレススクランブル回路を備えたこと
を特徴とする請求項1記載の半導体記憶装置。 - 請求項1又は2に記載の半導体記憶装置と、
データ保持動作を必要としない半導体記憶装置とを備えたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Application Number | Priority Date | Filing Date | Title |
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JP2000364583A Division JP4216457B2 (ja) | 2000-11-30 | 2000-11-30 | 半導体記憶装置及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009032395A true JP2009032395A (ja) | 2009-02-12 |
JP4834051B2 JP4834051B2 (ja) | 2011-12-07 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2002133862A (ja) * | 2000-10-30 | 2002-05-10 | Nec Corp | 半導体記憶装置及びその製造方法 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110413 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110620 |
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TRDD | Decision of grant or rejection written | ||
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110922 |
|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S531 | Written request for registration of change of domicile |
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|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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