KR100200718B1 - 다이내믹 메모리장치에서의 cbr 리프레쉬 제어방법 - Google Patents

다이내믹 메모리장치에서의 cbr 리프레쉬 제어방법 Download PDF

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Abstract

본 발명은 다이내믹 메모리장치에서의 CBR 리프레쉬 제어방법에 관한 것이다. 본 발명에 따른 CBR 리프레쉬 제어방법은, CBR 리프레쉬 기능을 갖고 내부 전원전압 컨버터를 갖는 다이내믹 메모리장치에 있어서, 상기 CBR 리프레쉬 싸이클시, 외부에서 입력되는 로우어드레스 스트로브 신호의 엑티브 시간내에서 상기 로우어드레스 스트로브 신호의 엑티브시간보다 작은 소정시간 동안만 인에이블되는 펄스신호를 발생시켜, 상기 내부 전원전압 컨버터를 상기 펄스신호의 소정시간 동안만 동작하도록 제어하는 것을 특징으로 한다. 본 발명에 따른 또 다른 CBR 리프레쉬 제어방법은, 상기 CBR 리프레쉬 싸이클시, 상기 펄스신호를 발생시켜, 로우데코더와 비트라인 감지증폭기가 상기 펄스신호의 소정시간 동안만 동작하도록 제어하는 것을 특징으로 한다. 따라서 본 발명에 따른 CBR 리프레쉬 제어방법은, 종래기술의 문제점인 불필요한 전류소모를 없애고, 외부 제어 타이밍 조건의 제한을 제거할 수 있는 장점이 있다.

Description

다이내믹 메모리장치에서의 CBR 리프레쉬 제어방법
본 발명은 다이내믹(Dynamic) 메모리장치에서의 CBR 리프레쉬(Refresh) 제어방법에 관한 것으로, 특히 평균전류를 줄일 수 있는 CBR 리프레쉬 제어방법에 관한 것이다.
오래전부터 다이내믹 메모리장치에서는, 칩내에 로우어드레스 카운터(Row Address Counter)를 내장하여 CBR(CAS Before RAS)이라는 특정 타이밍 조건을 반복하면 상기 카운터가 동작하여 로우어드레스(Row Address)를 자동적이고 순차적으로 발생시킴으로써 해당 워드라인(Wordline)을 인에이블(Enable)시키고, 매 싸이클(Cycle)마다 비트라인 감지증폭기(Bitline Sense Amplifier)를 동작시킴으로써 메모리셀의 리프레쉬를 수행하는 CBR 리프레쉬 방법이 수행되어 왔다.
최근에는 노트북 PC등 휴대용 씨스템이 보편화되면서 배터리(Battery)의 수명을 증가시키기 위한 저전력(Low Power) 기술이 매우 중요하게 되었고, 상기 씨스템에 사용되는 디램(DRAM)도 소모전류를 줄이는 설계기술이 중요해지고 있다. 특히 디램은 씨스템에서 대부분의 시간동안 데이터 저장상태를 유지하기 위해 주기적으로 리프레쉬 동작을 수행하기 때문에, 상기 리프레쉬 동작시 발생되는 평균전류 소모를 줄이는 것은 매우 중요한 사안이다.
도 1는 종래의 내부 전원전압 컨버터(Converter)를 갖는 디램의 블락도를 나타낸다.
도 1를 참조하면, 로우어드레스 버퍼(Row Address Buffer)(1) 및 칼럼어드레스 버퍼(Column Address Buffer)(3)가 외부에서 어드레스(Ai, i는 0 내지 n)를 입력으로 받고, 상기 로우 및 칼럼어드레스 버퍼(1,3)의 출력신호(RAi,CAi, i는 0 내지 n)를 로우데코더(17) 및 칼럼데코더(19)가 데코딩하여 메모리 어레이(23)의 메모리셀을 선택한다. 또한 제어회로(I)(5)은 외부에서 로우어드레스 스트로브(Row Address Strobe, 이하라 칭함) 신호, 칼럼어드레스 스트로브(Column Address Strobe, 이하라 칭함) 신호를 받아서, 마스터클락(ФR), 제어신호(ФCBR), 제어신호(ФC)를 발생시킨다. ФCAE 발생기(9)는 상기 제어신호(ФCBR) 및 제어신호(ФC)를 입력으로 받아 칼럼어드레스 버퍼 인에이블 신호(ФCAE)를 발생하고, ФRD 발생기(7)가 상기 마스터클락(ФR)을 받아 소정의 시간이 딜에이된 제어신호(ФRD)를 발생한다.
제어회로(II)가 상기 제어신호(ФRD)를 입력으로 받아 주변회로용 내부 전원전압 컨버터(Internal VCC Converter for Peripheral, 이하 IVCP라 칭함)(15)의 제어신호(ФIVCP), 및 메모리 어레이용 내부 전원전압 컨버터(Internal VCC Converter for Array, 이하 IVCA라 칭함)(13)의 제어신호(ФIVCA)를 발생시킨다.
도 2는 도 1에서의 종래의 CBR 리프레쉬 제어 타이밍도를 나타낸다. 여기에서 CBR 리프레쉬 주기(Period)(Tpd)는 31.2usec로 가정하였고, Tras는 기존 사양에 최대 300nsec로 정의 되어 있으며, Tpd에서 Tras를 뺀 시간, 즉 Trp는신호의 프리차지 상태 시간으로서 29.9usec이다.
도 2의 타이밍도를 참조하여 도 1에서의 종래의 CBR 리프레쉬 제어방법을 설명하면 다음과 같다.
CBR 리프레쉬 동작시, 마스터 제어신호인 ФCBR은 CBR 조건시신호(논리하이→논리로우)에 의해 논리하이로 인에이블(Enable)되고,또는신호의 프리차지 상태(논리로우→논리하이)에 의해 논리로우로 디스에이블(Disable)된다. 다음에 ФCBR 신호에 의해 내부 로우어드레스 카운터의 출력에 해당하는 메모리 어레이(3)의 워드라인을 선택하여 인에이블시키고, 상기 워드라인에 연결된 메모리셀들에 대해 리프레쉬를 하여준다. 이와 병행하여 마스터 클락(ФR)에 의해 발생된 제어신호(ФRD)가 IVCP(15)의 제어신호인 ФIVCP를 논리하이로 인에이블시키고, 상기 워드라인에 연결된 메모리셀들의 리프레쉬 시점에서 IVCA(13)의 제어신호인 ФIVCA를 논리하이로 인에이블시킨다.
상술한 종래의 CBR 리프레쉬 제어방법에서는, 인에이블된 ФIVCP 및 ФIVCA가 도 2의 타이밍도에서 볼 수 있듯이 Tras 시간동안 계속 논리하이로 인에이블되어 있는 데, 통상적인 차동증폭기(Differencial Amplifier)로 구성되는 상기 IVCA 및 IVCP(13,15)에서 수mA의 DC전류가 계속 흐르기 때문에, CBR 리프레쉬 동작시에 전류소모가 증가하는 문제점이 있다. 즉 실질적인 리프레쉬만을 위해서는, 상기 IVCA 및 IVCP(13,15)는 워드라인이 선택되고 비트라인 센싱(Sensing)이 완료되는 시간까지만 인에이블되어 있으면 되고 이 시간은 약 50nsec 내지 60nsec이기 때문에, 상술한 종래의 CBR 리프레쉬 제어방법에서는신호가 논리로우(Low) 상태인 Tras=300nsec중에서 240nsec 내지 250nsec동안은 상기 IVCA 및 IVCP(13,15)에서 DC전류가 불필요하게 소모되는 문제점이 있다. 또한 종래의 CBR 리프레쉬 제어방법은 최대 Tras를 제한하는 요인이 있다.
상술한 종래의 CBR 리프레쉬 제어방법에서의 또 다른 문제점은, 상기가 논리로우인 상태에서 상기가 논리하이로 프리차지되면, 도 2의 타이밍도에서 볼 수 있듯이 ФCBR 신호가 디스에이블되고 칼럼어드레스 버퍼 인에이블 신호인 ФCAE가 논리하이로 인에이블되어 칼럼어드레스 버퍼(3)가 동작하고 이에 따라 칼럼데코더(19)가 동작하게 되어 전류소모가 증가한다는 것이다. 이때가 논리로우,가 논리하이 상태에서, 입력되는 어드레스(Ai)가 변환(Transition)되는 횟수가 증가하면 전류소모는 계속 증가하게 되므로, 상기 조건에서 어드레스 변환이 되지 않도록 제한해야 하는 문제점이 발생한다.
따라서 본 발명의 목적은, 상기 종래기술의 문제점인 불필요한 전류소모를 없애고, 외부 제어 타이밍 조건의 제한을 제거할 수 있는 다이내믹 메모리장치에서의 CBR 리프레쉬 제어방법을 제공하는 데 있다.
도 1는 종래의 내부 전원전압 컨버터를 갖는 디램의 블락도
도 2는 도 1에서의 종래의 CBR 리프레쉬 제어 타이밍도
도 3은 본 발명의 실시예에 따른 내부 전원전압 컨버터를 갖는 디램의 블락도
도 4는 도 3에서의 본 발명의 실시예에 따른 CBR 리프레쉬 제어 타이밍도
상기 목적을 달성하기 위한 다이내믹 메모리장치에서의 CBR 리프레쉬 제어방법은, CBR 리프레쉬 기능을 갖고, 내부 전원전압 컨버터를 갖는 다이내믹 메모리장치에 있어서, 상기 CBR 리프레쉬 싸이클시, 외부에서 입력되는 로우어드레스 스트로브 신호의 엑티브 시간내에서 상기 로우어드레스 스트로브 신호의 엑티브시간보다 작은 소정시간 동안만 인에이블되는 펄스신호를 발생시켜, 상기 내부 전원전압 컨버터를 상기 펄스신호의 소정시간 동안만 동작하도록 제어하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 다이내믹 메모리장치에서의 또 다른 CBR 리프레쉬 제어방법은, CBR 리프레쉬 기능을 갖는 다이내믹 메모리장치에 있어서, 상기 CBR 리프레쉬 싸이클시, 외부에서 입력되는 로우어드레스 스트로브 신호의 엑티브 시간내에서 상기 로우어드레스 스트로브 신호의 엑티브시간보다 작은 소정시간 동안만 인에이블되는 펄스신호를 발생시켜, 로우데코더와 비트라인 감지증폭기가 상기 펄스신호의 소정시간 동안만 동작하도록 제어하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 다이내믹 메모리장치에서의 또 다른 CBR 리프레쉬 제어방법은, CBR 리프레쉬 기능을 갖는 다이내믹 메모리장치에 있어서, 상기 CBR 리프레쉬 싸이클시, 외부에서 입력되는 로우어드레스 스트로브 신호가 논리로우이고 칼럼어드레스 스트로브 신호가 논리하이인 상태에서 칼럼어드레스 버퍼 인에이블 신호를 항상 디스에이블 상태로 유지함으로써, 칼럼어드레스 버퍼가 항상 디스에이블되도록 하는 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명의 일실시예에 따른 내부 전원전압 컨버터를 갖는 디램의 블락도를 나타낸다. 여기에서 도 1의 종래기술과 동일한 블락에 대해서는 동일 참조번호를 사용하였다.
도 3을 참조하면, 본 발명에서는 제어신호(ФCBR)를 입력으로하여 소정시간(Tp) 동안만 논리하이 값을 갖는 펄스신호 CBRP를 발생하는 CBRP 발생기(8)가 구비되어 있고, ФRD 발생기(7a)가 상기 CBRP 신호에 의해 제어된다는 것이 도 1의 종래기술과 다르다.
도 4는 도 3에서의 본 발명의 일실시예에 따른 CBR 리프레쉬 제어 타이밍도로서, 도 4를 참조하여 본 발명의 CBR 리프레쉬 제어방법을 설명하면 다음과 같다.
상기 CBR 리프레쉬 싸이클시, 도 3의 IVCA 및 IVCP(13,15)가신호의 엑티브 시간(Tras)에서 상기신호의 엑티브시간(Tras)보다 작은 소정시간(Tp) 동안만 인에이블되는 펄스신호(CBRP)에 의해 제어되며, 상기 IVCA 및 IVCP(13,15)가 상기 소정시간(Tp) 동안만 동작하도록 제어된다.
상세히 설명하면, CBR 조건시 발생하는 ФCBR 신호의 인에이블 싯점(논리로우→ 논리하이)에서 소정시간(Tp) 동안 논리하이 값을 갖는 펄스신호 CBRP를 별도로 만들어, 상기 IVCA 및 IVCP(13,15)의 제어신호인 ФIVCP 및 ФIVCA를신호의 프리차지 싯점(논리로우→ 논리하이)에 무관하게 동작시킨다. 즉 ФIVCP는 CBRP의 인에이블 싯점(논리로우→ 논리하이)을 받아 논리하이로 인에이블되고 CBRP의 디스에이블 싯점(논리하이→ 논리로우)을 받아 디스에이블되며, ФIVCA는 비트라인 센싱 시작시 인에이블되었다가 CBRP에 의해 ФIVCP와 같이 디스에이블되거나 ФIVCP보다 빨리 디스에이블되도록 한다.
이때 CBRP 신호의 인에이블 시간인 Tp는, 종래기술에서 언급한 것처럼, 워드라인이 선택되고 상기 워드라인에 연결된 메모리셀들을 리프레쉬하기 위해서 비트라인 센싱을 충분히 할 수 있는 시간이어야 하며, 이는 약 50nsec 내지 60nsec 정도이다.
따라서 상술한 본 발명의 일실시예에 따른 CBR 리프레쉬 제어방법을 사용하면, IVCA 및 IVCP(13,15)가 외부에서 입력되는신호의 Tras에 무관하게 일정시간 동안만 인에이블되므로, 불필요한 전류소모를 줄일 수 있고, 또한 최대 Tras의 제약 조건이 제거될 수 있는 장점이 있다.
도 4의 점선으로 표시된 부분은 본 발명의 또 다른 실시예로서, 상기 CBR 리프레쉬시, CBRP 신호가 상기 IVCA 및 IVCP(13,15)의 제어신호인 ФIVCP 및 ФIVCA의 인에이블 시간만을 제어하는 것이 아니라, 도 3의 로우데코더(17)와 비트라인 센스앰프(21)를 상기 CBRP 신호의 논리하이 영역인 소정시간(Tp) 동안만 인에이블시키고 상기 CBRP 신호가 디스에이블시 모두 디스에이블시키는 방법이다.
이 방법을 사용하면,신호가 논리로우에서 논리하이로 프리차지된 경우와 동일한 상태로 되어, 앞서 언급한 IVCA 및 IVCP(13,15)를 디스에이블시키기 전에 프리차지 동작까지를 완료하게 되는 장점이 있다.
본 발명의 또 다른 실시예에 따른 CBR 리프레쉬 제어방법은, 도 4의 타이밍도에서 볼 수 있듯이가 논리로우이고가 논리하이인 상태에서도 ФCBR 신호를 계속 논리하이로 유지시켜, 칼럼어드레스 버퍼 인에이블 신호인 ФCAE를 CBR 조건에서 계속 논리로우의 디스에이블 상태를 유지하도록 하는 것이다. 이에 따라가 논리로우이고가 논리하이인 상태에서 도 3의 칼럼어드레스 버퍼(3)가 디스에이블되고 또한 칼럼데코더(19)가 디스에이블됨으로써, 종래기술의 문제점인 칼럼어드레스 변환에 의한 전류소모를 방지할 수 있다.
따라서 본 발명에 따른 다이내믹 메모리장치에서의 CBR 리프레쉬 제어방법은, 종래기술의 문제점인 불필요한 전류소모를 없애고, 외부 제어 타이밍 조건의 제한을 제거할 수 있는 장점이 있다.
또한 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형이 가능함은 명백하다.

Claims (3)

  1. CBR 리프레쉬 기능을 갖고, 내부 전원전압 컨버터를 갖는 다이내믹 메모리장치에 있어서,
    상기 CBR 리프레쉬 싸이클시, 외부에서 입력되는 로우어드레스 스트로브 신호의 엑티브 시간내에서 상기 로우어드레스 스트로브 신호의 엑티브시간보다 작은 소정시간 동안만 인에이블되는 펄스신호를 발생시켜, 상기 내부 전원전압 컨버터를 상기 펄스신호의 소정시간 동안만 동작하도록 제어하는 것을 특징으로 하는 다이내믹 메모리장치에서의 CBR 리프레쉬 제어방법.
  2. CBR 리프레쉬 기능을 갖는 다이내믹 메모리장치에 있어서,
    상기 CBR 리프레쉬 싸이클시, 외부에서 입력되는 로우어드레스 스트로브 신호의 엑티브 시간내에서 상기 로우어드레스 스트로브 신호의 엑티브시간보다 작은 소정시간 동안만 인에이블되는 펄스신호를 발생시켜, 로우데코더와 비트라인 감지증폭기가 상기 펄스신호의 소정시간 동안만 동작하도록 제어하는 것을 특징으로 하는 다이내믹 메모리장치에서의 CBR 리프레쉬 제어방법.
  3. CBR 리프레쉬 기능을 갖는 다이내믹 메모리장치에 있어서,
    상기 CBR 리프레쉬 싸이클시, 외부에서 입력되는 로우어드레스 스트로브 신호가 논리로우이고 칼럼어드레스 스트로브 신호가 논리하이인 상태에서 칼럼어드레스 버퍼 인에이블 신호를 항상 디스에이블 상태로 유지함으로써, 칼럼어드레스 버퍼가 항상 디스에이블되도록 하는 것을 특징으로 하는 다이내믹 메모리장치에서의 CBR 리프레쉬 제어방법.
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