JPH11353874A - 同期型ｄｒａｍのアクセス方法、インタフェース回路、及び、半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】オーバーヘッドを少なくしてアクセスの高速化
を図ることができる同期型ＤＲＡＭのアクセス方法を提
供すること。 【解決手段】バースト長に対応して各バンクの最終コラ
ムアドレスよりも前のアドレスを比較アドレスとして設
定する。そして、アクセスアドレス信号に含まれるコラ
ムアドレスがバンクの最終アドレスと一致する場合に次
のバンクに対するアクティブコマンドを発行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は同期型ＤＲＡＭのア
クセス方法、インタフェース回路、及び、半導体集積回
路装置に関するものである。

【０００２】近年、半導体集積回路装置としてのマイク
ロコンピュータ等のシステムは、処理が複雑になると共
に高速処理が要求されている。このようなシステムで
は、大容量で高速アクセスが可能な同期型半導体記憶装
置（シンクロナスダイナミックＲＡＭ:Synchronous Dyn
amic RAM) （以下、ＳＤＲＡＭという）が用いられるよ
うになってきている。そして、このＳＤＲＡＭのデータ
の読み出し速度を更に早くすることが必要となってい
る。

【０００３】

【従来の技術】図２３は、従来の半導体集積回路装置と
してのマイクロプロセッサ（以下、単にプロセッサとい
う）の概略ブロック回路図を示す。

【０００４】プロセッサ１１は、ＣＰＵ１２、クロック
生成回路１３、内部メモリ１４、周辺回路としてのタイ
マ回路１５、ＳＤＲＡＭインタフェース（ＳＤＲＡＭＩ
／Ｆ）（以下、単にインタフェースという）１６を備
え、それらは内部バス１７を介して相互に接続されてい
る。

【０００５】クロック生成回路１３は、ＣＰＵ１２の動
作のためのシステムクロック信号ＳＣＫを生成する。Ｃ
ＰＵ１２は、システムクロック信号ＳＣＫに基づいて動
作する。その動作において、ＣＰＵ１２は、内部バス１
７を介して各回路１３〜１６をアクセスする。

【０００６】インタフェース１６には、ＳＤＲＡＭ１８
が接続されている。インタフェース１６は、システムク
ロック信号ＳＣＫをＳＤＲＡＭ１８に出力する。ＳＤＲ
ＡＭ１８は、２つのバンク（ｂａｎｋ０，ｂａｎｋ１）
を含む。各バンクＢ０，Ｂ１は、それぞれ所定のメモリ
構成（図２３では２５６ワード×８ビット）を有する。

【０００７】ＣＰＵ１２は、ＳＤＲＡＭ１８をアクセス
するための命令と、その命令においてＳＤＲＡＭ１８を
アクセスするためのアドレス（リードアドレス又はライ
トアドレス）をインタフェース１６に出力する。インタ
フェース１６は、ＳＤＲＡＭ１８に対して、ＣＰＵ１２
の命令に対応するコマンドをＳＤＲＡＭ１８に対して発
行する機能と、アクセスアドレスをＳＤＲＡＭ１８のイ
ンタフェース回路に対応させて出力する機能を有する。

【０００８】アクセスアドレスには、ローアドレス、コ
ラムアドレス、バンクアドレスを含む。ＳＤＲＡＭ１８
は、バンクアドレスに基づいて２つのバンクのうちの一
方を選択する。そして、ＳＤＲＡＭ１８は、選択したバ
ンクに対して、ローアドレスとコラムアドレスに基づい
て、コマンドに応答してデータの読み出し／書き込み動
作を行う。

【０００９】又、ＳＤＲＡＭ１８は、バースト転送モー
ドに対応して構成されている。バースト転送モードは、
同一ローアドレスの連続したコラムアドレスから複数の
データを読み出すモードである。指定したコラムアドレ
スに対して読み出されるデータの数をバースト長とい
う。

【００１０】ＣＰＵ１２は、ＳＤＲＡＭ１８に対して読
み出しを開始するコラムアドレスを指定する。ＳＤＲＡ
Ｍ１８は図示しないコラムアドレスカウンタを含み、該
カウンタのカウント値に基づいて、指定されたコラムア
ドレスからバースト長分のデータをシステムクロック信
号ＳＣＫの１クロック毎に出力する。これにより、連続
したコラムアドレスから複数のデータを読み出す読み出
し期間を短くする。

【００１１】ところで、ＳＤＲＡＭ１８は、１つのバン
クから次のバンクをアクセスする、所謂バンクが遷移す
るときに、アクティブコマンドを必要とする。バンク構
成のＳＤＲＡＭ１８は、アクセスされていないバンクを
アイドル状態にする。アイドル状態のバンクは、アクテ
ィブ状態のバンクに比べて消費電力が少ないため、ＳＤ
ＲＡＭ１８全体の消費電力の低減に有効となる。そのた
め、インタフェース１６は、アクセスに先立って、ＳＤ
ＲＡＭ１８にアクティブコマンドを発行する。ＳＤＲＡ
Ｍ１８は、アクティブコマンドに応答してバンクをアク
ティブにする。

【００１２】図２１は、インタフェース１６の一部ブロ
ック回路図であり、アクティブコマンドを発行するため
の回路構成を示す。インタフェース１６の第１バンクア
ドレスラッチ（第１バンクラッチ）２１には、内部バス
１７を介してアドレス信号の所定位置のビットがバンク
アドレスとして入力される。第１バンクラッチ２１は、
内部バス１７を介してＣＰＵ１２から入力されるリード
信号ＲＤ，ライト信号ＷＤに基づいてバンクアドレスＢ
Ａをラッチし、そのラッチ信号を第２バンクアドレスラ
ッチ（第２バンクラッチ）２２とアドレス比較器２３に
出力する。

【００１３】第２バンクラッチ２２は、第１バンクラッ
チ２１の出力信号をラッチし、そのラッチ信号をアドレ
ス比較器２３に出力する。この第２バンクラッチ２２
は、第１バンクラッチ２１にラッチされたバンクアドレ
スよりも１つ前のバンクアドレスをラッチしている。従
って、アドレス比較器２３には、２つのバンクアドレス
が入力される。

【００１４】アドレス比較器２３は、リード信号ＲＤ，
ライト信号ＷＤに応答して２つのバンクアドレスを比較
し、その比較結果をＯＲ回路２４に出力する。ＯＲ回路
２４には、ＳＤＲＡＭ１８がアイドル状態にあるときに
リード命令が入力されたことを示す信号ＩＲＤが入力さ
れる。ＯＲ回路２４は、その信号ＩＲＤと比較結果を論
理和演算した結果をコマンド生成部２５に出力する。

【００１５】コマンド生成部２５は、ＯＲ回路２４の出
力信号に基づいてアクティブコマンドを生成し、図２３
のＳＤＲＡＭ１８に対してアクティブコマンドを発行す
る。その後、コマンド生成部２５は、ＳＤＲＡＭ１８に
対して、リード信号ＲＤに基づいてリードコマンドを、
ライト信号ＷＲに基づいてライトコマンドを発行する。

【００１６】ＳＤＲＡＭ１８は、アクティブコマンドに
応答してその時に入力されるアドレス信号をローアドレ
スとしてラッチする。ＳＤＲＡＭ１８は、リードコマン
ドに応答してその時に入力されるアドレス信号をコラム
アドレスとしてラッチし、そのコラムアドレスと先にラ
ッチしたローアドレスに基づいて選択されるデータを読
み出し、そのデータをインタフェース１６に出力する。
インタフェース１６はＳＤＲＡＭ１８から入力されるデ
ータをＣＰＵ１２に出力する。

【００１７】図２２は、インタフェース１６の読み出し
動作におけるタイミング図を示す。読み出し動作が開始
（時刻ｔ０）されると、インタフェース１６は、ＣＰＵ
１２から入力されるリード信号ＲＤ及びリードアドレス
［３Ｃ］に応答してＨレベルのウエイト信号ＷＡＩＴを
出力する。尚、括弧［］は、リードアドレス、コラムア
ドレス、読み出したデータのアドレスを、構成部材の符
号と区別するために用いてある。そして、括弧内の数値
は、１６進数である。また、インタフェース１６が発行
するリード・ライトコマンドを、ＣＰＵ１２から出力さ
れるリード・ライト信号と区別するために括弧を用いて
いる。

【００１８】次にクロック信号ＣＬＫが立ち上がる（１
クロック経過）と、インタフェース１６は、ＳＤＲＡＭ
１８にバンク［０］をアクティブにするためのアクティ
ブコマンド［ＡＣＴ］及びバンクアドレス［０］を出力
する。ＳＤＲＡＭ１８は、アクティブコマンド［ＡＣ
Ｔ］に応答してバンク［０］をアクティブにする。

【００１９】次に、インタフェース１６は、所定クロッ
ク（図２２では３クロック）経過後（時刻ｔ４）、ＳＤ
ＲＡＭ１８にリードコマンド［ＲＤ］とコラムアドレス
［３Ｃ］を出力する。そして、インタフェース１６は、
ＳＤＲＡＭ１８の読み出し時間に対応する時間経過後、
Ｌレベルのウエイト信号ＷＡＩＴを出力する。

【００２０】ＳＤＲＡＭ１８は、コラムアドレス［３
Ｃ］のデータを読み出し、その読み出したリードデータ
［３Ｃ］を出力する。時刻ｔ８において、ＣＰＵ１２
は、リードデータ［３Ｃ］を入力すると、次のデータを
読み出すべくリード信号ＲＤとコラムアドレス［３Ｄ］
を出力する。ＳＤＲＡＭ１８は、バーストモードにてデ
ータを順次読み出している。即ち、ＳＤＲＡＭ１８は、
リードデータ［３Ｃ］に続いてリードデータ［３Ｄ］〜
［３Ｆ］をクロック信号ＣＬＫに同期して順次出力する
ため、次クロック（時刻ｔ９）において次のコラムアド
レスに対するリードデータ［３Ｄ］が読み出されてい
る。従って、ＣＰＵ１２は、リード信号ＲＤ、リードア
クセス［３Ｄ］を出力した次のクロック（時刻ｔ９）に
おいてリードデータ［３Ｄ］を入力する。

【００２１】同様に、ＣＰＵ１２は、時刻ｔ９において
リードアドレス３Ｅを出力し、時刻ｔ１０においてリー
ドデータ［３Ｅ］を入力する。更に、ＣＰＵ１２は、時
刻ｔ１０においてリードアドレス［３Ｆ］を出力し、時
刻ｔ１１においてリードデータ３Ｆを入力する。

【００２２】次に、ＣＰＵ１２は、時刻ｔ１１におい
て、アドレスに従ってリードアドレス４０を出力する。
リードアドレス［４０］は、バンク１内のアドレスであ
る。従って、インタフェース１６は、リードアドレス
［４０］に基づいてバンク［０］からバンク［１］にバ
ンクが遷移したと判定する。そのため、インタフェース
１６は、Ｈレベルのウエイト信号ＷＡＩＴを出力する。
そして、時刻Ｔ１２において、インタフェース１６は、
バンク１に対するアクティブコマンド［ＡＣＴ］をＳＤ
ＲＡＭ１８に出力する。ＳＤＲＡＭ１８は、アクティブ
コマンド［ＡＣＴ］に応答してバンク１をアクティブに
する。

【００２３】インタフェース１６は、時刻ｔ１５におい
て、リードコマンド［ＲＤ］とコラムアドレス［４０］
をＳＤＲＡＭ１８に出力する。そして、インタフェース
１６は、ＳＤＲＡＭ１８の読み出し時間に対応する時間
経過後、Ｌレベルのウエイト信号ＷＡＩＴを出力する。

【００２４】ＳＤＲＡＭ１８は、コラムアドレス［４
０］のデータを読み出し、その読み出したリードデータ
［４０］を出力する。時刻ｔ１９において、ＣＰＵ１２
は、リードデータ４０を入力する即ち、ＣＰＵ１２は、
インタフェース１６がＳＤＲＡＭ１８にアクティブコマ
ンド［ＡＣＴ］を発行して所定期間（６クロック＝ｔＲ
ＣＤ＋ＣＬ）た後、データを読み出すことができる。

【００２５】尚、次のリードアドレスが同一バンク内の
場合、インタフェース１６はアクティブコマンド［ＡＣ
Ｔ］を発行しない。そのため、ＣＰＵ１２は、インタフ
ェース１６がＳＤＲＡＭ１８にリードコマンド［ＲＤ］
及びコラムアドレスを出力後、ＣＡＳレイテンシＣＬ経
過後にデータを読み出すことができる。

【００２６】

【発明が解決しようとする課題】ところで、上記のよう
に構成されたインタフェース１６は、ＣＰＵ１２から出
力されるリードアドレスがどのバンクをアクセスするも
のかを判断し、バンクが遷移した場合にアクティブコマ
ンドを発行するようにしている。そのため、ＳＤＲＡＭ
１８をアドレスに従って連続的にアクセスする場合、上
記のアクティブコマンドの発行が連続アクセスのアクセ
ス時間に対するオーバーヘッドとなる。

【００２７】即ち、このＲＡＳ−ＣＡＳディレイ時間ｔ
ＲＣＤは連続読み出し動作に対するオーバーヘッドとな
る。このオーバーヘッドは、バンクをまたいで複数のデ
ータを読み出すのに要する時間を長くする。このこと
は、読み出し速度を早くする妨げとなっていた。

【００２８】本発明は上記問題点を解決するために成さ
れたものであって、その目的はオーバーヘッドを少なく
してアクセスの高速化を図ることができる同期型ＤＲＡ
Ｍのアクセス方法、インタフェース回路、及び、半導体
集積回路装置を提供することにある。

【００２９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、アクセスアドレス信号，
制御信号に基づいて前記同期型ＤＲＡＭに対してコマン
ドを発行して複数のバンクを備えた同期型ＤＲＡＭのア
クセス方法において、前記同期型ＤＲＡＭの各バンクの
最終アドレス又は前記最終アドレス近辺のアドレスを比
較アドレスとしてレジスタに記憶し、前記アクセスアド
レス信号に含まれるコラムアドレスと前記比較アドレス
とを比較し、該比較結果に基づいて、前記コラムアドレ
スが前記比較アドレスと一致する場合に、当該コラムア
ドレスにてアクセスするバンクの次のバンクに対するア
クティブコマンドを発行するようにした。

【００３０】請求項２に記載の発明は、請求項１に記載
の同期型ＤＲＡＭのアクセス方法において、前記アクセ
スアドレスが連続しているか否かを検出し、該検出結果
に基づいて前記同期型ＤＲＡＭを連続してアクセスした
回数をカウントし、該カウント結果に基づいて前記同期
型ＤＲＡＭが所定回数以上連続してアクセスした連続ア
クセスを確認した後、前記コラムアドレスが前記比較ア
ドレスと一致した場合に次のバンクに対するアクティブ
コマンドを発行するようにした。

【００３１】請求項３に記載の発明は、請求項２に記載
の同期型ＤＲＡＭのアクセス方法において、前記連続ア
クセスを判定するために予め記憶された判定データをカ
ウントの初期値とし、該初期値から前記アクセスアドレ
スが連続している場合にカウントするようにした。

【００３２】請求項４に記載の発明は、請求項２に記載
の同期型ＤＲＡＭのアクセス方法において、前記連続ア
クセスを判定するために予め記憶された判定データとカ
ウント値とを比較し、該比較結果に基づいて連続アクセ
スを確認するようにした。

【００３３】請求項５に記載の発明は、アドレス信号，
制御信号に基づいて前記同期型ＤＲＡＭに対してコマン
ドを発行して複数のバンクを備えた同期型ＤＲＡＭのア
クセス方法において、アクセスに対応して入力される第
１命令と、該第１命令よりも先にアクセスするための第
２の命令とを記憶すると共に、前記第１，第２命令にお
けるアドレス信号を第１，第２アドレスとして記憶し、
選択信号に基づいて前記第１命令又は前記第２命令を選
択命令として出力し、前記選択信号に基づいて前記第１
アドレス又は前記第２アドレスを選択アドレスとして出
力し、前記選択アドレスのバンクアドレス，ローアドレ
スと前記第１，第２アドレスのバンクアドレス，ローア
ドレスを比較し、前記第１，第２命令がリード命令，ラ
イト命令か否かを比較し、該比較結果に基づいて予め設
定された条件と一致する場合に前記第１命令に対するコ
マンドを前記第２命令に対するコマンドよりも先に出力
するようにした。

【００３４】請求項６に記載の発明は、請求項５に記載
の同期型ＤＲＡＭのアクセス方法において、前記選択ア
ドレスに対して前記第２アドレスのローアドレス又はバ
ンクアドレスが一致せず、前記第１アドレスのローアド
レス及びバンクアドレスが一致する場合に、第１命令に
対するコマンドを前記第２命令に対するコマンドよりも
先に同期型ＤＲＡＭに出力するようにした。

【００３５】請求項７に記載の発明は、アドレス信号，
制御信号に基づいて前記同期型ＤＲＡＭに対してコマン
ドを発行して複数のバンクを備えた同期型ＤＲＡＭのア
クセス方法において、バンク切り替えを伴うリード又は
ライトコマンドを発行する時に、アクティブコマンド，
プリチャージコマンド，リード又はライトコマンドの順
番でコマンドを発行するようにした。

【００３６】請求項８に記載の発明は、請求項１乃至７
のうちの何れか１項に記載の同期型ＤＲＡＭのアクセス
方法において、前記同期型ＤＲＡＭが動作するためのク
ロック信号の供給／停止を前記同期型ＤＲＡＭの動作状
態に基づいて制御するようにした。

【００３７】請求項９に記載の発明は、請求項８に記載
の同期型ＤＲＡＭのアクセス方法において、前記同期型
ＤＲＡＭがアイドル状態、パワーダウン状態にある時に
前記クロック信号の供給を停止するようにした。

【００３８】請求項１０に記載の発明は、請求項８又は
９に記載の同期型ＤＲＡＭのアクセス方法において、予
め設定された許可データに基づいて供給が許可されてい
る場合に前記クロック信号の供給を行うようにした。

【００３９】請求項１１に記載の発明は、複数のバンク
を備えた同期型ＤＲＡＭをアクセスするために入力され
るアクセスアドレス信号，制御信号に基づいて前記同期
型ＤＲＡＭに対してコマンドを発行して該同期型ＤＲＡ
Ｍをアクセスするインタフェース回路において、前記同
期型ＤＲＡＭの各バンクの最終アドレス又は最終アドレ
ス近辺のアドレスが比較アドレスとして記憶されたレジ
スタと、前記アクセスアドレス信号に含まれるコラムア
ドレスと前記レジスタに記憶された比較アドレスを比較
するコラムアドレス比較回路と、前記コラムアドレス比
較回路の比較結果に基づいて、入力されるコラムアドレ
スが比較アドレスと一致する場合に、当該コラムアドレ
スにてアクセスするバンクの次のバンクに対するアクテ
ィブコマンドを発行するコマンド生成部とを備えた。

【００４０】請求項１２に記載の発明は、請求項１１に
記載のインタフェース回路において、前記アクセスアド
レス信号が入力され、該アクセスアドレスが連続してい
るか否かを検出するアドレス連続検出回路と、前記アド
レス連続検出回路の検出結果に基づいて前記同期型ＤＲ
ＡＭを連続してアクセスした回数をカウントする連続ア
クセスカウンタとを備え、前記コマンド生成部は、前記
連続アクセスカウンタのカウント結果に基づいて前記同
期型ＤＲＡＭが所定回数以上連続してアクセスした連続
アクセスを確認した後、前記コラムアドレス比較回路の
比較結果に基づいて次のバンクに対するアクティブコマ
ンドを発行するようにした。

【００４１】請求項１３に記載の発明は、請求項１２に
記載のインタフェース回路において、前記連続アクセス
を判定するための判定データが予め記憶されたレジスタ
を備え、前記判定データを前記連続アクセスカウンタに
カウントの初期値としてロードし、該初期値から前記ア
ドレス連続検出回路の検出結果に基づいてカウントさせ
るようにした。

【００４２】請求項１４に記載の発明は、請求項１２に
記載のインタフェース回路において、前記連続アクセス
を判定するための判定データが予め記憶されたレジスタ
と、前記連続アクセスカウンタのカウント値と前記判定
データを比較し、その比較結果を出力する比較器とを備
え、前記コマンド生成部は、前記比較器の比較結果に基
づいて連続アクセスを確認するようにした。

【００４３】請求項１５に記載の発明は、複数のバンク
を備えた同期型ＤＲＡＭをアクセスするために入力され
るアドレス信号，制御信号に基づいて前記同期型ＤＲＡ
Ｍに対してコマンドを発行して該同期型ＤＲＡＭをアク
セスするインタフェース回路において、アクセスに対応
して入力される命令を第１命令として記憶する第１命令
バッファと、前記第１命令バッファの出力信号を第２命
令として記憶する第２命令バッファと、前記第１，第２
命令におけるアドレス信号をそれぞれ第１，第２アドレ
スとして記憶する第１，第２アドレスバッファと、前記
第１，第２命令バッファの出力信号が入力され、選択信
号に基づいて前記第１命令バッファの出力信号又は前記
第２命令バッファの出力信号を選択命令として出力する
第１セレクタと、前記第１，第２アドレスバッファの出
力信号が入力され、前記選択信号に基づいて前記第１ア
ドレスバッファの出力信号又は前記第２アドレスバッフ
ァの出力信号を選択アドレスとして出力する第２セレク
タと、前記第１，第２アドレスバッファの出力信号と前
記選択アドレスが入力され、前記選択アドレスのバンク
アドレス，ローアドレスと前記第１，第２アドレスのバ
ンクアドレス，ローアドレスを比較し、該比較結果に基
づいて判定信号を出力するアドレス比較器と、前記第
１，第２命令がリード命令，ライト命令か否かを比較
し、該比較結果に基づいて判定信号を出力する命令比較
器と、前記アドレス比較器，前記命令比較器から出力さ
れる判定信号に基づいて、予め設定された条件と一致す
る場合に前記第１命令を前記第２命令よりも先に出力す
るべく選択信号を出力する選択信号生成回路と、前記第
１セレクタから出力される選択命令に従ってコマンドを
発行するとともにアドレス選択信号を出力するコマンド
生成部とを備えた。

【００４４】請求項１６に記載の発明は、請求項１５に
記載のインタフェース回路において、前記選択信号生成
回路は、前記選択アドレスに対して前記第２アドレスが
ローアドレス又はバンクアドレスが一致せず、前記第１
アドレスがローアドレス及びバンクアドレスが一致する
場合に、第１命令を前記第２命令よりも先に出力するべ
く選択信号を出力するようにした。

【００４５】請求項１７に記載の発明は、請求項１１乃
至１６のうちの何れか１項に記載のインタフェース回路
と、同期型ＤＲＡＭが動作するためのクロック信号の供
給／停止を前記同期型ＤＲＡＭの動作状態に基づいて制
御するクロック制御回路とを備えた。

【００４６】請求項１８に記載の発明は、請求項１７に
記載の半導体集積回路装置において、前記クロック制御
回路は、同期型ＤＲＡＭがアイドル状態、パワーダウン
状態にある時に前記クロック信号の供給を停止するよう
にした。

【００４７】請求項１９に記載の発明は、請求項１７又
は１８に記載の半導体集積回路装置において、前記クロ
ック制御回路は、レジスタに記憶された許可データに基
づいて供給が許可されている場合に前記クロック信号の
供給を行うようにした。 （作用）従って、請求項１に記載の発明によれば、バン
クの最終アドレス又は最終アドレス近辺のアドレスを比
較アドレスとして記憶しておき、アクセスアドレス信号
に含まれるコラムアドレスが比較アドレスと一致する場
合に次のバンクに対するアクティブコマンドを発行する
ようにしたため、その分アクセスに対するオーバーヘッ
ドが少なくなる。

【００４８】請求項２に記載の発明によれば、アクセス
アドレスが連続している回数をカウントし、該カウント
結果に基づいて同期型ＤＲＡＭが所定回数以上連続して
アクセスした連続アクセスを確認した場合、次のバンク
も連続してアクセスされる可能性が高いため、コラムア
ドレスが比較アドレスと一致した場合に次のバンクに対
するアクティブコマンドを発行するようにしたため、そ
の分アクセスに対するオーバーヘッドが少なくなる。

【００４９】請求項３に記載の発明によれば、連続アク
セスを判定するために予め記憶された判定データをカウ
ントの初期値とし、該初期値からアクセスアドレスが連
続している場合にカウントするようにしたため、アクセ
スの連続性を容易に確認できると共に、アクセスアドレ
スの連続数を容易に変更できる。

【００５０】請求項４に記載の発明によれば、連続アク
セスを判定するために予め記憶された判定データとカウ
ント値とを比較し、該比較結果に基づいて連続アクセス
を確認するようにしたアクセスの連続性を容易に確認で
きる。

【００５１】請求項５に記載の発明によれば、第１命令
に対するコマンドと第２命令に対するコマンドを発行す
る順番を代えることにより、余分なコマンドの発行を抑
えてアクセスに対するオーバーヘッドを少なくすること
ができる。

【００５２】請求項６に記載の発明によれば、選択アド
レスに対して第２アドレスのローアドレス又はバンクア
ドレスが一致せず、第１アドレスのローアドレス及びバ
ンクアドレスが一致する場合に、第１命令に対するコマ
ンドを第２命令に対するコマンドよりも先に同期型ＤＲ
ＡＭに出力するようにしたため、第２命令に対するアク
ティブコマンドの発行を省略でき、その分オーバーヘッ
ドが少なくなる。

【００５３】請求項７に記載の発明によれば、バンク切
り替えを伴うアクセスコマンドを発行する時に、アクテ
ィブコマンド，プリチャージコマンド，リード又はライ
トコマンドの順番でコマンドを発行するようにしたた
め、リード又はライトコマンドの次にコマンドを発行す
ることが可能となり、オーバーヘッドが少なくなる。

【００５４】請求項８，９に記載の発明によれば、同期
型ＤＲＡＭが動作するためのクロック信号の供給／停止
を同期型ＤＲＡＭの動作状態に基づいて制御するように
したため、クロックを供給するための回路部分だけ全体
の消費電力が少なくなる。

【００５５】請求項１０に記載の発明によれば、予め設
定された許可データに基づいて供給が許可されている場
合にクロック信号の供給を行うようにしたため、クロッ
ク信号を他の回路で必要とする場合にはそのクロック信
号を適宜供給することができる。

【００５６】請求項１１に記載の発明によれば、バンク
の最終アドレス又は最終アドレス近辺のアドレスを比較
アドレスとして記憶しておき、アクセスアドレス信号に
含まれるコラムアドレスが比較アドレスと一致する場合
に次のバンクに対するアクティブコマンドを発行するよ
うにしたため、その分アクセスに対するオーバーヘッド
が少なくなる。

【００５７】請求項１２に記載の発明によれば、アクセ
スアドレスが連続している回数をカウントし、該カウン
ト結果に基づいて同期型ＤＲＡＭが所定回数以上連続し
てアクセスした連続アクセスを確認した場合、次のバン
クも連続してアクセスされる可能性が高いため、コラム
アドレスが比較アドレスと一致した場合に次のバンクに
対するアクティブコマンドを発行するようにしたため、
その分アクセスに対するオーバーヘッドが少なくなる。

【００５８】請求項１３に記載の発明によれば、連続ア
クセスを判定するために予め記憶された判定データをカ
ウントの初期値とし、該初期値からアクセスアドレスが
連続している場合にカウントするようにしたため、アク
セスの連続性を容易に確認できると共に、アクセスアド
レスの連続数を容易に変更できる。

【００５９】請求項１４に記載の発明によれば、連続ア
クセスを判定するために予め記憶された判定データとカ
ウント値とを比較し、該比較結果に基づいて連続アクセ
スを確認するようにしたアクセスの連続性を容易に確認
できる。

【００６０】請求項１５に記載の発明によれば、第１命
令に対するコマンドと第２命令に対するコマンドを発行
する順番を代えることにより、余分なコマンドの発行を
抑えてアクセスに対するオーバーヘッドを少なくするこ
とができる。

【００６１】請求項１６に記載の発明によれば、選択ア
ドレスに対して第２アドレスがローアドレス又はバンク
アドレスが一致せず、第１アドレスがローアドレス及び
バンクアドレスが一致する場合に、第１命令に対するコ
マンドを第２命令に対するコマンドよりも先に同期型Ｄ
ＲＡＭに出力するようにしたため、第２命令に対するア
クティブコマンドの発行を省略でき、その分オーバーヘ
ッドが少なくなる。

【００６２】請求項１７，１８に記載の発明によれば、
同期型ＤＲＡＭが動作するためのクロック信号の供給／
停止を同期型ＤＲＡＭの動作状態に基づいて制御するよ
うにしたため、クロックを供給するための回路部分だけ
全体の消費電力が少なくなる。

【００６３】請求項１９に記載の発明によれば、予め設
定された許可データに基づいて供給が許可されている場
合にクロック信号の供給を行うようにしたため、クロッ
ク信号を他の回路で必要とする場合にはそのクロック信
号を適宜供給することができる。

【００６４】

【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した第一実施形態を図１〜図４に従って説明す
る。尚、説明の便宜上、従来と同様の構成については同
一の符号を付してその説明を一部省略する。

【００６５】図１は、半導体集積回路装置としてのマイ
クロプロセッサ（以下、単にプロセッサという）の概略
ブロック回路図を示す。プロセッサ３１は、ＣＰＵ１
２、クロック生成回路１３、内部メモリ１４、周辺回路
としてのタイマ回路１５、ＳＤＲＡＭインタフェース
（Ｉ／Ｆ）（以下、単にインタフェースという）３２を
備え、それらは内部バス１７を介して相互に接続されて
いる。

【００６６】クロック生成回路１３は、ＣＰＵ１２の動
作のためのクロック信号ＣＬＫを生成し、出力する。Ｃ
ＰＵ１２は、クロック信号ＣＬＫに基づいて動作する。
その動作において、ＣＰＵ１２は、内部バス１７を介し
て各回路１３〜１５，３２をアクセスする。

【００６７】インタフェース３２には、ＳＤＲＡＭ１８
が接続されている。インタフェース３２は、クロック信
号ＣＬＫをＳＤＲＡＭ１８に出力する。ＳＤＲＡＭ１８
は、２つのバンク（ｂａｎｋ０，ｂａｎｋ１）、周辺回
路１８ａを含む。各バンクは、それぞれ所定のメモリ構
成（図２３では２５６ワード×８ビット）を有する。各
バンクは、それぞれ４つのローアドレスを有し、各ロー
アドレスに対して６４のコラムアドレスを有する。

【００６８】ＣＰＵ１２は、ＳＤＲＡＭ１８をアクセス
するための命令をインタフェース３２に出力する。イン
タフェース３２は、ＳＤＲＡＭ１８に命令に対応するコ
マンドを発行する機能を有する。

【００６９】ＳＤＲＡＭ１８の周辺回路１８ａは、コマ
ンドに応答して、バンクセレクト、セレクトしたバンク
からローアドレス，コラムアドレスに基づくデータの読
み出し／書き込み動作，リフレッシュ動作を行う。

【００７０】図２は、アドレス信号の構成を示す。ＣＰ
Ｕ１２は、ＳＤＲＡＭ１８のメモリ構成に対応して、図
２に示すように、９ビットのアドレス信号をインタフェ
ース３２に出力する。アドレス信号について詳述すれ
ば、アドレス信号は、ＳＤＲＡＭ１８の構成に従って９
ビットの信号Ａ８〜Ａ０にて構成される。アドレス信号
の上位２ビット（ビット８，７であり信号Ａ８，Ａ７）
は、ローアドレスＲＡである。アドレス信号ＡＤのビッ
ト６（信号Ａ６）は、バンクアドレスＢＡである。アド
レス信号ＡＤの下位６ビット（ビット５〜０であり信号
Ａ５〜Ａ０）はコラムアドレスＣＡである。

【００７１】図３は、インタフェース３２の一部ブロッ
ク回路図を示す。インタフェース３２は、第１，第２バ
ンクアドレスラッチ（以下、第１，第２バンクラッチと
いう）２１，２２、バンクアドレス比較回路（以下、バ
ンク比較回路という）２３、ＯＲ回路３３、コマンド生
成部３７、コラムアドレスラッチ（以下、コラムラッチ
という）３４、コラムアドレス比較回路（以下、コラム
比較回路という）３５、アドレス設定レジスタ（以下、
アドレスレジスタという）３６を含む。

【００７２】第１バンクラッチ２１には、内部バスを介
して図１のＣＰＵ１２からアドレス信号ＡＤのビット６
であるバンクアドレスＢＡが入力される。第１バンクラ
ッチ２１は、内部バスを介してＣＰＵ１２から入力され
るリード信号ＲＤ，ライト信号ＷＤに基づいてバンクア
ドレスＢＡをラッチし、そのラッチ信号を第２バンクラ
ッチ２２とバンク比較回路２３に出力する。

【００７３】第２バンクラッチ２２は、第１バンクラッ
チ２１の出力信号をラッチし、そのラッチ信号をバンク
比較回路２３に出力する。この第２バンクラッチ２２
は、第１バンクラッチ２１にラッチされたバンクアドレ
スよりも１つ前のバンクアドレスをラッチしている。従
って、バンク比較回路２３には、２つのバンクアドレス
が入力される。バンク比較回路２３は、リード信号Ｒ
Ｄ，ライト信号ＷＤに応答して２つのバンクアドレスを
比較し、その比較結果をＯＲ回路３３に出力する。

【００７４】コラムラッチ３４には、内部バスを介して
図１のＣＰＵ１２からアドレス信号のビット５〜０（コ
ラムアドレス）が入力される。コラムラッチ３４は、内
部バスを介してＣＰＵ１２から入力されるリード信号Ｒ
Ｄ（ライト信号ＷＲ）に基づいてコラムアドレスをラッ
チし、そのラッチしたコラムアドレスをコラム比較回路
３５に出力する。

【００７５】コラム比較回路３５にはアドレスレジスタ
３６から出力される信号が入力される。アドレスレジス
タ３６は、バンクの遷移を検出するための比較アドレス
が格納されている。

【００７６】この比較アドレスは、バースト転送モード
においてインタフェース３２からＳＤＲＡＭ１８に出力
する各コラムの最終アドレス又は最終アドレス近辺のア
ドレスに対応している。

【００７７】各コラムの最終アドレスは、本実施形態は
コラムアドレスが６ビットで構成されていることから
［１１１１１１Ｂ］（［３ＦＨ］）となる。尚、周知で
はあるが、［Ｂ］はその値が２進数であることを示し、
［Ｈ］はその値が１６進数であることを示す。

【００７８】従って、連続アクセスにおいて、インタフ
ェース３２は、バースト長［４］に基づいてＳＤＲＡＭ
１８に対して［００Ｈ］，［０４Ｈ］・・・［３８
Ｈ］，［３ＣＨ］を出力する。この［３ＣＨ］が最終コ
ラムアドレスとなる。そのため、ＣＰＵ１２は、アドレ
スレジスタ３６に最終コラムアドレスとして［３ＣＨ］
を格納する。以下、アドレスを単に括弧をつけて［３
Ｃ］と表示する。また、アドレス［３Ｃ］から読み出し
たデータをデータ［３Ｃ］として示すこととする。

【００７９】尚、バースト長を［１］又は［２］に設定
した場合、最終コラムアドレスを［３ＣＨ］としてもよ
い。また、バースト長を［８］に設定した場合、最終コ
ラムアドレスを［３８Ｈ］又は［３ＣＨ］としてもよ
い。ＣＰＵ１２は、バースト長に対応してこれらの値を
アドレスレジスタ３６に格納する。

【００８０】コラム比較回路３５は、アドレスレジスタ
３６の比較アドレスと、コラムラッチ３４にラッチされ
たその時々のコラムアドレスと比較する。コラム比較回
路３５は、比較アドレスとコラムアドレスが一致した場
合、トリガ信号ＢＴＧをＯＲ回路３３に出力する。

【００８１】ＯＲ回路３３には、ＳＤＲＡＭ１８がアイ
ドル状態にあるときにリード命令が入力されたことを示
す信号ＩＲＤが入力される。ＯＲ回路３３は、その信号
ＩＲＤ、比較結果、トリガ信号を論理和演算した結果を
コマンド生成部３７に出力する。

【００８２】コマンド生成部３７は、ＯＲ回路３３の出
力信号に基づいてアクティブコマンドを生成し、図２３
のＳＤＲＡＭ１８に対してアクティブコマンドを発行す
る。そして、コマンド生成部３７は、リード信号ＲＤに
基づいてリードコマンドを、ライト信号ＷＲに基づいて
ライトコマンドを発行する。

【００８３】コマンド生成部３７は、リード信号ＲＤに
対してＳＤＲＡＭ１８のデータ読み出しが遅れる場合に
ＣＰＵ１２を待機させるためのウエイト信号ＷＡＩＴを
出力する機能を有する。

【００８４】次に、上記のように構成された の作用を
図４に従って説明する。図４は、インタフェース３２の
読み出し動作におけるタイミング図を示す。読み出し動
作が開始（時刻ｔ０）されると、インタフェース３２
は、ＣＰＵ１２から入力されるリード信号ＲＤ及びリー
ドアドレス［３Ｃ］に応答してＨレベルのウエイト信号
ＷＡＩＴを出力する。次にクロック信号ＣＬＫが立ち上
がる（１クロック経過）と、インタフェース３２は、Ｓ
ＤＲＡＭ１８にバンク０をアクティブにするためのアク
ティブコマンド［ＡＣＴ］及びバンクアドレス０を出力
する。ＳＤＲＡＭ１８は、アクティブコマンド［ＡＣ
Ｔ］に応答してバンク０をアクティブにする。

【００８５】次に、インタフェース３２は、所定クロッ
ク（図４では３クロック）経過後（時刻ｔ４）、ＳＤＲ
ＡＭ１８にリードコマンド［ＲＤ］とコラムアドレス
［３Ｃ］を出力する。

【００８６】この時、コラムアドレス［３Ｃ］とアドレ
スレジスタ３６に記憶した比較アドレスが一致する。そ
のため、アドレス比較回路３５は、Ｈレベルのバンクト
リガ信号ＢＴＧを出力する。

【００８７】コマンド生成部３７は、Ｈレベルのバンク
トリガ信号に基づいて、時刻ｔ５においてアクティブコ
マンド［ＡＣＴ］とバンクアドレス［１］をＳＤＲＡＭ
１８に出力する。ＳＤＲＡＭ１８は、アクティブコマン
ド［ＡＣＴ］に応答し、バンクアドレス［１］のバンク
１をアクティブにする。

【００８８】インタフェース３２は、ＳＤＲＡＭ１８の
読み出し時間に対応する時間経過後、Ｌレベルのウエイ
ト信号ＷＡＩＴを出力する。ＳＤＲＡＭ１８は、コラム
アドレス［３Ｃ］のデータを読み出し、その読み出した
リードデータ［３Ｃ］を出力する。

【００８９】時刻ｔ８において、ＣＰＵ１２は、リード
データ［３Ｃ］を入力すると、次のデータを読み出すべ
くリード信号ＲＤとコラムアドレス［３Ｄ］を出力す
る。ＳＤＲＡＭ１８は、バーストモードにてデータを順
次読み出している。即ち、ＳＤＲＡＭ１８は、リードデ
ータ［３Ｃ］に続いてリードデータ［３Ｄ］〜［３Ｆ］
をクロック信号ＣＬＫに同期して順次出力するため、次
クロック（時刻ｔ９）において次のコラムアドレスに対
するリードデータ［３Ｄ］が読み出されている。従っ
て、ＣＰＵ１２は、リード信号ＲＤ、リードアクセス
［３Ｄ］を出力した次のクロック（時刻ｔ９）において
リードデータ［３Ｄ］を入力する。

【００９０】同様に、ＣＰＵ１２は、時刻ｔ９において
リードアドレス［３Ｅ］を出力し、時刻ｔ１０において
リードデータ［３Ｅ］を入力する。更に、ＣＰＵ１２
は、時刻ｔ１０においてリードアドレス［３Ｆ］を出力
し、時刻ｔ１１においてリードデータ［３Ｆ］を入力す
る。

【００９１】次に、ＣＰＵ１２は、時刻ｔ１１におい
て、アドレスに従ってリードアドレス［４０］を出力す
る。リードアドレス［４０］は、バンク１内のアドレス
である。しかしながら、ＳＤＲＡＭ１８は、バンク１を
既にアクティブ状態にしている。従って、インタフェー
ス３２は、時刻ｔ１２においてリードコマンド［ＲＤ］
とコラムアドレス［４０］をＳＤＲＡＭ１８に出力す
る。そして、インタフェース３２は、ＳＤＲＡＭ１８の
読み出し時間に対応する時間経過後、Ｌレベルのウエイ
ト信号ＷＡＩＴを出力する。

【００９２】ＳＤＲＡＭ１８は、コラムアドレス［４
０］のデータを読み出し、その読み出したリードデータ
［４０］を出力する。時刻ｔ１６において、ＣＰＵ１２
は、リードデータ［４０］を入力する即ち、ＣＰＵ１２
は、インタフェース３２がＳＤＲＡＭ１８にリードコマ
ンド［ＲＤ］を発行して所定期間（３クロック＝ＣＬ）
経過した後、データを読み出すことができる。

【００９３】即ち、本実施形態のインタフェース３２
は、従来のインタフェース１６に比べて３クロック（＝
ＲＡＳ−ＣＡＳディレイ時間ｔＲＣＤ）だけ早く次バン
クのデータを読み出すことができる。このことは、読み
出し動作におけるオーバーヘッドを少なくする。

【００９４】この時間は、同一バンク内の別のコラムを
選択した場合と同じ時間である。従って、本実施形態で
は、バンクが遷移する場合においても、同一バンク内の
別のコラムを選択する場合と同じ時間である。

【００９５】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）バースト長に対応して各バンクの最終コラムアド
レスよりも前のアドレスを比較アドレスとして設定す
る。そして、アクセスアドレス信号に含まれるコラムア
ドレスが比較アドレスと一致する場合に次のバンクに対
するアクティブコマンドを発行するようにした。その結
果、アクセスに対するオーバーヘッドが少なくなるの
で、ＳＤＲＡＭ１８に対するアクセスを高速にすること
ができる。

【００９６】尚、上記実施形態は、以下の態様で実施し
てもよい。 ○上記実施形態では、比較アドレスをバースト長に対応
して設定したが、その他の値に基づいて設定しても良
い。例えば、オーバヘッド・タイムに基づいて設定す
る。ＳＤＲＡＭ１８に格納されたデータをアドレスに従
ってシーケンシャルにアクセスする連続アクセスにおい
て、バンクが遷移する時にアクティブコマンドが発行さ
れる。このアクティブコマンドを発行した後、ＲＡＳ−
ＣＡＳディレイ時間ｔＲＣＤとＣＡＳレイテンシＣＬ経
過後にデータが出力される。このディレイ時間ｔＲＣＤ
とＣＡＳレイテンシＣＬが複数のバンクを跨る連続アク
セスにおけるオーバヘッド・タイムとなる。そして、本
実施形態では、ディレイ時間ｔＲＣＤに対応し、その時
間だけ最終コラムアドレスよりも前にバンク遷移判定を
行うように設定する。このように設定することにより、
現在アクセスしているバンクの比較アドレスに対応した
データを読み出した場合、次バンクは既にアクティブ状
態にある。そのため、直ちにリードコマンドを発行する
ことができる。これにより、バンクアクティブに要する
時間だけバンクが遷移した時の読み出し間隔の時間を短
縮することができる。これにより、インタフェース３２
は、データを読み出す全体の時間を短くすることができ
る。

【００９７】○上記第一実施形態において、図５に示す
ように、インタフェース３２ａを構成することもでき
る。インタフェース３２ａは、バッファメモリ（ＦＩＦ
Ｏ）３８を含む。このＦＩＦＯ３８は、ＳＤＲＡＭ１８
から読み出したデータを順次記憶する。更に、ＦＩＦＯ
３８は、記憶したデータを記憶した順番で内部バス１７
に出力する。これにより、コマンド生成部３７は、図６
に示すように、時刻ｔ８においてリードコマンド［Ｒ
Ｄ］の発行が可能となる。従って、そのリードコマンド
［ＲＤ］の発行とコラムアドレス［４０］の出力した時
から所定時間（ＣＡＳレイテンシＣＬ）時間経過後にデ
ータ［４０］が読み出される。このデータ［４０］の読
み出す時刻は、データ［３Ｆ］を読み出した時刻のクロ
ック後となる。即ち、ＦＩＦＯ３８を備えることで、バ
ンクが遷移しても、異なるバンクのデータを１クロック
間隔で読み出すことができる。このことは、上記第一実
施形態におけるＣＡＳレイテンシＣＬの時間分だけ読み
出しを早くすることができる。これにより、上記第一実
施形態に比べて更に読み出し動作におけるオーバーヘッ
ドを少なくすることができる。

【００９８】（第二実施形態）以下、本発明を具体化し
た第二実施形態を図７〜図９に従って説明する。尚、説
明の便宜上、第一実施形態と同様の構成については同一
の符号を付してその説明を一部省略する。

【００９９】図７は、本実施形態のＳＤＲＡＭインタフ
ェース（以下、単にインタフェースという）４１の一部
ブロック回路図を示す。インタフェース４１は、第１，
第２バンクアドレスラッチ（以下、第１，第２バンクラ
ッチという）２１，２２、バンクアドレス比較回路（以
下、バンク比較回路という）２３、ＯＲ回路２３、コマ
ンド生成部３７、コラムアドレスラッチ（以下、コラム
ラッチという）３４、コラムアドレス比較回路（以下、
コラム比較回路という）３５、アドレス設定レジスタ
（以下、アドレスレジスタという）３６、第１，第２ロ
ーアドレスラッチ（以下、第１，第２ローラッチとい
う）４２，４３、ローアドレス比較回路（以下、ロー比
較回路という）４４、ＯＲ回路４５、加算器４６、アド
レス連続検出回路４７、連続アクセスカウンタ４８、比
較器４９、ＡＮＤ回路５０を含む。

【０１００】第１ローラッチ４２には、内部バス１７を
介して図１のＣＰＵ１２からアドレス信号ＡＤのビット
６であるローアドレスＲＡが入力される。第１ローラッ
チ４２は、内部バス１７を介してＣＰＵ１２から入力さ
れるリード信号ＲＤ，ライト信号ＷＤに基づいてローア
ドレスＲＡをラッチし、そのラッチ信号を第２ローラッ
チ４３とロー比較回路４４に出力する。

【０１０１】第２ローラッチ４３は、第１ローラッチ４
２の出力信号をラッチし、そのラッチ信号をロー比較回
路４４に出力する。この第２ローラッチ４３は、第１ロ
ーラッチ４２にラッチされたローアドレスよりも１つ前
のローアドレスをラッチしている。従って、ロー比較回
路４４には、連続する２つのローアドレスが入力され
る。

【０１０２】ロー比較回路４４は、リード信号ＲＤ，ラ
イト信号ＷＤに応答して２つのローアドレスを比較し、
その比較結果をＯＲ回路４５に出力する。即ち、ローア
ドレス比較器４４は、連続する２つのローアドレスを比
較し、一致している場合にはＨレベルの判定信号Ｓ１
を、一致していない場合にはＬレベルの判定信号Ｓ１を
出力する。尚、ローアドレス比較回路４４は、判定信号
Ｓ１のレベルを反転して出力する構成としてもよい。

【０１０３】コラムラッチ３４には、内部バス１７を介
して図１のＣＰＵ１２からアドレス信号のビット５〜０
（コラムアドレス）が入力される。コラムラッチ３４
は、内部バス１７を介してＣＰＵ１２から入力されるリ
ード信号ＲＤ（ライト信号ＷＲ）に基づいてコラムアド
レスをラッチし、そのラッチしたコラムアドレスをコラ
ム比較回路３５に出力する。

【０１０４】コラム比較回路３５にはアドレスレジスタ
３６から出力される信号が入力される。アドレスレジス
タ３６は、バンクの遷移を検出するための比較アドレス
が格納されている。

【０１０５】この比較アドレスは、バースト転送モード
においてインタフェース４１からＳＤＲＡＭ１８に出力
する各コラムの最終アドレス又は最終アドレス近辺のア
ドレスに対応している。

【０１０６】各コラムの最終アドレスは、本実施形態は
コラムアドレスが６ビットで構成されていることから
［１１１１１１Ｂ］（［３ＦＨ］）となる。尚、周知で
はあるが、［Ｂ］はその値が２進数であることを示し、
［Ｈ］はその値が１６進数であることを示す。

【０１０７】従って、連続アクセスにおいて、インタフ
ェース４１は、バースト長［４］に基づいてＳＤＲＡＭ
１８に対して［００Ｈ］，［０４Ｈ］・・・［３８
Ｈ］，［３ＣＨ］を出力する。この［３ＣＨ］が最終コ
ラムアドレスとなる。そのため、ＣＰＵ１２は、アドレ
スレジスタ３６に最終コラムアドレスとして［３ＣＨ］
を格納する。以下、アドレスを単に括弧をつけて［３
Ｃ］と表示する。また、アドレス［３Ｃ］から読み出し
たデータをデータ［３Ｃ］として示すこととする。

【０１０８】尚、バースト長を［２］に設定した場合、
最終コラムアドレスは［３ＥＨ］となる。また、バース
ト長を［８］に設定した場合、最終コラムアドレスは
［３８Ｈ］となる。ＣＰＵ１２は、バースト長に対応し
てこれらの値をアドレスレジスタ３６に格納する。

【０１０９】コラム比較回路３５は、アドレスレジスタ
３６の比較アドレスと、コラムラッチ３４にラッチされ
たその時々のコラムアドレスと比較する。コラム比較回
路３５は、比較アドレスとコラムアドレスが一致した場
合、トリガ信号ＢＴＧをＡＮＤ回路５０に出力する。

【０１１０】コラムラッチ３４は、ラッチ信号を加算器
４６とアドレス連続検出回路（以下、単に検出回路とい
う）４７に出力する。加算器４６は、リード信号ＲＤ／
ライト信号ＷＲが入力される。加算器４６は、前記コラ
ムラッチ３４から入力されるコラムアドレスをラッチす
る機能を有する。加算器４６は、リード信号ＲＤ／ライ
ト信号ＷＲが入力されると、ラッチしたコラムアドレス
に［１］を加算し、その加算結果を検出回路４７に出力
する。その後、加算器４６は、コラムラッチ３４から入
力されるコラムアドレスをラッチする。

【０１１１】検出回路４７は、入力信号に基づいて、連
続したアドレスに対するアクセスがあるか否かを検出す
る。検出回路４７は、加算器４６の出力信号とコラムラ
ッチ３４の出力信号を比較する。加算器４６は、１つ前
にコラムラッチ３４から出力されるコラムアドレスに
［１］加算した結果を出力信号として出力する。

【０１１２】従って、アクセスアドレスが連続している
場合、加算器４６から出力されるアドレスとコラムラッ
チ３４から出力されるコラムアドレスは一致する。これ
により、検出回路４７は、加算器４６の出力信号とコラ
ムラッチ３４の出力信号が一致しているか否かを検出
し、その検出結果を連続アクセスカウンタ（以下、単に
カウンタという）４８とＯＲ回路４５に出力する。

【０１１３】ＯＲ回路４５には、前記バンク比較回路２
３の出力信号とロー比較回路４４の出力信号が入力され
る。ＯＲ回路４５は、各回路２３，４４，４７の出力信
号を論理和演算し、その演算結果をカウンタ４８に出力
する。

【０１１４】カウンタ４８は、検出回路４７の出力信号
に基づいて、アクセスアドレスが連続している場合に、
ＯＲ回路４５の出力信号に基づいてカウント値をカウン
トアップする。カウンタ４８は、検出回路４７の出力信
号に基づいて、アクセスアドレスが連続していない場
合、カウント値をクリアする。カウンタ４８はカウント
値を比較器４９に出力する。

【０１１５】比較器４９は、レジスタ４９ａを含む。レ
ジスタ４９ａには、予め連続判定データが格納されてい
る。連続判定データは、いくつのコラムアドレスが連続
してアクセスされたかを判定するためのデータであり、
予め図１のＣＰＵ１２により設定される。

【０１１６】比較器４９は、カウンタ４８の出力信号
（カウント値）とレジスタ４９ａに格納された連続判定
データを比較しする。そして、比較器４９は、カウンタ
４８の出力信号（カウント値）と連続判定データが一致
する場合に、Ｈレベルの判定信号Ｓ１をＡＮＤ回路５０
に出力する。

【０１１７】尚、レジスタ４９ａに記憶した連続判定デ
ータをカウンタ４８にカウントの初期値としてロードす
る構成してもよい。カウンタ４８は、ロードされた連続
判定データをカウント値にセットし、そのカウント値か
ら前記検出回路４７の出力信号とＯＲ回路の出力信号に
基づいてダウンカウントする。そして、カウンタ４８
は、カウント値が所定値（例えば０）になったときにＨ
レベルの判定信号Ｓ１をＡＮＤ回路５０に出力する構成
としても良い。また、カウンタ４８は、ロードされた連
続判定データをカウント値にセットし、そのカウント値
からアップカウントする。そして、カウンタ４８は、カ
ウント値が所定値又はオーバーしたときにＨレベルの判
定信号Ｓ１をＡＮＤ回路５０に出力する構成としてもよ
い。

【０１１８】ＡＮＤ回路５０には、前記コラム比較回路
３５の出力信号が入力される。ＡＮＤ回路５０は、比較
器４９から出力される判定信号Ｓ１とコラム比較回路３
５の出力信号を論理積演算し、その演算結果をＯＲ回路
３３に出力する。

【０１１９】ＯＲ回路３３は、バンク比較回路２３の出
力信号、ＡＮＤ回路５０の出力信号、ＳＤＲＡＭ１８が
アイドル状態にあるときにリード命令が入力されたこと
を示す信号ＩＲＤが入力される。ＯＲ回路３３は、それ
らの信号を論理和演算し、演算結果をコマンド生成部３
７に出力する。

【０１２０】コマンド生成部３７は、ＯＲ回路３３の出
力信号に基づいてアクティブコマンドを生成し、図２３
のＳＤＲＡＭ１８に対してアクティブコマンドを発行す
る機能を有する。そして、コマンド生成部３７は、リー
ド信号ＲＤに基づいてリードコマンドを、ライト信号Ｗ
Ｒに基づいてライトコマンドを発行する機能を有する。
また、コマンド生成部３７は、各コマンドに対して図１
のＣＰＵ１２を待機させる必要がある場合に、その待機
期間だけＨレベルのウエイト信号ＷＡＩＴを内部バス１
７に出力する機能を有する。

【０１２１】次に、上記のように構成されたインタフェ
ース４１の作用を、図８のタイミング図を用いて説明す
る。今、時刻ｔ１において、ＳＤＲＡＭ１８からコラム
アドレス［３Ａ］に記憶されたデータＤＴ（以下、アド
レスに対応してデータ［３Ａ］という）が読み出されて
いる。そして、コラムアドレス［２Ｃ］（図８の左端）
からコラムアドレス［３Ａ］までアクセスが連続してい
る。この時、図４８のカウンタ４８は、検出回路４７の
検出結果に基づいてカウント値［Ｅ］を出力している。

【０１２２】次に、時刻ｔ２において、図１のＣＰＵ１
２は、次のアドレスのデータを読み出すべくリード信号
ＲＤ及びアクセスアドレス［３Ｂ］をインタフェース４
１に出力する。インタフェース４１は、リードコマンド
［ＲＤ］及びアクセスアドレス［３Ｂ］をＳＤＲＡＭ１
８に出力する。ＳＤＲＡＭ１８は、リードコマンド［Ｒ
Ｄ］及びアクセスアドレス［３Ｂ］に応答してデータ
［３Ｂ］を出力する。

【０１２３】この時、インタフェース４１のコラムラッ
チ３４は、アクセスアドレスのビット５〜０をコラムア
ドレス［３Ｂ］としてラッチし、ラッチしたアドレスを
加算器４６と検出回路４７に出力する。加算器４６は、
先にラッチしたコラムアドレス［３Ａ］に［１］加算し
た加算結果を検出回路４７に出力する。この時、加算器
４６から出力されるアドレス［３Ｂ］と、コラムラッチ
３４から出力されるコラムアドレス［３Ｂ］が一致す
る。そのため、カウンタ４８は、検出回路４７から出力
される信号に基づいてカウントアップし、カウント値
［Ｆ］を比較器４９に出力する。

【０１２４】比較器４９のレジスタ４９ａには、予め図
１のＣＰＵ１２から値［Ｆ］の連続判定データが記憶さ
れている。従って、比較器４９は、カウンタ４８から出
力されるカウント値［Ｆ］とレジスタ４９ａに記憶され
た連続判定データが一致するため、Ｈレベルの判定信号
Ｓ１を出力する。これにより、インタフェース４１は、
連続アクセスを確認する。

【０１２５】次に、時刻ｔ３において、図１のＣＰＵ１
２は、次のアドレスのデータを読み出すべくリード信号
ＲＤ及びアクセスアドレス［３Ｃ］をインタフェース４
１に出力する。インタフェース４１は、リードコマンド
［ＲＤ］及びアクセスアドレス［３Ｃ］をＳＤＲＡＭ１
８に出力する。

【０１２６】この時、インタフェース４１のコラム比較
回路は、コラムラッチ３４から出力されるコラムアドレ
ス［３Ｃ］がアドレスレジスタ３６に記憶された比較ア
ドレスと一致するため、Ｈレベルのトリガ信号ＢＴＧを
ＡＮＤ回路に出力する。ＡＮＤ回路には、Ｈレベルの判
定信号Ｓ１が入力されている。これにより、ＡＮＤ回路
は、Ｈレベルの信号を出力する。

【０１２７】コマンド生成部３７には、ＡＮＤ回路の出
力信号がＯＲ回路を介して入力される。コマンド生成部
３７は、ＡＮＤ回路の出力信号に応答して時刻ｔ４にお
いて次バンク［１］に対するアクティブコマンド［ＡＣ
Ｔ］を発行する。これにより、インタフェース４１は、
バンク［０］の最終コラムアドレス［３Ｆ］が入力され
るよりも前に次のバンク［１］に対するアクティブコマ
ンド［ＡＣＴ］を発行する。

【０１２８】即ち、インタフェース４１は、連続アクセ
スを確認した後、バンク［０］の比較アドレスに対応し
て次のバンク［１］に対するアクティブコマンド［ＡＣ
Ｔ］を発行する。

【０１２９】ＳＤＲＡＭ１８は、アクティブコマンド
［ＡＣＴ］に応答してＲＡＳ−ＣＡＳディレイ時間ｔＲ
ＣＤ経過後にバンク［１］に対するアクセスを可能とす
る。このバンク［１］がアクセス可能となるタイミング
は、バンク［０］の最終コラムアドレスに対するデータ
が読み出されるよりも前である。即ち、時刻ｔ５におい
て、データ［３Ｆ］が読み出されたとき、ＳＤＲＡＭ１
８のバンク［１］はアクティブ状態にある。そのため、
インタフェース４１は、時刻ｔ６において、リードコマ
ンド［ＲＤ］及びコラムアドレス［４０］をＳＤＲＡＭ
１８に発行する事ができる。即ち、インタフェース４１
は、バンク［０］からバンク［１］にバンクが遷移する
ときにも、ＲＡＳ−ＣＡＳディレイ時間ｔＲＣＤの間待
つことなくリードコマンド［ＲＤ］を発行することがで
きる。このことは、連続アクセスにおけるオーバーヘッ
ドを少なくする。

【０１３０】尚、インタフェース４１に図５のＦＩＦＯ
３８を備えて実施してもよい。図９は、インタフェース
４１に図５のＦＩＦＯ３８を備えた場合のタイミング図
を示す。

【０１３１】この場合、インタフェース４１は、時刻ｔ
１において上記と同様に、連続アクセスを確認した後、
バンク［０］の比較アドレスに対応して次のバンク
［１］に対するアクティブコマンド［ＡＣＴ］を発行す
る。そして、インタフェース４１は、ＦＩＦＯ３８によ
りデータの読み出しを待つことなく、時刻ｔ２におい
て、ＳＤＲＡＭ１８に対して、リードコマンド［ＲＤ］
及びコラムアドレス［４０］を発行する。このことは、
データ［３Ｆ］に続いてデータ［４０］の読み出しを可
能とし、ＣＡＳレイテンシＣＬの時間待ちを省略するこ
とができる。

【０１３２】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）アクセスアドレスが連続している回数をカウント
し、該カウント結果に基づいてＳＤＲＡＭ１８が所定回
数以上連続してアクセスした連続アクセスを確認した場
合、次のバンクも連続してアクセスされる可能性が高い
ため、コラムアドレスが比較アドレスと一致した場合に
次のバンクに対するアクティブコマンドを発行するよう
にした。その結果、ＳＤＲＡＭ１８に対するアクセスに
おけるオーバーヘッドが少なくなるため、その分アクセ
スを高速に行うことができる。

【０１３３】（２）連続アクセスを判定するために予め
記憶された判定データをカウントの初期値とし、該初期
値からアクセスアドレスが連続している場合にカウント
するようにしたため、アクセスの連続性を容易に確認で
きると共に、アクセスアドレスの連続数を容易に変更す
ることができる。

【０１３４】（第三実施形態）以下、本発明を具体化し
た第三実施形態を図１０〜図１５に従って説明する。図
１０は、本実施形態のＳＤＲＡＭインタフェース（以
下、単にインタフェースという）５１のブロック回路図
を示す。インタフェース５１は、図１のインタフェース
３２に代えて用いられる。尚、本実施形態のインタフェ
ース５１は、２ビットの命令と２４ビットのアドレス信
号に対応して構成されている。

【０１３５】インタフェース５１は、第１，第２命令バ
ッファ５２，５３、第１，第２アドレスバッファ５４，
５５、第１，第２セレクタ５６，５７、コマンド生成部
５８、アドレスマルチプレクサ５９、バンク及びローア
ドレス比較器６０、命令比較器６１、選択信号生成回路
６２を含む。命令比較器６１は、ライト比較器６１ａ、
リード比較器６１ｂを含む。選択信号生成回路６２は、
インバータ回路６３〜６５、ＯＲ回路６６、及び、ＡＮ
Ｄ回路６７，６８を含む。

【０１３６】第１，第２命令バッファ５２，５３は、２
ビットの命令に対応した２個のフリップフロップを含
む。第１，第２命令バッファ５２，５３は、クロック信
号ＣＬＫの立ち上がりエッジに基づいて入力信号をラッ
チし、ラッチ結果を出力する。

【０１３７】第１命令バッファ５２には、図１のＣＰＵ
１２が出力する２ビットの命令ＣＯＭが入力される。第
２命令バッファ５３には、第１命令バッファ５２の出力
信号が入力される。第１命令バッファ５２は、その時の
命令をラッチし、第２命令バッファ５３は、第１命令バ
ッファ５２にラッチされた命令よりも１つ前の命令をラ
ッチする。以降、第１命令バッファ５２がラッチした命
令を第１命令ＣＯＭ１、第２命令バッファ５３がラッチ
した命令を第２命令ＣＯＭ２とする。

【０１３８】第１，第２アドレスバッファ５４，５５
は、２４ビットのアドレスに対応した２４個のフリップ
フロップを含む。第１，第２アドレスバッファ５４，５
５は、クロック信号ＣＬＫの立ち上がりエッジに基づい
て入力信号をラッチし、ラッチ結果を出力する。

【０１３９】第１アドレスバッファ５４には、図１のＣ
ＰＵ１２が出力する２４ビットのアドレスＡＤが入力さ
れる。第２アドレスバッファ５５には、第１アドレスバ
ッファ５４の出力信号が入力される。第１アドレスバッ
ファ５４は、その時のアドレスをラッチし、第２アドレ
スバッファ５５は、第１アドレスバッファ５４にラッチ
されたアドレスよりも１つ前のアドレスをラッチする。
以降、第１アドレスバッファ５４がラッチしたアドレス
を第１アドレスＡＤ１、第２アドレスバッファ５５がラ
ッチしたアドレスを第２アドレスＡＤ２とする。

【０１４０】第１セレクタ５６には、第１，第２命令バ
ッファ５２，５３の出力信号、即ち第１，第２命令ＣＯ
Ｍ１，ＣＯＭ２と、選択信号ＳＥＬが入力される。第１
セレクタ５６は、選択信号ＳＥＬに応答して第１，第２
命令ＣＯＭ１，ＣＯＭ２のうちの何れか一方を選択し、
その選択した命令を選択命令ＣＭＤとしてコマンド生成
部５８（コマンド・ステートマシン）に出力する。

【０１４１】コマンド生成部５８には、アドレスヒット
情報が入力される。アドレスヒット情報は、選択命令Ｃ
ＭＤに対するバンク判定信号、ロー判定信号を含む。コ
マンド生成部５８は、選択命令ＣＭＤとアドレスヒット
情報に基づいて、制御信号ＲＡＳバー、ＣＡＳバー、Ｗ
Ｅバーの組み合わせによるコマンドの発行、アドレス選
択信号ＡＳＥＬ、及び第１バッファイネーブル信号ＢＥ
Ｎ１を出力する。

【０１４２】コマンド生成部５８は、インタフェース５
１の動作状態に応じて前記第１バッファイネーブル信号
ＢＥＮ１を出力する機能を有する。コマンド生成部５８
は、要求の処理中ではなく、新たな要求の受付が可能な
状態にある時にＨレベル（［１］）の第１バッファイネ
ーブル信号ＢＥＮ１を出力する。

【０１４３】第２セレクタ５７には、第１，第２アドレ
スバッファ５４，５５の出力信号、即ち第１，第２アド
レスＡＤ１，ＡＤ２と、選択信号ＳＥＬが入力される。
第２セレクタ５７は、選択信号ＳＥＬに応答して第１，
第２アドレスＡＤ１，ＤＡ２のうちの何れか一方を選択
し、その選択したアドレスを選択アドレスＡＤＲとして
アドレスマルチプレクサ５９に出力する。

【０１４４】アドレスマルチプレクサ５９には、アドレ
ス選択信号ＡＳＥＬが入力される。アドレスマルチプレ
クサ５９は、アドレス選択信号ＡＳＥＬに基づいて、２
４ビットの選択アドレスＡＤＲを１２ビットのアドレス
信号Ａ０〜Ａ１１に時分割（マルチプレクス）して出力
する。

【０１４５】バンク及びローアドレス比較器（以下、単
にアドレス比較器という）６０には、前記第１，第２ア
ドレスＡＤ１，ＡＤ２と、選択アドレスＡＤＲが入力さ
れる。アドレス比較器６０は、選択アドレスＡＤＲをラ
ッチした値と第１，第２アドレスＡＤ１，ＡＤ２を比較
し、その比較結果に基づいてアドレスヒット情報を出力
する。

【０１４６】選択アドレスＡＤＲは、第２アドレスバッ
ファ５５にラッチされた第２アドレスＡＤ２が対応する
命令より１つ前の命令に対応して第２セレクタ５７から
出力されるアドレスである。

【０１４７】例えば、第１命令ＣＯＭ１に対応したアド
レスが第１アドレスバッファ５４に第１アドレスＡＤ１
としてラッチされている。この場合、第２アドレスバッ
ファ５５は第２命令ＣＯＭ２に対応するアドレスを第２
アドレスＡＤ２としてラッチしいる。そして、選択アド
レスＡＤＲは、選択信号ＳＥＬに応答して第１，第２ア
ドレスのうちの一方が選択される。従って、アドレス比
較器６０は、連続する３つの命令に対するアドレスを比
較し、その比較結果に基づいてアドレスビット情報を出
力する。

【０１４８】アドレス（選択アドレスＡＤＲ、第１，第
２アドレスＡＤ１，ＡＤ２）は、ローアドレス、バンク
アドレス、コラムアドレスを含む。例えば、ローアドレ
スは１１ビットの信号、バンクアドレスは１ビットの信
号、コラムアドレスは１０ビットの信号にて構成され
る。アドレスヒット情報は、第１，第２バンク判定信号
Ｓ１１，Ｓ１２、第１，第２ロー判定信号Ｓ１３，Ｓ１
４にて構成される。

【０１４９】アドレス比較器６０は、選択アドレスＡＤ
Ｒをラッチした値のバンクアドレス，ローアドレスと、
第１，第２アドレスＡＤ１，ＡＤ２のバンクアドレス，
ローアドレスをそれぞれ比較結果する。

【０１５０】アドレス比較器６０は、保持しているアド
レスのバンクアドレスと第１アドレスＡＤ１のバンクア
ドレスが一致（バンクヒット）する場合、Ｈレベルの第
１バンク判定信号Ｓ１１を出力する。アドレス比較器６
０は、保持しているアドレスのローアドレスと第１アド
レスＡＤ１のローアドレスが一致（ローヒット）する場
合、Ｈレベルの第１ロー判定信号Ｓ１３を出力する。

【０１５１】アドレス比較器６０は、保持しているアド
レスのバンクアドレスと第２アドレスＡＤ２のバンクア
ドレスが一致（バンクヒット）する場合、Ｈレベルの第
２バンク判定信号Ｓ１２を出力する。アドレス比較器６
０は、選択アドレスＡＤＲのローアドレスと第２アドレ
スＡＤ２のローアドレスが一致（ローヒット）する場
合、Ｈレベルの第２ロー判定信号Ｓ１４を出力する。

【０１５２】第１インバータ回路６３は、第２バンク判
定信号Ｓ１２を反転し、その反転信号をＯＲ回路６６に
出力する。第２インバータ回路６４は、第２ロー判定信
号Ｓ１４を反転し、その反転信号をＯＲ回路６６に出力
する。ＯＲ回路６６は、第１，第２インバータ回路６
３，６４の出力信号を論理和演算し、その演算結果を第
２判定信号Ｓ１５として第１ＡＮＤ回路６７に出力す
る。

【０１５３】詳述すれば、前記アドレス比較器６０は、
第２アドレスＡＤ２がバンクヒットした場合にＨレベル
の第２バンク判定信号Ｓ１２を出力し、第２アドレスＡ
Ｄ２のバンクアドレスが保持しているアドレスのバンク
アドレスと一致しないバンクミスの場合にＬレベルの第
２バンク判定信号Ｓ１２を出力する。また、アドレス比
較器６０は、第２アドレスＡＤ２がローヒットした場合
にＨレベルの第２ロー判定信号Ｓ１４を出力し、第２ア
ドレスＡＤ２のローアドレスが保持しているアドレスの
ローアドレスと一致しないローミスの場合にＬレベルの
第２ロー判定信号Ｓ１４を出力する。

【０１５４】従って、ＯＲ回路６６は、２つの入力信号
のうちの少なくとも一方がＨレベル、即ち、第２アドレ
スＡＤ２がバンクミス又はローミスした場合にＨレベル
の判定信号Ｓ１５を第１ＡＮＤ回路６７に出力する。

【０１５５】第１ＡＮＤ回路６７の入力端子には、ライ
ト比較器６１ａとリード比較器６１ｂが接続されてい
る。ライト比較器６１ａには、前記第２命令ＣＯＭ２、
即ち第２命令バッファ５３の出力信号が入力される。ラ
イト比較器６１ａは、第２命令ＣＯＭ２がライト命令か
否かを判断する。リード比較器６１ｂは、判断結果に基
づいて、第２命令ＣＯＭ２がライト命令の場合にＨレベ
ルのライト判定信号Ｓ１６を第１ＡＮＤ回路６７に出力
する。

【０１５６】リード比較器６１ｂには、前記第１命令Ｃ
ＯＭ１、即ち第１命令バッファ５２の出力信号が入力さ
れる。リード比較器６１ｂは、第１命令ＣＯＭ１がリー
ド命令か否かを判断する。リード比較器６１ｂは、判断
結果に基づいて、第１命令ＣＯＭ１がリード命令の場合
にＨレベルのリード判定信号Ｓ１７を第１ＡＮＤ回路６
７に出力する。

【０１５７】第１ＡＮＤ回路６７は、第１バンク判定信
号Ｓ１１、第１ロー判定信号Ｓ１３、第２判定信号Ｓ１
５、ライト判定信号Ｓ１６、リード判定信号Ｓ１７を論
理積演算し、その演算結果を選択信号ＳＥＬとして出力
する。

【０１５８】詳述すれば、Ｈレベルの第１バンク判定信
号Ｓ１１は、第１アドレスＡＤ１がバンクヒットした場
合を示す。Ｈレベルの第１ロー判定信号Ｓ１３は、第１
アドレスＡＤ１がローヒットした場合を示す。Ｈレベル
の第２判定信号Ｓ１５は、第２アドレスＡＤ２がバンク
ミス又はローミスした場合を示す。Ｈレベルのライト判
定信号Ｓ１６は、第１命令ＣＯＭ１がライト命令である
ことを示す。更に、Ｈレベルのリード判定信号Ｓ１７
は、第２命令ＣＯＭ２がリード命令であることを示す。

【０１５９】従って、第１ＡＮＤ回路６７は、第１アド
レスＡＤ１がバンクヒット且つローヒット、第２アドレ
スＡＤ２がバンクミス又はローミス、第１命令ＣＯＭ１
がライト命令、且つ、第２命令ＣＯＭ２がリード命令の
時にＨレベルの選択信号ＳＥＬを出力する。換言すれ
ば、図１のＣＰＵ１２がリード命令に続いてライト命令
を出力し、リード命令に対応するアドレスがバンクミス
又はローミスであってライト命令に対応するアドレスが
バンクヒット及びローヒットした場合に、第１ＡＮＤ回
路６７はＨレベルの選択信号ＳＥＬを出力する。

【０１６０】選択信号ＳＥＬは、第３インバータ回路６
５により反転され、その反転選択信号ＳＥＬが第２ＡＮ
Ｄ回路６８に入力される。第２ＡＮＤ回路６８には、前
記第１バッファイネーブル信号ＢＥＮ１が入力される。
第２ＡＮＤ回路６８は、反転選択信号ＳＥＬと第１バッ
ファイネーブル信号ＢＥＮ１を論理積演算し、その演算
結果を第２バッファイネーブル信号ＢＥＮ２として第２
命令バッファ５３、第２アドレスバッファ５５に出力す
る。

【０１６１】図１１は、アドレス比較器６０の回路図を
示す。アドレス比較器６０は、バンクアドレス比較器６
０ａとローアドレス比較器６０ｂを含む。

【０１６２】バンクアドレス比較器６０ａは、フリップ
フロップ回路（以下、ＦＦ回路という）７１、否定排他
的論理和回路（以下、ＥＮＯＲ回路という）７２，７３
を含む。

【０１６３】ＦＦ回路７１には、選択アドレスＡＤＲに
含まれる１ビットのバンクアドレスＢＡが入力される。
ＦＦ回路７１は、１ビットのバンクアドレスをラッチ可
能に構成される。ＦＦ回路７１は、イネーブル信号ＢＥ
Ｎ１及びクロック信号ＣＬＫに基づいてバンクアドレス
ＢＡをラッチし、そのラッチ信号をＥＮＯＲ回路７２，
７３に出力する。

【０１６４】第１ＥＮＯＲ回路７２には、ＦＦ回路７１
の出力信号と、第１アドレスＡＤ１に含まれる１ビット
の第１バンクアドレスＢＡ１が入力される。第１ＥＮＯ
Ｒ回路７２は、出力信号と第１バンクアドレスＢＡ１を
排他的否定論理和演算し、その演算結果を反転した信号
を第１バンク判定信号Ｓ１１として出力する。

【０１６５】前記ＦＦ回路７１の出力信号は、選択アド
レスＡＤＲを保持したアドレスに含まれるバンクアドレ
スＢＡである。従って、第１ＥＮＯＲ回路７２は、第１
バンクアドレスＢＡ１と、保持しているバンクアドレス
が一致する場合にＨレベルの第１バンク判定信号Ｓ１１
を、一致しない場合にＬレベルの第１バンク判定信号Ｓ
１１を出力する。

【０１６６】第２ＥＮＯＲ回路７３には、ＦＦ回路７１
の出力信号と、第２アドレスＡＤ２に含まれる１ビット
の第２バンクアドレスＢＡ２が入力される。第２ＥＮＯ
Ｒ回路７３は、出力信号と第２バンクアドレスＢＡ２を
排他的否定論理和演算し、その演算結果を反転した信号
を第２バンク判定信号Ｓ１２として出力する。

【０１６７】前記ＦＦ回路７１の出力信号は、選択アド
レスＡＤＲを保持したアドレスに含まれるバンクアドレ
スＢＡである。従って、第２ＥＮＯＲ回路７３は、第２
バンクアドレスＢＡ２と、保持しているバンクアドレス
が一致する場合にＨレベルの第２バンク判定信号Ｓ１２
を、一致しない場合にＬレベルの第２バンク判定信号Ｓ
１２を出力する。

【０１６８】ローアドレス比較器６０ｂは、フリップフ
ロップ回路（以下、ＦＦ回路という）７４、排他的否定
論理和回路（以下、ＥＮＯＲ回路という）７５ａ〜７５
ｎ，７６ａ〜７６ｎ、ＡＮＤ回路７７，７８を含む。

【０１６９】ＦＦ回路７４には、選択アドレスＡＤＲに
含まれる１１ビットのローアドレスＲＡが入力される。
ＦＦ回路７４は、１１ビットのローアドレスＲＡをラッ
チ可能に構成される。ＦＦ回路７４は、クロック信号Ｃ
ＬＫの立ち上がりエッジに基づいてローアドレスＲＡを
ラッチし、ラッチ結果を第１，第２ＥＮＯＲ回路７５ａ
〜７５ｎ，７６ａ〜７６ｎに出力する。

【０１７０】第１，第２ＥＮＯＲ回路７５ａ〜７５ｎ，
７６ａ〜７６ｎは、ローアドレスＲＡのビット数に対応
した数だけそれぞれ備えられる。各第１ＥＮＯＲ回路７
５ａ〜７５ｎには、ＦＦ回路７４の出力信号が１ビット
ずつ入力される。各第１ＥＮＯＲ回路７５ａ〜７５ｎに
は、第１アドレスＡＤ１に含まれる１１ビットの第１ロ
ーアドレスＲＡ１がそれぞれ１ビットずつ入力される。
第１ＥＮＯＲ回路７５ａ〜７５ｎは、出力信号と第１ロ
ーアドレスＲＡ１を排他的否定論理和演算し、その演算
結果を第１ＡＮＤ回路７７に出力する。第１ＡＮＤ回路
７７は、各ＥＮＯＲ回路７５ａ〜７５ｎの出力信号を論
理積演算し、その結果を第１ロー判定信号Ｓ１３として
出力する。

【０１７１】前記ＦＦ回路７４の出力信号は、選択アド
レスＡＤＲを保持したアドレスに含まれるローアドレス
ＲＡである。従って、第１ＡＮＤ回路７７は、第１ロー
アドレスＲＡ１と保持しているローアドレスが一致する
場合にＨレベルの第１ロー判定信号Ｓ１３を、一致しな
い場合にＬレベルの第１ロー判定信号Ｓ１３を出力す
る。

【０１７２】各第２ＥＮＯＲ回路７６ａ〜７６ｎには、
ＦＦ回路７４から出力される１１ビットの出力信号がそ
れぞれ１ビットずつ入力される。各第１ＥＮＯＲ回路７
６ａ〜７６ｎには、第２アドレスＡＤ２に含まれる１１
ビットの第２ローアドレスＲＡ２がそれぞれ１ビットず
つ入力される。第２ＥＮＯＲ回路７６ａ〜７６ｎは、出
力信号と第２ローアドレスＲＡ１を排他的否定論理和演
算し、その演算結果を第２ＡＮＤ回路７８に出力する。
第２ＡＮＤ回路７８は、各ＥＮＯＲ回路７６ａ〜７６ｎ
の出力信号を論理積演算し、その結果を第２ロー判定信
号Ｓ１４として出力する。

【０１７３】前記ＦＦ回路７４の出力信号は、選択アド
レスＡＤＲを保持したアドレスに含まれるローアドレス
ＲＡである。従って、第２ＡＮＤ回路７７は、保持して
いるローアドレスとローアドレスＲＡが一致する場合に
Ｈレベルの第２ロー判定信号Ｓ１４を、一致しない場合
にＬレベルの第２ロー判定信号Ｓ１４を出力する。

【０１７４】図１２は、ライト比較器６１ａの回路図を
示す。ライト比較器６１ａは、インバータ回路７９、Ｎ
ＯＲ回路８０を含む。インバータ回路７９には、第２命
令ＣＯＭ２のビット１が入力される。インバータ回路７
９は、ビット１の状態を反転し、その結果をＮＯＲ回路
８０に出力する。

【０１７５】ＮＯＲ回路８０は、インバータ回路７９の
出力信号と第２命令ＣＯＭ２のビット０を否定論理和演
算し、その演算結果をリード判定信号Ｓ１７として出力
する。従って、ライト比較器６１ａは、［１０］（２進
数）の第２命令ＣＯＭ２に応答してＨレベルのライト判
定信号Ｓ１６を出力する。

【０１７６】図１３は、リード比較器６１ｂの回路図を
示す。リード比較器６１ｂは、ＮＯＲ回路８１を含む。
ＮＯＲ回路８１には、第１命令ＣＯＭ１のビット１，０
が入力される。ＮＯＲ回路８１は、ビット１，０を否定
論理和演算し、その演算結果をリード判定信号Ｓ１７と
して出力する。従って、リード比較器６１ｂは、［０
０］（２進数）の第１命令ＣＯＭ１に応答してＨレベル
のリード判定信号Ｓ１７を出力する。

【０１７７】図１４に示すように、アドレスマルチプレ
クサ５９には、前記選択アドレスＡＤＲと、全バンクプ
リチャージＰＡＬＬ、片バンクプリチャージＰＲＥ、モ
ードレジスタセットＭＲＳが入力される。アドレスマル
チプレクサ５９は、アドレス選択信号ＡＳＥＬに基づい
て前記選択アドレスＡＤＲの上位１２ビット、選択アド
レスＡＤＲの下位１２ビット、全バンクプリチャージＰ
ＡＬＬ、片バンクプリチャージＰＲＥ、モードレジスタ
セットＭＲＳの内の１つを選択し、その選択結果をアド
レス信号Ａ１１〜Ａ０として図１のＳＤＲＡＭ１８に出
力する。

【０１７８】ＳＤＲＡＭ１８は、全バンクプリチャージ
ＰＡＬＬに応答して全てのバンクのプリチャージを行
う。プリチャージは、ビットラインを再書き込みし、内
部ローアドレスラインをリセットする。ＳＤＲＡＭ１８
は、片バンクプリチャージＰＲＥに応答し、該プリチャ
ージＰＲＥにて指定されるバンクのプリチャージを行
う。ＳＤＲＡＭ１８は、モードレジスタセットＭＲＳに
応答し、前記バースト長ＢＬ、ＣＡＳレイテンシＣＬを
セットする。

【０１７９】次に、上記のように構成されたインタフェ
ース５１の作用を図１５に従って詳述する。今、図１の
ＣＰＵ１２は、ＳＤＲＡＭ１８のバンク［０］に対する
アクセスを行っている。次に、ＣＰＵ１２は、プログラ
ムデータに従って、本実施形態のインタフェース５１に
対してバンク［１］に対する書き込み動作、バンク
［０］に対する読み出し動作を行う。即ち、ＣＰＵ１２
は、バンク［１］に対するライト命令を出力し、次にバ
ンク［０］に対するリード命令をインタフェース５１に
出力する。また、リード命令に対するローアドレスは、
現在アクセスしているバンク［０］のローアドレスと同
一である。

【０１８０】インタフェース５１の第２命令バッファ５
３は、先に出力されたライト命令を第２命令ＣＯＭ２と
してラッチする。第２アドレスバッファ５５は、ライト
命令を行うバンク［０］のバンクアドレスを含むアドレ
スを第２アドレスＡＤ２としてラッチする。

【０１８１】第１命令バッファ５２は、ライト命令の次
に出力されたリード命令を第１命令ＣＯＭ１としてラッ
チする。第１アドレスバッファ５４は、リード命令を行
うバンク［１］のバンクアドレスを含むアドレスを第１
アドレスＡＤ１としてラッチする。

【０１８２】アドレス比較器６０は、保持しているアド
レスのバンクアドレス，ローアドレスが、第１アドレス
ＡＤ１のバンクアドレスＢＡ１，ローアドレスＲＡ１と
それぞれ一致するため、Ｈレベルの第１バンク判定信号
Ｓ１１，第１ロー判定信号Ｓ１３を出力する。また、ア
ドレス比較器６０は、保持しているアドレスのバンクア
ドレスＢＡと第２アドレスのバンクアドレスＢＡ２が一
致しないので、Ｌレベルの第２バンク判定信号Ｓ１２を
出力する。この第１バンク判定信号Ｓ１２に基づいて、
ＯＲ回路６６は、Ｈレベルの判定信号Ｓ１５を出力す
る。

【０１８３】ライト比較器６１ａは、第２命令バッファ
５３にラッチされた第２命令ＣＯＭ２がライト命令であ
るため、Ｈレベルのライト判定信号Ｓ１６を出力する。
リード比較器６１ｂは、第１命令バッファ５２にラッチ
された第１命令ＣＯＭ１がリード命令であるため、Ｈレ
ベルのリード判定信号Ｓ１７を出力する。第１ＡＮＤ回
路６７は、Ｈレベルの各判定信号Ｓ１１，Ｓ１２，Ｓ１
５，Ｓ１６，Ｓ１７に基づいてＨレベルの選択信号ＳＥ
Ｌを第１，第２セレクタ５６，５７に出力する。

【０１８４】第１セレクタ５６は、Ｈレベルの選択信号
ＳＥＬに基づいて、第１命令バッファ５２から出力され
る第１命令ＣＯＭ１を選択コマンドＣＭＤとしてコマン
ド生成部５８に出力する。その後、第１セレクタ５６
は、第２命令バッファ５３にラッチされたライト命令を
コマンド生成部５８に選択命令ＣＭＤとして出力する。

【０１８５】従って、コマンド生成部５８には、第２命
令バッファ５３にラッチされたライト命令よりも先に、
そのライト命令よりも後に図１のＣＰＵ１２から出力さ
れたリード命令が入力される。その後、コマンド生成部
５８には、第２命令バッファ５３にラッチされたライト
命令が入力される。

【０１８６】第２セレクタ５７は、Ｈレベルの選択信号
ＳＥＬに基づいて、第１アドレスバッファ５４から出力
される第１アドレスＡＤ１を選択アドレスＡＤＲとして
アドレスマルチプレクサ５９に出力する。アドレスマル
チプレクサ５９は、コマンド生成部５８から入力される
アドレス選択信号ＡＳＥＬに基づいて、選択アドレスＡ
ＤＲを時分割したアドレス信号Ａ１１〜Ａ０を図１のＳ
ＤＲＡＭ１８に出力する。

【０１８７】これにより、インタフェース５１は、第
１，第２命令バッファ５２，５３と第１，第２アドレス
バッファ５４，５５にラッチされた命令，アドレスが所
定の条件に適合した場合に、命令及びアドレスの順番を
入れ替えてコマンドを発行する。

【０１８８】即ち、図１５（ａ）に示すように、時刻ｔ
１において、コマンド生成部５８は、選択コマンドＣＭ
Ｄ及び選択アドレスＡＤＲに基づいて、リードコマンド
［ＲＤ］及びバンクアドレス［０］をＳＤＲＡＭ１８に
発行する。次に、コマンド生成部５８は、時刻ｔ２にお
いてバンク［１］に対するアクティブコマンド［ＡＣ
Ｔ］を発行し、時刻ｔ３においてプリチャージコマンド
［ＰＲＥ］を発行する。そして、時刻ｔ４において、コ
マンド生成部５８は、ライトコマンド［ＷＲ］を発行す
る。

【０１８９】ところで、図２１に示す従来のインタフェ
ース１７では、ＣＰＵ１２から入力される順番でコマン
ドを発行する。即ち、インタフェース１７は、先ずバン
ク［１］に対するライトコマンド［ＷＲ］をＳＤＲＡＭ
１８に発行し、次にバンク［０］に対するリードコマン
ド［ＲＤ］を発行する。

【０１９０】これらのコマンドは、バンクが異なるた
め、コマンドに先だってアクティブコマンド［ＡＣ
Ｔ］、プリチャージコマンド［ＰＲＥ］を発行する必要
がある。即ち、図１５（ｂ）に示すように、インタフェ
ース１７は、時刻ｔ１においてバンク［１］に対するア
クティブコマンド［ＡＣＴ］を発行した後、ライトコマ
ンド［ＷＲ］を発行する。次に、インタフェース１７
は、バンク［０］に対してアクティブコマンド［ＡＣ
Ｔ］，プリチャージコマンド［ＰＲＥ］，リードコマン
ド［ＲＤ］を発行する。

【０１９１】この場合、従来のインタフェース１７は、
時刻ｔ１におけるアクティブコマンド［ＡＣＴ］の発行
からＲＡＳ−ＣＡＳディレイ時間ｔＲＣＤ経過した後で
なければライトコマンド［ＷＲ］，リードコマンド［Ｒ
Ｄ］を発行することができない。そして、リードコマン
ド［ＲＤ］に対して読み出すデータ［ＤＴ］の確定は、
リードコマンド［ＲＤ］を発行してからＣＡＳレイテン
シＣＬ経過した後である。

【０１９２】これに対し、本実施形態では、時刻ｔ１に
おいてバンク［０］に対するリードコマンド［ＲＤ］を
発行している。この場合、バンクの遷移がないため、イ
ンタフェース５１はアクティブコマンド［ＡＣＴ］を発
行しない。そして、インタフェース５１は、リードコマ
ンド［ＲＤ］を発行した後、バンク［１］に対するアク
ティブコマンド［ＡＣＴ］，プリチャージコマンド［Ｐ
ＲＥ］，ライトコマンド［ＷＲ］を発行する。そして、
リードコマンド［ＲＤ］に対するデータ［ＤＴ］の読み
出しは、ライトコマンド［ＷＲ］を発行するまでに終了
する。

【０１９３】これにより、リードコマンド［ＲＤ］及び
ライトコマンド［ＷＲ］に要する時間は、従来のインタ
フェース１７に比べて短くなる。このことは、ＳＤＲＡ
Ｍ１８に対するアクセスにおけるオーバーヘッドを従来
に比べて少なくする。

【０１９４】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）アドレス比較器６０にて保持しているアドレスに
対して第２アドレスＡＤ２のローアドレス又はバンクア
ドレスが一致せず、第１アドレスＡＤ１のローアドレス
及びバンクアドレスが一致する場合に、第１命令ＣＯＭ
１に対するリードコマンド［ＲＤ］を第２命令ＣＯＭ２
に対するライトコマンド［ＷＲ］よりも先にＳＤＲＡＭ
１８に出力するようにした。その結果、第２命令ＣＯＭ
２に対するアクティブコマンド［ＡＣＴ］の発行を省略
でき、その分オーバーヘッドが少なくなる。これによ
り、ＳＤＲＡＭ１８に対するアクセスを高速に行うこと
ができる。

【０１９５】尚、上記実施形態は、以下の態様で実施し
てもよい。 ○本実施形態では、ライト命令に続くリード命令に対し
て、リードコマンド［ＲＤ］とライトコマンド「ＷＲ」
を発行する順序を入れ替えてＳＤＲＡＭ１８に対するア
クセスにおけるオーバーヘッドを少なくするようにした
が、その他のコマンドの発行順序を入れ替えて行うよう
にしてもよい。例えば、バンク切り替えを伴うＳＤＲＡ
Ｍアクセス時に、発行順序を入れ替えて図１６（ａ）に
示すように、アクティブコマンド［ＡＣＴ］，プリチャ
ージコマンド［ＰＲＥ］，リードコマンド［ＲＤ］（又
はライトコマンド［ＷＲ］）を発行する。この場合、リ
ードコマンド［ＲＤ］の次のクロックサイクルでコマン
ド（例えばリードコマンド［ＲＤ］，アクティブコマン
ド［ＡＣＴ］）を発行することができる。

【０１９６】これに対し、従来の方法によるインタフェ
ースは、図１６（ｃ）に示すように、プリチャージコマ
ンド［ＰＲＥ］，アクティブコマンド［ＡＣＴ］，リー
ドコマンド［ＲＤ］を順番に発行する。この場合、アク
ティブコマンド［ＡＣＴ］を発行するまでに１クロック
サイクル必要である。そして、リードコマンド［ＲＤ］
の発行は、アクティブコマンド［ＡＣＴ］を発行してか
らＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤ経過した後である。
そのため、従来の方法では、図１６（ａ）に示す方法に
比べて１クロックサイクル分だけ次のコマンド発行が遅
れることになる。

【０１９７】また、図１６（ｂ）に示すように、リード
コマンド［ＲＤ］をプリチャージコマンド［ＰＲＥ］よ
りも先に発行する方法では、そのプリチャージコマンド
［ＰＲＥ］を発行する分だけ、従来よりも１クロックサ
イクル分遅れる、即ち、本実施形態に比べて２クロック
サイクル分遅れる。これらにより、上記の図１６（ａ）
に示す方法が、最もサイクル数が少なくなるため、ＳＤ
ＲＡＭに対するオーバーヘッドを少なくすることができ
る。

【０１９８】（第四実施形態）以下、本発明を具体化し
た第四実施形態を図１７〜図１９に従って説明する。
尚、説明の便宜上、上記各実施形態と同様の構成につい
ては同一の符号を付してその説明を一部省略する。

【０１９９】図１７は、図１のマイクロプロセッサ３１
を構成するクロック生成回路１３の一部回路図であり、
ＳＤＲＡＭ１８へ供給するクロック信号を制御するクロ
ック制御回路９１の回路図を示す。

【０２００】クロック制御回路９１は、インバータ回路
９２，９３、ＡＮＤ回路９４を含む。インバータ回路９
２，９３には、図１のＳＤＲＡＭインタフェース（以
下、ＳＤＲＡＭＩ／Ｆと略す）３２のクロック制御部か
ら出力される状態信号Ｓ２１，Ｓ２２がそれぞれ入力さ
れる。インバータ回路９２，９３は、状態信号Ｓ２１，
Ｓ２２をそれぞれ反転し、その反転信号をＡＮＤ回路９
４に出力する。尚、インバータ回路９２，９３には、図
７のＳＤＲＡＭＩ／Ｆ４１，図１０のＳＤＲＡＭＩ／Ｆ
５１のクロック制御部から出力される状態信号が入力さ
れることとしてもよい。

【０２０１】ＳＤＲＡＭＩ／Ｆ３２のクロック制御部
は、その時々の状態に応じたレベルの状態信号Ｓ２１，
Ｓ２２を出力する機能を有する。その機能を説明すれ
ば、ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、アイド
ル状態にある時にＨレベルの状態信号Ｓ２１を出力す
る。ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、パワー
ダウン状態にある時にＨレベルの状態信号Ｓ２２を出力
する。

【０２０２】ＡＮＤ回路９４には、インバータ回路９
２，９３の出力信号と共に、クロック信号ＣＬＫが入力
される。ＡＮＤ回路９４は、インバータ回路９２，９３
の出力信号が共にＨレベル、即ち、Ｌレベルの状態信号
Ｓ２１，Ｓ２２に応答してクロック信号ＣＬＫをクロッ
ク信号ＣＫ１としてＳＤＲＡＭ１８に出力する。ＡＮＤ
回路９４は、インバータ回路９２，９３の出力信号のう
ちの少なくとも一方がＬレベル、即ち、状態信号Ｓ２
１，Ｓ２２のうちの少なくとも一方がＨレベルの時にク
ロック信号ＣＫ１の出力を停止する。

【０２０３】上記したように、ＳＤＲＡＭＩ／Ｆ３２の
クロック制御部は、アイドル状態にあるときにＨレベル
の状態信号Ｓ２１を出力する。また、ＳＤＲＡＭＩ／Ｆ
３２のクロック制御部は、パワーダウン状態にある時に
Ｈレベルの状態信号Ｓ２２を出力する。

【０２０４】従って、クロック制御回路９１は、ＳＤＲ
ＡＭ１８がアイドル状態又はパワーダウン状態にある時
にクロック信号ＣＫ１の出力を停止する。すると、クロ
ック信号ＣＫ１をＳＤＲＡＭ１８に供給するための回路
部分（プロセッサ３１に含まれる回路部分）は動作を停
止する。このことは、マイクロプロセッサ３１の消費電
力を少なくする。

【０２０５】図１８は、図１のＳＤＲＡＭＩ／Ｆ３２の
クロック制御部の状態遷移図を示す。ＳＤＲＡＭＩ／Ｆ
３２のクロック制御部は、リセットされると、アイドル
状態ＩＤＬＥとなる。この状態において、ＳＤＲＡＭＩ
／Ｆ３２のクロック制御部は、Ｈレベルの状態信号Ｓ２
１を出力する。

【０２０６】ＳＤＲＡＭＩ／Ｆ３２のクロック制御部
は、アイドル状態ＩＤＬＥにある時にリード／ライト要
求がある（インタフェースからリードコマンド［ＲＤ］
／ライトコマンド［ＷＲ］が入力される）と、アイドル
状態ＩＤＬＥからビジー状態ＢＵＳＹへ遷移する。そし
て、ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、リード
／ライト動作を終了すると、ビジー状態ＢＵＳＹからア
イドル状態ＩＤＬＥへ遷移する。

【０２０７】ＳＤＲＡＭＩ／Ｆ３２のクロック制御部
は、アイドル状態ＩＤＬＥにある時にリフレッシュ要求
（リフレッシュコマンド［ＰＲＥ］，セルフリフレッシ
ュ等）があると、リフレッシュ状態ＲＥＦＬＥＳＨへ遷
移する。ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、リ
フレッシュを終了すると、アイドル状態ＩＤＬＥへ遷移
する。

【０２０８】ＳＤＲＡＭＩ／Ｆ３２のクロック制御部
は、アイドル状態ＩＤＬＥにある時にパワーダウン要求
（パワーダウン信号等）があると、パワーダウン状態Ｐ
ＯＷＥＲＤＯＷＮへ遷移する。ＳＤＲＡＭＩ／Ｆ３２の
クロック制御部は、この状態においてＨレベルの状態信
号Ｓ２２を出力する。ＳＤＲＡＭＩ／Ｆ３２のクロック
制御部は、パワーダウン終了によりアイドル状態ＩＤＬ
Ｅへ遷移する。

【０２０９】次に、上記のように構成されたクロック制
御回路の作用を図１９に従って説明する。今、時刻ｔ１
において、図１のＣＰＵ１２からＳＤＲＡＭ１８に対し
てリード信号ＲＤ／ライト信号ＷＲの出力がなくなる
と、インタフェース３２（又は３２ａ，４１，５１）
は、ＳＤＲＡＭ１８に対するコマンドの出力を停止す
る。これにより、ＳＤＲＡＭＩ／Ｆ３２のクロック制御
部は、アイドル状態ＩＤＬＥへ遷移し、そのアイドル状
態においてＨレベルの状態信号Ｓ２１を出力する。図１
７のクロック制御回路９１は、Ｈレベルの状態信号Ｓ２
１に応答してクロック信号ＣＫ１の出力を停止する。

【０２１０】次に、時刻ｔ２において、図１のＣＰＵ１
２は、ＳＤＲＡＭ１８をアクセスするべくリード信号Ｒ
Ｄを出力する。インタフェース３２は、リード信号ＲＤ
に基づいて、１クロックサイクル後（時刻ｔ３）にリー
ドコマンド［ＲＤ］を発行する。ＳＤＲＡＭＩ／Ｆ３２
のクロック制御部は、リードコマンド［ＲＤ］に応答し
てアイドル状態ＩＤＬＥからビジー状態ＢＵＳＹへ遷移
する。ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、Ｌレ
ベルの状態信号Ｓ２１を出力する。図１７のクロック制
御回路９１は、Ｌレベルの状態信号Ｓ２１に基づいてク
ロック信号ＣＫ１の供給を再開する。ＳＤＲＡＭ１８
は、供給されるクロック信号ＣＫ１に基づいて、所定ク
ロックサイクル経過後にリードコマンド［ＲＤ］ととも
に入力されるコラムアドレス［４０］のデータ［４０］
を出力する。

【０２１１】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）ＳＤＲＡＭ１８が動作するためのクロック信号Ｃ
Ｋ１の供給／停止をＳＤＲＡＭ１８の動作状態に基づい
て制御するようにした。その結果、クロック信号ＣＫ１
を供給するための回路部分の動作を停止し、その分だけ
プロセッサ全体の消費電力を少なくすることができる。

【０２１２】尚、上記実施形態は、以下の態様で実施し
てもよい。 ○尚、本実施形態のクロック制御回路９１に代えて、図
２０に示すクロック制御回路１０１を用いてマイクロプ
ロセッサを構成してもよい。クロック制御回路１０１
は、ＮＯＲ回路１０２、ＮＡＮＤ回路１０３、ＡＮＤ回
路１０４を含む。

【０２１３】ＮＯＲ回路１０２には、状態信号Ｓ２１，
Ｓ２２が入力される。ＮＯＲ回路１０２は、状態信号Ｓ
２１，Ｓ２２に基づいて、状態信号Ｓ２１，Ｓ２２のう
ちの少なくとも一方がＨレベルのときにＬレベルの信号
をＮＡＮＤ回路１０３に出力する。

【０２１４】ＮＡＮＤ回路１０３には、レジスタ１０５
に記憶されたクロック停止許可データに基づく信号が入
力される。ＮＡＮＤ回路１０３は、ＮＯＲ回路１０２，
レジスタ１０５から入力される信号に基づいて出力信号
をＡＮＤ回路１０４に出力する。ＮＡＮＤ回路１０３
は、ＮＯＲ回路１０２の出力信号とレジスタ１０５の出
力信号のうちの少なくとも一方がＬレベルのときにＨレ
ベルの出力信号をＡＮＤ回路１０４に出力する。

【０２１５】ＡＮＤ回路１０４には、クロック信号ＣＬ
Ｋが入力される。ＡＮＤ回路１０４は、ＮＡＮＤ回路１
０３の出力信号に基づいて、その信号がＨレベルの時に
クロック信号ＣＬＫをクロック信号ＣＫ１としてＳＤＲ
ＡＭ１８に出力する。

【０２１６】従って、クロック制御回路１０１は、状態
信号Ｓ２１，Ｓ２２、レジスタ１０５に記憶された許可
データに基づいて、クロック信号ＣＬＫをクロック信号
ＣＫ１としてＳＤＲＡＭ１８に対する供給／停止を制御
する。

【０２１７】クロック制御回路１０１は、許可データに
基づいてクロック信号の停止が許可された時に、状態信
号Ｓ２１，Ｓ２２に基づいてクロック信号ＣＫ１の供給
／停止を行う。クロック制御回路１０１は、許可データ
に基づいてクロック信号の停止が許可されていないとき
に、クロック信号ＣＫ１を供給する。

【０２１８】このことは、クロック信号ＣＫ１をＳＤＲ
ＡＭ１８以外に使用している場合に有効となる。即ち、
クロック制御回路９１は、ＳＤＲＡＭＩ／Ｆ３２のクロ
ック制御部がアイドル状態ＩＤＬＥ又はパワーダウン状
態ＰＯＷＥＲＤＯＷＮにある時にクロック信号ＣＫ１の
供給を停止する。これにより、プロセッサの消費電力は
少なくなるが、このクロック信号ＣＫ１を使用した回路
は、動作しなくなるため、それにより不具合を生じる場
合がある。しかし、クロック制御回路１０１を用いるこ
とにより、ＳＤＲＡＭＩ／Ｆ３２のクロック制御部がア
イドル状態又はパワーダウン状態にあるときにもクロッ
ク信号ＣＫ１を供給する事ができるため、そのクロック
信号ＣＫ１を使用した回路は安定動作を行うことができ
る。

【０２１９】○上記各実施形態では、半導体集積回路装
置としてのマイクロプロセッサの外部にＳＤＲＡＭ１８
を接続した場合について説明したが、ＳＤＲＡＭ１８を
内蔵したマイクロプロセッサに具体化して実施してもよ
い。

【０２２０】

【発明の効果】以上詳述したように、請求項１〜７に記
載の発明によれば、同期型ＤＲＡＭに対するアクセスに
おけるオーバーヘッドを少なくしてアクセス速度の高速
化を図ることが可能なアクセス方法を提供することがで
きる。

【０２２１】また、請求項８〜９に記載の発明によれ
ば、同期型ＤＲＡＭが動作するためのクロック信号を供
給するための回路部分だけ全体の消費電力を少なくする
ことができる。

【０２２２】また、請求項１１〜１６に記載の発明によ
れば、同期型ＤＲＡＭに対するアクセスにおけるオーバ
ーヘッドを少なくしてアクセス速度の高速化を図ること
が可能なインタフェース回路を提供することができる。

【０２２３】また、請求項１７〜１９に記載の発明によ
れば、同期型ＤＲＡＭが動作するためのクロック信号を
供給するための回路部分だけ全体の消費電力を少なくす
ることができる。

【図面の簡単な説明】

【図１】 半導体集積回路装置のブロック回路図。

【図２】 ＳＤＲＡＭに対するアドレス設定を示す説明
図。

【図３】 第一実施形態のＳＤＲＡＭインタフェースの
ブロック回路図。

【図４】 ＳＤＲＡＭインタフェースの動作を示すタイ
ミング図。

【図５】 別のＳＤＲＡＭインタフェースのブロック回
路図。

【図６】 別のＳＤＲＡＭインタフェースの動作を示す
タイミング図。

【図７】 第二実施形態のＳＤＲＡＭインタフェースの
ブロック回路図。

【図８】 ＳＤＲＡＭインタフェースの動作を示すタイ
ミング図。

【図９】 ＦＩＦＯを備えた場合の動作を示すタイミン
グ図。

【図１０】 第三実施形態のＳＤＲＡＭインタフェース
のブロック回路図。

【図１１】 アドレス比較器の回路図。

【図１２】 ライト比較器の回路図。

【図１３】 リード比較器の回路図。

【図１４】 アドレスマルチプレクサのブロック回路
図。

【図１５】 (a) は本実施形態のインタフェースのタイ
ミング図、(b) は従来の方法のタイミング図。

【図１６】 (a) は本実施形態の別のタイミング図、
(b) は素朴な方法のタイミング図、(c) は従来の方法の
タイミング図。

【図１７】 第四実施形態のクロック制御回路の回路
図。

【図１８】 ＳＤＲＡＭの状態遷移図。

【図１９】 クロック制御回路の動作を説明するための
タイミング図。

【図２０】 別のクロック制御回路の回路図。

【図２１】 従来のＳＤＲＡＭインタフェースのブロッ
ク回路図。

【図２２】 従来のＳＤＲＡＭインタフェースのタイミ
ング図。

【図２３】 従来の半導体集積回路装置のブロック回路
図。

【符号の説明】 １８ 同期型ＤＲＡＭとしてのＳＤＲＡＭ ３１ 半導体集積回路装置としてのマイクロプロセッサ ３２，３２ａ，４１，５１ インタフェース回路 ３５ コラムアドレス比較回路 ３６ アドレス設定レジスタ ３７ コマンド生成部 ＡＣＴ アクティブコマンド ＲＤ／ＷＲ 制御信号としてのリード信号／ライト信号

Claims (19)

【特許請求の範囲】
1. 【請求項１】 アクセスアドレス信号，制御信号に基づ
   いて前記同期型ＤＲＡＭに対してコマンドを発行して複
   数のバンクを備えた同期型ＤＲＡＭのアクセス方法にお
   いて、 前記同期型ＤＲＡＭの各バンクの最終アドレス又は前記
   最終アドレス近辺のアドレスを比較アドレスとしてレジ
   スタに記憶し、前記アクセスアドレス信号に含まれるコ
   ラムアドレスと前記比較アドレスとを比較し、該比較結
   果に基づいて、前記コラムアドレスが前記比較アドレス
   と一致する場合に、当該コラムアドレスにてアクセスす
   るバンクの次のバンクに対するアクティブコマンドを発
   行するようにした同期型ＤＲＡＭのアクセス方法。
2. 【請求項２】 請求項１に記載の同期型ＤＲＡＭのアク
   セス方法において、 前記アクセスアドレスが連続しているか否かを検出し、
   該検出結果に基づいて前記同期型ＤＲＡＭを連続してア
   クセスした回数をカウントし、該カウント結果に基づい
   て前記同期型ＤＲＡＭが所定回数以上連続してアクセス
   した連続アクセスを確認した後、前記コラムアドレスが
   前記比較アドレスと一致した場合に次のバンクに対する
   アクティブコマンドを発行するようにした同期型ＤＲＡ
   Ｍのアクセス方法。
3. 【請求項３】 請求項２に記載の同期型ＤＲＡＭのアク
   セス方法において、 前記連続アクセスを判定するために予め記憶された判定
   データをカウントの初期値とし、該初期値から前記アク
   セスアドレスが連続している場合にカウントするように
   した同期型ＤＲＡＭのアクセス方法。
4. 【請求項４】 請求項２に記載の同期型ＤＲＡＭのアク
   セス方法において、 前記連続アクセスを判定するために予め記憶された判定
   データとカウント値とを比較し、該比較結果に基づいて
   連続アクセスを確認するようにした同期型ＤＲＡＭのア
   クセス方法。
5. 【請求項５】 アドレス信号，制御信号に基づいて前記
   同期型ＤＲＡＭに対してコマンドを発行して複数のバン
   クを備えた同期型ＤＲＡＭのアクセス方法において、 アクセスに対応して入力される第１命令と、該第１命令
   よりも先にアクセスするための第２の命令とを記憶する
   と共に、前記第１，第２命令におけるアドレス信号を第
   １，第２アドレスとして記憶し、選択信号に基づいて前
   記第１命令又は前記第２命令を選択命令として出力し、
   前記選択信号に基づいて前記第１アドレス又は前記第２
   アドレスを選択アドレスとして出力し、前記選択アドレ
   スのバンクアドレス，ローアドレスと前記第１，第２ア
   ドレスのバンクアドレス，ローアドレスを比較し、前記
   第１，第２命令がリード命令，ライト命令か否かを比較
   し、該比較結果に基づいて予め設定された条件と一致す
   る場合に前記第１命令に対するコマンドを前記第２命令
   に対するコマンドよりも先に出力するようにした同期型
   ＤＲＡＭのアクセス方法。
6. 【請求項６】 請求項５に記載の同期型ＤＲＡＭのアク
   セス方法において、 前記選択アドレスに対して前記第２アドレスのローアド
   レス又はバンクアドレスが一致せず、前記第１アドレス
   のローアドレス及びバンクアドレスが一致する場合に、
   第１命令に対するコマンドを前記第２命令に対するコマ
   ンドよりも先に同期型ＤＲＡＭに出力するようにした同
   期型ＤＲＡＭのアクセス方法。
7. 【請求項７】 アドレス信号，制御信号に基づいて前記
   同期型ＤＲＡＭに対してコマンドを発行して複数のバン
   クを備えた同期型ＤＲＡＭのアクセス方法において、 バンク切り替えを伴うリード又はライトコマンドを発行
   する時に、アクティブコマンド，プリチャージコマン
   ド，リード又はライトコマンドの順番でコマンドを発行
   するようにした同期型ＤＲＡＭのアクセス方法。
8. 【請求項８】 請求項１乃至７のうちの何れか１項に記
   載の同期型ＤＲＡＭのアクセス方法において、 前記同期型ＤＲＡＭが動作するためのクロック信号の供
   給／停止を前記同期型ＤＲＡＭの動作状態に基づいて制
   御するようにした同期型ＤＲＡＭのアクセス方法。
9. 【請求項９】 請求項８に記載の同期型ＤＲＡＭのアク
   セス方法において、 前記同期型ＤＲＡＭがアイドル状態、パワーダウン状態
   にある時に前記クロック信号の供給を停止するようにし
   た同期型ＤＲＡＭのアクセス方法。
10. 【請求項１０】 請求項８又は９に記載の同期型ＤＲＡ
    Ｍのアクセス方法において、 予め設定された許可データに基づいて供給が許可されて
    いる場合に前記クロック信号の供給を行うようにした同
    期型ＤＲＡＭのアクセス方法。
11. 【請求項１１】 複数のバンクを備えた同期型ＤＲＡＭ
    をアクセスするために入力されるアクセスアドレス信
    号，制御信号に基づいて前記同期型ＤＲＡＭに対してコ
    マンドを発行して該同期型ＤＲＡＭをアクセスするイン
    タフェース回路において、 前記同期型ＤＲＡＭの各バンクの最終アドレス又は最終
    アドレス近辺のアドレスが比較アドレスとして記憶され
    たレジスタと、 前記アクセスアドレス信号に含まれるコラムアドレスと
    前記レジスタに記憶された比較アドレスを比較するコラ
    ムアドレス比較回路と、 前記コラムアドレス比較回路の比較結果に基づいて、入
    力されるコラムアドレスが比較アドレスと一致する場合
    に、当該コラムアドレスにてアクセスするバンクの次の
    バンクに対するアクティブコマンドを発行するコマンド
    生成部とを備えたインタフェース回路。
12. 【請求項１２】 請求項１１に記載のインタフェース回
    路において、 前記アクセスアドレス信号が入力され、該アクセスアド
    レスが連続しているか否かを検出するアドレス連続検出
    回路と、 前記アドレス連続検出回路の検出結果に基づいて前記同
    期型ＤＲＡＭを連続してアクセスした回数をカウントす
    る連続アクセスカウンタとを備え、 前記コマンド生成部は、前記連続アクセスカウンタのカ
    ウント結果に基づいて前記同期型ＤＲＡＭが所定回数以
    上連続してアクセスした連続アクセスを確認した後、前
    記コラムアドレス比較回路の比較結果に基づいて次のバ
    ンクに対するアクティブコマンドを発行するようにした
    インタフェース回路。
13. 【請求項１３】 請求項１２に記載のインタフェース回
    路において、 前記連続アクセスを判定するための判定データが予め記
    憶されたレジスタを備え、前記判定データを前記連続ア
    クセスカウンタにカウントの初期値としてロードし、該
    初期値から前記アドレス連続検出回路の検出結果に基づ
    いてカウントさせるようにしたインタフェース回路。
14. 【請求項１４】 請求項１２に記載のインタフェース回
    路において、 前記連続アクセスを判定するための判定データが予め記
    憶されたレジスタと、 前記連続アクセスカウンタのカウント値と前記判定デー
    タを比較し、その比較結果を出力する比較器とを備え、 前記コマンド生成部は、前記比較器の比較結果に基づい
    て連続アクセスを確認するようにしたインタフェース回
    路。
15. 【請求項１５】 複数のバンクを備えた同期型ＤＲＡＭ
    をアクセスするために入力されるアドレス信号，制御信
    号に基づいて前記同期型ＤＲＡＭに対してコマンドを発
    行して該同期型ＤＲＡＭをアクセスするインタフェース
    回路において、 アクセスに対応して入力される命令を第１命令として記
    憶する第１命令バッファと、 前記第１命令バッファの出力信号を第２命令として記憶
    する第２命令バッファと、 前記第１，第２命令におけるアドレス信号をそれぞれ第
    １，第２アドレスとして記憶する第１，第２アドレスバ
    ッファと、 前記第１，第２命令バッファの出力信号が入力され、選
    択信号に基づいて前記第１命令バッファの出力信号又は
    前記第２命令バッファの出力信号を選択命令として出力
    する第１セレクタと、 前記第１，第２アドレスバッファの出力信号が入力さ
    れ、前記選択信号に基づいて前記第１アドレスバッファ
    の出力信号又は前記第２アドレスバッファの出力信号を
    選択アドレスとして出力する第２セレクタと、 前記第１，第２アドレスバッファの出力信号と前記選択
    アドレスが入力され、前記選択アドレスのバンクアドレ
    ス，ローアドレスと前記第１，第２アドレスのバンクア
    ドレス，ローアドレスを比較し、該比較結果に基づいて
    判定信号を出力するアドレス比較器と、 前記第１，第２命令がリード命令，ライト命令か否かを
    比較し、該比較結果に基づいて判定信号を出力する命令
    比較器と、 前記アドレス比較器，前記命令比較器から出力される判
    定信号に基づいて、予め設定された条件と一致する場合
    に前記第１命令を前記第２命令よりも先に出力するべく
    選択信号を出力する選択信号生成回路と、 前記第１セレクタから出力される選択命令に従ってコマ
    ンドを発行するとともにアドレス選択信号を出力するコ
    マンド生成部とを備えたインタフェース回路。
16. 【請求項１６】 請求項１５に記載のインタフェース回
    路において、 前記選択信号生成回路は、 前記選択アドレスに対して前記第２アドレスがローアド
    レス又はバンクアドレスが一致せず、前記第１アドレス
    がローアドレス及びバンクアドレスが一致する場合に、
    第１命令を前記第２命令よりも先に出力するべく選択信
    号を出力するようにしたインタフェース回路。
17. 【請求項１７】 請求項１１乃至１６のうちの何れか１
    項に記載のインタフェース回路と、 同期型ＤＲＡＭが動作するためのクロック信号の供給／
    停止を前記同期型ＤＲＡＭの動作状態に基づいて制御す
    るクロック制御回路とを備えた半導体集積回路装置。
18. 【請求項１８】 請求項１７に記載の半導体集積回路装
    置において、 前記クロック制御回路は、同期型ＤＲＡＭがアイドル状
    態、パワーダウン状態にある時に前記クロック信号の供
    給を停止するようにした半導体集積回路装置。
19. 【請求項１９】 請求項１７又は１８に記載の半導体集
    積回路装置において、 前記クロック制御回路は、レジスタに記憶された許可デ
    ータに基づいて供給が許可されている場合に前記クロッ
    ク信号の供給を行うようにした半導体集積回路装置。