CN106710624B - 一种dram锤压侦测电路及方法 - Google Patents
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Abstract
本发明一种DRAM锤压侦测电路，提供可物理实现的侦测方案，电路结构简单，实际电路的设计成本低，保证DRAM数据存储的可靠性。其包括，串联移位寄存器链，用来移位锁存DRAM芯片内部激活指令的行地址A_i；输出地址锁存器，连接在串联移位寄存器链末端，用来锁存输出被锤压到的行地址A_o；匹配逻辑电路，输入端分别与输出地址锁存器和每一级移位寄存器输出连接，用于串联移位寄存器链的输出行地址与输出地址锁存器的行地址进行匹配比较；侦测逻辑电路，输入端与匹配逻辑电路的输出连接；侦测逻辑电路输出侦测信号，同时输出反馈信号控制移位寄存器和输出地址锁存器。
Description
技术领域
本发明涉及一种DRAM的侦测电路，具体为一种DRAM锤压侦测电路及方法。
背景技术
DRAM(Dynamic Random Access Memory，动态随机存取存储器)是应用最为广泛的系统存储元件。为了更高的集成度以及更低廉的制造成本，DRAM制造工艺特征尺寸(Feature Size)持续缩小。然而，持续缩小的器件尺寸会造成DRAM中存储单元物理结构更加靠近，这会增加相邻存储单元的串扰(Coupling)和电荷泄露(Leakage)，从而造成存储数据的可靠性问题。
锤压(Hammer Stress)是对DRAM内存中某一特定存储单元进行频繁多次的激活(Active)操作，从而加剧相邻存储单元的串扰和电荷泄露，严重时会造成存储数据的错误，而这正是DRAM伴随着工艺尺寸缩小而愈发严重的可靠性问题。因此，通过在芯片中增加锤压侦测电路来保证DRAM数据存储的可靠性。
发明内容
针对现有技术中存在的问题，本发明提供一种DRAM锤压侦测电路，提供可物理实现的侦测方案，电路结构简单，实际电路的设计成本低，保证DRAM数据存储的可靠性。
本发明是通过以下技术方案来实现：
一种DRAM锤压侦测电路，包括，
串联移位寄存器链，用来移位锁存DRAM芯片内部激活指令的行地址A_i；
输出地址锁存器，连接在串联移位寄存器链末端，用来锁存输出被锤压到的行地址A_o；
匹配逻辑电路，输入端分别与输出地址锁存器和每一级移位寄存器输出连接，用于串联移位寄存器链的输出行地址与输出地址锁存器的行地址进行匹配比较；
侦测逻辑电路，输入端与匹配逻辑电路的输出连接；侦测逻辑电路输出侦测信号，同时输出反馈信号控制移位寄存器和输出地址锁存器。
优选的，所述的侦测逻辑电路包括，
侦测逻辑电路输入端以及时钟信号与第一D触发器时钟输入相连；第一D触发器的输出端与第一反相器相连作为第一D触发器的输入，第一D触发器的输出端同时与多输入或非门的输入端相连；
多输入或非门的输出端作为二输入与门的一个输入端，二输入与门的输出端与第二D触发器的时钟输入相连，第二D触发器的输出作为侦测逻辑电路的输出端，经过第二反相器的输出freeze与串联移位寄存器链的复位端相连；侦测逻辑电路的复位信号Reset_i与第二D触发器的复位端相连；
二输入与门的另一个输入端与第三D触发器的输出相连，第三D触发器的输入时钟与侦测逻辑电路的输出端相连；第三D触发器的输出与第一D触发器的置位端相连，同时也作为侦测逻辑电路输出的反馈信号端。
进一步，侦测逻辑电路输出的反馈信号端连接到一个多路选择器的控制端，作为控制移位寄存器和输出地址锁存器的反馈信号。
优选的，所述的匹配逻辑电路包括多个异或门，异或门的输出端连接多输入同或门，多输入同或门的输出端输出比较结果；
异或门的输出分别连接串联移位寄存器链的输出行地址和输出地址锁存器的行地址上对应的地址信号。
优选的，串联移位寄存器链、输出地址锁存器和侦测逻辑电路共用DRAM内部时钟信号。
一种DRAM锤压侦测方法，包括如下步骤，
步骤1，在n+1个连续的激活指令中，通过输出地址锁存器锁存其中的第一激活指令访问的行地址，通过串联移位寄存器链依次锁存最近n次激活指令访问的行地址；
步骤2，通过匹配逻辑电路对串联移位锁存器链依次锁存的最近n次激活指令访问的行地址与输出地址锁存器锁存的行地址进行匹配比较，并输出比较结果；输出地址锁存器锁存的行地址作为可能存在锤压错误的行地址；
步骤3，侦测逻辑电路根据输出的比较结果，进行如下的统计判断；
3.1在n+1个连续的激活指令中，如果可能存在锤压错误的行地址被多次访问，且访问次数小于n，则进行4.2的判断；否则重复步骤1；
3.2如果可能存在锤压错误的行地址在接下来的2n次激活指令中有超过2n/n次以上的访问记录；并且可能存在锤压错误的行地址在相邻的两次激活指令之间，其他地址访问次数不超过n-1次，则发出侦测信号Detect_o，给出一个高电平；否则给出一个低电平；
侦测逻辑电路发出侦测信号Detect_o同时发出一个反馈信号hold，并通过Reset_i重置侦测逻辑电路；
步骤4，输出地址锁存器接收到侦测信号Detect_o给出的高电平后，输出地址锁存器锁定当前行地址并输出；同时反馈信号控制串联移位寄存器复位，控制输出地址锁存器输出后复位，重复步骤1；
输出地址锁存器接收到侦测信号Detect_o给出的低电平后，输出地址锁存器输入端开放给移位寄存器，用以存储第n+1个激活的行地址；同时反馈信号控制串联移位寄存器和输出地址锁存器继续进行下一轮侦测，重复步骤1。
与现有技术相比，本发明具有以下有益的技术效果：
本发明通过设置的串联移位寄存器链对激活指令的行地址进行逐一存储，从而能够利用匹配逻辑电路对输出地址锁存器中的行地址与前面串联移位寄存器链中的行地址进行匹配对比，对激活指令的行地址在侦测逻辑电路实现逐一判断，并且利用侦测逻辑电路对串联移位寄存器链和输出地址锁存器进行反馈控制，从而能够对锤压实现侦测和输出。
附图说明
图1是本发明实例中所述侦测电路的结构原理框图。
图2是本发明实例中所述的侦测方案示意图。
图3是本发明实例中所述的侦测电路结构示意图。
图4是本发明实例中所述的侦测电路中匹配逻辑电路示意图。
图5是本发明实例中所述的侦测电路中侦测逻辑电路示意图。
具体实施方式
下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。
本发明的一种DRAM锤压侦测电路，包括：串联移位寄存器链，移位寄存器链末端连接的输出地址锁存器；输出地址锁存器和每一级移位寄存器输出作为匹配逻辑电路的输入，匹配逻辑电路的输出与侦测逻辑模块相连，同时控制串联移位寄存器和输出地址锁存器。
本发明提供一种DRAM锤压侦测方法，具体为当一个行地址的访问有以下特征时，就可以判定DRAM存在锤压风险：
在n+1个连续的激活指令中，某一个特定行地址被多次访问，访问次数小于n；
该行地址在接下来的2n次激活指令中有超过2n/n次以上的访问记录；并且该行地址在相邻的两次激活指令之间，其他地址访问次数不超过n-1次。
根据具体的，如图1所示，本发明实施例所述的DRAM锤压侦测电路100包括：在DRAM芯片内部用来移位锁存激活指令的行地址A_i 10的串联移位寄存器链110(Serial ShiftRegister，SSR)；与串联移位寄存器110相连接的输出地址锁存器120(Output AddressLatch，OAL)用来锁存输出被锤压侦测到的行地址A_o 20；串联移位寄存器100与输出地址锁存器120共用芯片内部时钟信号ACT_i 40；匹配逻辑电路130(Match Logic，ML)作为串联移位寄存器110输出行地址与输出地址锁存器120行地址进行匹配比较，并将比较结果输出到侦测逻辑电路140(Detect Logic，DL)用来判别该地址是否存在锤压风险并将判定结果输出为侦测信号Detect_o 30。当没有侦测到风险时，侦测逻辑电路140通过反馈信号60控制串联移位寄存器110和输出地址锁存器120继续进行下一轮侦测，并通过Reset_i 50重置侦测逻辑电路140；当侦测到风险时，侦测逻辑电路140会通过反馈信号60给控制串联移位寄存器110和输出地址锁存器120进行复位操作并锁定该地址，整个电路会重新开始工作。
为了进一步说明侦测电路的工作过程，并根据本发明提供的一种物理可实现的侦测方法，选择n＝8时的侦测电路实施例来进行具体说明。即在9个连续的激活指令中，某一个行地址被多次访问；该行地址在接下来的256次激活指令中有超过32次以上的访问记录；该行地址相邻的两个激活指令之间，最多有不超过7个以上其他地址访问。此时可以判定该行地址存在锤压风险。侦测电路的工作过程可以参考侦测方案示意图2进行说明，当Reset_i为高电平时，电路开始工作。侦测电路可以最多记录最近9次激活指令访问的行地址，通过匹配逻辑电路进行比较和判断，如果一个行地址在规定的访问次数内被多次访问，如4次被访问，并满足接下来256次激活指令中有超过32次以上被访问记录，并且该行地址在相邻的两个激活指令之间最多有不超过7个以上地址访问，那么此时侦测逻辑电路输出的侦测信号Detect_o会给出一个高电平，即警示DRAM当前有锤压风险，同时在输出A_o端上给出被侦测到的行地址。当Detect_o被Reset_i复位后，电路又会重新开始工作。
对于上述的侦测电路工作过程，可以实现如图3所示的侦测电路结构示意图。其中，移位寄存器(SR0～SR7)串联组成一组长度为8的串联移位寄存器链，用来依次移位锁存最近8次激活指令访问的行地址；移位寄存器的末端与输出地址锁存器(OAL)相连，对可能存在锤压风险的行地址进行锁存输出；匹配逻辑电路(ML0～ML7)通过比较串联移位锁存器链锁存的最近8次激活指令访问的行地址与输出地址锁存器锁存的可能存在锤压风险的行地址进行匹配比较，并将比较结果输出到侦测逻辑电路(DL)；侦测逻辑电路对比较结果按照上述侦测方法进行判别，同时侦测逻辑电路可以根据判断结果来控制串联移位寄存器链和输出地址锁存器的工作状态。当侦测逻辑电路没有侦测到存在锤压风险的行地址时，侦测逻辑电路的反馈信号hold为低电平，末端的输出地址锁存器输入端开放给移位寄存器，用以存储第9个激活指令访问的行地址；当侦测逻辑电路侦测到有锤压风险的行地址时，侦测逻辑电路的反馈信号hold为高电平，末端的输出地址锁存器锁定当前地址并输出。这里的侦测逻辑电路可以通过config_i<1:0>进行配置来确定n+1次连续激活指令中，特定地址被访问的次数，用以区别该电路对于锤压风险的容忍强度。
锤压侦测电路中匹配逻辑电路实现示意图参考图4所示，匹配逻辑电路负责判定两个地址总线上的值是否相似。该逻辑电路既可以进行地址的精确匹配，也可以进行地址的模糊匹配。本发明根据DRAM阵列结构，选择高位地址A13、B13、A12、B12、A11、B11与低位地址A2、B2、A1、B1、A0、B0进行模糊匹配。其设计目的在于更为简单的逻辑电路设计，同时由于已经可以判定部分地址相似，已足以说明当前行地址在物理位置上相隔不远。其中，高位地址A13、B13、A12、B12、A11、B11与低位地址A2、B2、A1、B1、A0、B0两两组合作为六个异或门的输入，而六个异或门的输出连接到一个六输入的或非门，其输出就是匹配逻辑电路比较的结果。
锤压侦测电路中的侦测逻辑电路实现结构示意图参考图5所示，侦测逻辑电路用来实现侦测方案中对锤压风险的侦测判定：即在9个连续激活指令中，某一个行地址被多次访问，例如访问4、5或6次能够通过config_i可配置；该行地址在接下来256次激活指令中有超过32次以上访问记录；该行地址相邻两次激活指令之间，最多有不超过7个以上其他行地址访问。当判定该行地址存在锤压风险时，通过detect输出并通过Reset_i复位侦测逻辑电路，对该地址进行判定后侦测逻辑电路还需要对串行移位寄存器以及输出地址锁存器进行复位操作以及安排下一次新的地址输入。这些操作通过hold信号以及freeze信号完成。
其中，侦测逻辑电路输入端以及时钟信号Clk与第一D触发器时钟输入相连；第一D触发器的输出端与第一反相器相连作为第一D触发器的输入，第一D触发器的输出端同时与多输入或非门的输入端相连；多输入或非门的输出端作为二输入与门的一个输入端，二输入与门的输出端与第二D触发器的时钟输入相连，第二D触发器的输出作为侦测逻辑电路的输出端detect，经过第二反相器的输出freeze与串联移位寄存器链的RS端相连；侦测逻辑电路的复位信号Reset_i输入与第二D触发器的R端相连；二输入与门的另一个输入端与第三D触发器的输出相连，第三D触发器的输入时钟与侦测逻辑电路的输出端detect相连；第三D触发器的输出与第一D触发器的S端相连，同时也作为侦测逻辑电路输出的hold信号端。
Claims (6)
1.一种DRAM锤压侦测电路，其特征在于，包括，
串联移位寄存器链，用来移位锁存DRAM芯片内部激活指令的行地址A_i；
输出地址锁存器，连接在串联移位寄存器链末端，用来锁存输出被锤压到的行地址A_o；
匹配逻辑电路，输入端分别与输出地址锁存器和每一级移位寄存器输出连接，用于串联移位寄存器链的输出行地址与输出地址锁存器的行地址进行匹配比较；
侦测逻辑电路，输入端与匹配逻辑电路的输出连接，接收匹配逻辑电路输出的比较结果；侦测逻辑电路根据比较结果确定被锤压到的行地址是否存在锤压风险，并基于否存在锤压风险的结果输出侦测信号，同时输出反馈信号控制移位寄存器和输出地址锁存器，其中，当没有侦测到锤压风险时，侦测逻辑电路通过反馈信号控制串联移位寄存器和输出地址锁存器继续进行下一轮侦测；当侦测到风险时，侦测逻辑电路会通过反馈信号给控制串联移位寄存器和输出地址锁存器进行复位操作并锁定该地址，使得电路重新开始工作。
2.根据权利要求1所述的一种DRAM锤压侦测电路，其特征在于，所述的侦测逻辑电路包括，
侦测逻辑电路输入端以及时钟信号与第一D触发器时钟输入相连；第一D触发器的输出端与第一反相器相连作为第一D触发器的输入，第一D触发器的输出端同时与多输入或非门的输入端相连；
多输入或非门的输出端作为二输入与门的一个输入端，二输入与门的输出端与第二D触发器的时钟输入相连，第二D触发器的输出作为侦测逻辑电路的输出端，经过第二反相器的输出freeze与串联移位寄存器链的复位端相连；侦测逻辑电路的复位信号Reset_i与第二D触发器的复位端相连；
二输入与门的另一个输入端与第三D触发器的输出相连，第三D触发器的输入时钟与侦测逻辑电路的输出端相连；第三D触发器的输出与第一D触发器的置位端相连，同时也作为侦测逻辑电路输出的反馈信号端。
3.根据权利要求2所述的一种DRAM锤压侦测电路，其特征在于，侦测逻辑电路输出的反馈信号端连接到一个多路选择器的控制端，作为控制移位寄存器和输出地址锁存器的反馈信号。
4.根据权利要求1所述的一种DRAM锤压侦测电路，其特征在于，所述的匹配逻辑电路包括多个异或门，异或门的输出端连接多输入同或门，多输入同或门的输出端输出比较结果；
异或门的输出分别连接串联移位寄存器链的输出行地址和输出地址锁存器的行地址上对应的地址信号。
5.根据权利要求1所述的一种DRAM锤压侦测电路，其特征在于，串联移位寄存器链、输出地址锁存器和侦测逻辑电路共用DRAM内部时钟信号。
6.一种DRAM锤压侦测方法，其特征在于，包括如下步骤，
步骤1，在n+1个连续的激活指令中，通过输出地址锁存器锁存其中的第一激活指令访问的行地址，通过串联移位寄存器链依次锁存最近n次激活指令访问的行地址；
步骤2，通过匹配逻辑电路对串联移位锁存器链依次锁存的最近n次激活指令访问的行地址与输出地址锁存器锁存的行地址进行匹配比较，并输出比较结果；输出地址锁存器锁存的行地址作为可能存在锤压错误的行地址；
步骤3，侦测逻辑电路根据输出的比较结果，进行如下的统计判断；
3.1在n+1个连续的激活指令中，如果可能存在锤压错误的行地址被多次访问，且访问次数小于n，则进行3.2的判断；否则重复步骤1；
3.2如果可能存在锤压错误的行地址在接下来的2n次激活指令中有超过2n/n次以上的访问记录；并且可能存在锤压错误的行地址在相邻的两次激活指令之间，其他地址访问次数不超过n-1次，则发出侦测信号Detect_o，给出一个高电平；否则给出一个低电平；
侦测逻辑电路发出侦测信号Detect_o，同时发出一个反馈信号hold，并通过Reset_i重置侦测逻辑电路；
步骤4，输出地址锁存器接收到侦测信号Detect_o给出的高电平后，输出地址锁存器锁定当前行地址并输出；同时反馈信号控制串联移位寄存器复位，控制输出地址锁存器输出后复位，重复步骤1；
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