JP2016162427A - メモリのアクセス制御装置、その制御方法、および、プログラム - Google Patents
メモリのアクセス制御装置、その制御方法、および、プログラム Download PDFInfo
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Abstract
Description
図4(a)に示すように、パワーダウン状態へ切り替える制御がない場合は、SRAM1からSRAM4におけるリーク電流の合計は、
50[uA]/秒×4個=200[uA]/秒となる。
(50[uA]/秒×25[uA]/秒)/2=37.5[uA]/秒となる。
37.5[uA]/秒×4個=150[uA]/秒となる。
102 周辺モジュール
Claims (11)
- 複数のメモリのアドレスを連結し、それぞれのメモリのアドレスを監視する監視手段と、
前記複数のメモリのそれぞれがパワーダウン状態から復帰するために要する時間を設定する設定手段と、
前記監視手段により監視されたアドレスと前記設定手段により設定された時間に基づくタイミングで、前記複数のメモリのそれぞれに対してパワーダウン状態を解除する設定を行う制御手段とを有することを特徴とするメモリへのアクセス制御装置。 - 前記複数のメモリは、リニアアクセスされることを特徴とする請求項1に記載のアクセス制御装置。
- 前記制御手段は、前記監視手段が、前記複数のメモリのうちのいずれかのメモリの初めにアクセスされるアドレスから、前記設定手段によって設定された時間だけ前にアクセスされるアドレスに対してアクセスがあったと判定した場合に、前記いずれかのメモリに対してパワーダウン状態を解除する設定を行うことを特徴とする請求項2に記載のアクセス制御装置。
- 前記複数のメモリはワード長が等しいことを特徴とする請求項1乃至3のいずれか1項に記載のアクセス制御装置。
- 前記複数のメモリはワード長が他のメモリと異なるメモリを含むことを特徴とする請求項1乃至3のいずれか1項に記載のアクセス制御装置。
- 前記設定手段は、前記複数のメモリに対して設定された動作周波数からカウント数を求め、
前記制御手段は、前記カウント数に基づくタイミングで、前記複数のメモリのそれぞれに対してパワーダウン状態を解除する設定を行うことを特徴とする請求項1乃至5のいずれか1項に記載のアクセス制御装置。 - 前記パワーダウン状態とは、クロック信号を非活性化した状態であることを特徴とする請求項1乃至6のいずれか1項に記載のアクセス制御装置。
- 前記パワーダウン状態から復帰するとは、前記クロック信号が活性化され、かつ、安定化した状態になることを特徴とする請求項7に記載のアクセス制御装置。
- 請求項1乃至8のいずれか1項に記載のアクセス制御装置を有する電子機器。
- 複数のメモリのアドレスを連結し、それぞれのメモリのアドレスを監視する監視工程と、
前記複数のメモリのそれぞれがパワーダウン状態から復帰するために要する時間を設定する設定工程と、
前記監視工程において監視されたアドレスと前記設定工程において設定された時間に基づくタイミングで、前記複数のメモリのそれぞれに対してパワーダウン状態を解除する設定を行う制御工程とを有することを特徴とするメモリへのアクセス制御装置の制御方法。 - コンピュータを請求項1乃至8のいずれか1項に記載のアクセス制御装置として機能させるためのプログラム。
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