KR101867772B1 - 데이터 프로세서 및 데이터 처리 시스템 - Google Patents

Abstract

POR/LVD 검출 회로에 의한 리세트 신호의 외부 출력과 외부 리세트 신호의 입력을 동일 단자에서 겸용할 수 있어, 외부 출력하는 리세트 신호가 외부로부터의 리세트 신호의 입력계로 돌아 들어가는 것을 억제한다. 리세트 신호의 외부 출력과 외부로부터의 리세트 신호의 입력에 외부 리세트 단자(RESION)를 겸용시켜, 전원 전압의 안정 상태에서는 외부 리세트 단자로부터의 리세트 입력을 허가하고, 검출 회로(3)에 의해 전원 전압의 투입 또는 전원 전압의 레벨 저하의 리세트 요인을 검지하였을 때는 그 검출 신호를 이용하여, 입출력 버퍼(4)에 리세트 신호를 외부 리세트 단자에 출력시킴과 함께 입출력 버퍼로부터 그 입력 경로로의 그 리세트 신호의 돌아 들어감을 마스크하는 제어를 행하는, 리세트 컨트롤러(10)를 채용한다. 외부로의 리세트 신호의 출력보다 빠르게 상기 마스크를 행하고, 마스크 기간은, 리세트 지시부터 해제까지의 기간보다도 긴 기간으로 한다.

Description

데이터 프로세서 및 데이터 처리 시스템{DATA PROCESSOR AND DATA PROCESSING SYSTEM}

본 발명은, 데이터 프로세서의 리세트 제어 기술에 관한 것으로, 특히, 1개의 외부 리세트 단자를 리세트 신호의 입력과 출력에 겸용시키는 기술에 관한 것이며, 예를 들면 PC(퍼스널 컴퓨터)의 키보드 및 전원 제어용 마이크로컴퓨터에 적용하기에 유효한 기술에 관한 것이다.

데이터 프로세서는 전원 전압의 투입과 전원 전압의 레벨 저하의 각각을 리세트 요인으로서 검출하는 파워 온 및 저전압 검출 회로(POR/LVD 검출 회로)를 온 칩함으로써, 외부에서 마찬가지의 기능을 실현하는 리세트 IC에 의존하지 않고, 데이터 프로세서는 전원 전압의 투입이나 전원 전압 레벨 저하에 대하여 자율적으로 초기화를 행할 수 있다. 또한, POR/LVD 검출 회로를 비롯하여 그 밖의 온 칩 회로에서 발생한 리세트 신호를 외부 단자로부터 출력함으로써, 다른 LSI를 초기화하는 리세트 신호로서 사용할 수 있다.

특허 문헌 1에는 마이크로컴퓨터(마이크로컴퓨터 IC)를 고기능 리세트 IC로서 사용하는 것에 대하여 기재된다. 즉, 마이크로컴퓨터 IC는 리세트 제어 수단을 갖고, 제어 대상 CPU의 전원 회로의 온/오프를 검출하고, 온 상태일 때는 제어 대상 CPU로부터의 커맨드에 기초하여 제어 대상 CPU에 대한 리세트 동작을 행하고, 오프 상태일 때는 제어 대상 CPU의 전원 회로를 온 상태로 하고, 그때 제어 대상 CPU를 자동적으로 리세트하는 기능을 구비한다.

일본 특허 공개 평10-312227호 공보

특허 문헌 1에는 마이크로컴퓨터를 리세트 IC로서 사용하는 것에 대하여 기재되어 있지만, 그 설명에 의하면, 마이크로컴퓨터 IC는 리세트 입력으로서 파워＆리세트 스위치를 필요로 하고, 또한, 리세트 출력으로서 파워＆리세트 신호의 출력 단자를 갖게 되어, 리세트 신호의 입력 단자와 출력 단자를 따로따로 갖지 않으면 안된다.

POR/LVD 검출 회로에 의한 리세트 신호를 외부에 출력하는 단자와 외부로부터 리세트 신호를 입력하는 단자를 따로따로 갖는 경우에는 이하의 문제점이 예상된다. POR/LVD 검출 회로에 의한 리세트 신호를 외부에 출력하여 이용하는 데이터 처리 시스템에서 리세트 입력 단자는 불사용 단자로 되어 불필요하다. 반대로 외부의 리세트 IC를 이용하는 데이터 처리 시스템에서는 리세트 출력 단자가 불사용 단자로 되어 불필요하다.

또한, 본 발명자의 검토에 의하면, POR/LVD 검출 회로에 의한 리세트 신호를 외부 리세트 신호의 입력 단자를 겸용시켜 외부에 출력시키고자 하는 경우에 이하의 문제점이 있는 것이 명백해졌다. 즉, POR/LVD 검출 회로에서 생성한 리세트 신호를 리세트 입력에 겸용되는 외부 리세트 단자로부터 출력하면, 그 신호가 그 겸용 단자에 접속하는 버퍼 회로를 통하여 리세트 신호의 입력 경로에 전파되어, 외부로부터 공급된 외부 리세트 신호와 구별되지 않게 되어, 새로운 외부 리세트 신호의 입력에 응답하는 처리가 인터럽트되고, POR/LVD 검출 회로에 의한 앞의 리세트 신호 생성 처리가 도중에 초기화되어, 외부에 출력되고 있는 리세트 신호가 주어진 리세트 홀드 시간의 경과를 대기하지 않고 리세트 해제되는 것과 동일한 상태로 될 우려가 있는 것이 발견되었다. 외부에 출력된 리세트 신호가 주어진 리세트 홀드 시간의 경과를 대기하지 않고 리세트 해제되면, 그 리세트 신호를 받는 디바이스의 내부가 안정된 초기 상태에 도달하고 있지 않거나, 전원 전압이 동작 보증 전압에 도달하고 있지 않거나 하여, 시스템을 구성하는 프로세서 등의 디바이스에서 폭주가 생기거나, 시스템 전체에서 오동작이 생기게 된다.

본 발명의 목적은, POR/LVD 검출 회로에 의한 리세트 신호를 외부 리세트 신호의 입력과 동일한 외부 단자로부터 출력할 수 있어, 외부에 출력하는 리세트 신호가 외부로부터의 리세트 신호의 입력계로 돌아 들어가는 것을 억제 가능한 데이터 프로세서를 제공하는 것에 있다.

본 발명의 다른 목적은, 전원 IC의 기능을 구비한 데이터 프로세서에 의한 시스템 전체에 대한 파워 온 리세트 및 전원 전압의 레벨 저하를 요인으로 하는 리세트 기능의 신뢰성을 유지하여 시스템의 폭주의 억제와 소형화에 기여할 수 있는 데이터 처리 시스템을 제공하는 것에 있다.

본 발명의 상기 및 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.

본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 하기 대로이다.

즉, 리세트 신호의 외부 출력과 외부로부터의 리세트 신호의 입력을 외부 리세트 단자에 겸용시켜, 전원 전압의 안정 상태에서는 외부 리세트 단자로부터의 리세트 입력을 허가하고, 전원 전압의 투입과 전원 전압의 레벨 저하의 각각의 리세트 요인을 검출하는 검출 회로에 의한 리세트 요인을 검지하였을 때는, 그 검출 신호를 이용하여, 입출력 버퍼에 리세트 신호를 외부 리세트 단자를 향하여 출력시킴과 함께 입출력 버퍼로부터 그 입력 경로로의 그 리세트 신호의 돌아 들어감을 마스크하는 제어를 행하는, 리세트 컨트롤러를 채용한다. 외부로의 리세트 신호의 출력보다 빠르게 상기 마스크를 행하고, 마스크 기간은, 리세트 지시부터 해제까지의 기간보다도 긴 기간으로 한다.

이에 의해, 데이터 프로세서의 외부 단자수 삭감에 기여하고, 외부에 출력하는 리세트 신호가 외부로부터의 리세트 신호의 입력계로 돌아 들어가는 것을 억제할 수 있다. 따라서, 입력계로 돌아 들어간 신호에 의해 POR/LVD 검출 회로에 의한 검출 결과에 기초하는 외부로의 리세트 지시가 지나치게 빠른 타이밍에서 해제되는 사태의 발생을 미연에 방지할 수 있어, 외부에서 그 리세트 신호를 받는 회로의 폭주나 오동작을 회피하는 것이 가능하다. 데이터 프로세서는 전원 IC의 기능을 실현할 수 있어, 데이터 프로세서 등의 디바이스를 탑재하여 데이터 처리 시스템을 구성하는 실장 회로 기판의 면적 축소에 기여한다.

본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 하기 대로이다.

즉, 본 발명에 따른 데이터 프로세서는, POR/LVD 검출 회로에 의한 리세트 신호를 외부 리세트 신호의 입력과 동일한 외부 단자로부터 출력할 수 있어, 외부에 출력하는 리세트 신호가 외부로부터의 리세트 신호의 입력계로 돌아 들어가는 것을 억제할 수 있다. 전원 IC로서의 기능을 구비한 상기 데이터 프로세서에 의한 시스템 전체에 대한 파워 온 리세트 및 전원 전압의 레벨 저하를 요인으로 하는 리세트 기능의 신뢰성을 유지할 수 있기 때문에, 그것을 탑재한 데이터 처리 시스템의 소형화와 함께 폭주의 억제에 기여할 수 있다.

도 1은 본 발명의 일 실시 형태에 따른 데이터 프로세서가 구비하는 리세트 컨트롤러의 구체예를 도시하는 블록도.
도 2는 리세트 컨트롤러에 의한 리세트 신호 생성 동작을 도시하는 타이밍차트.
도 3은 본 발명의 일 실시 형태에 따른 데이터 프로세서의 개략적인 구성이 예시되는 도면.
도 4는 본 발명의 일 실시 형태에 따른 데이터 프로세서를 적용한 데이터 처리 시스템의 일례로서 도시한 노트 PC의 블록도.
도 5는 리세트 컨트롤러의 다른 예를 도시하는 블록도.
도 6은 도 5의 리세트 컨트롤러에 의한 전원 불안정 상태에서의 리세트 신호의 생성 동작을 예시하는 타이밍차트.
도 7은 전원 전압의 안정 상태에서 소프트웨어 리세트가 요구되었을 때의 동작을 예시하는 타이밍차트.
도 8은 리세트 제어 레지스터의 설정 데이터에 따라서 지정되는 소프트웨어 리세트 기능을 정리하여 도시한 양태도.

1. 실시 형태의 개요

우선, 본원에서 개시되는 발명의 대표적인 실시 형태에 대하여 개요를 설명한다. 대표적인 실시 형태에 대한 개요 설명에서 괄호를 붙여서 참조하는 도면 중의 참조 부호는 그것이 붙여진 구성 요소의 개념에 포함되는 것을 예시하는 것에 불과하다.

〔1〕<입출력 겸용 리세트 단자의 출력 동작 시에서의 입력 규제>

본 발명의 대표적인 실시 형태에 따른 데이터 프로세서(1)는, 리세트 신호의 외부 출력과 외부로부터의 리세트 신호의 입력에 겸용되는 외부 리세트 단자(RESION)와, 상기 외부 리세트 단자에 접속하는 입출력 버퍼(4)와, 전원 전압의 투입과 전원 전압의 레벨 저하의 각각의 리세트 요인을 검출하는 검출 회로(3)와, 상기 검출 회로(POR/LVD 검출 회로)로부터의 검출 신호 및 상기 입출력 버퍼로부터의 입력에 기초하여 시스템 리세트 신호를 생성한다. 또한, 상기 데이터 프로세서(1)는, 상기 검출 회로로부터의 검출 신호(S1)에 기초하여 생성한 시스템 리세트 신호(S9)를 상기 외부 리세트 단자로부터 외부에 공급하는 경우에, 외부에 부여하는 리세트 지시부터 리세트 해제까지의 기간을 포함함과 함께 그것보다도 긴 기간에서 상기 입출력 버퍼의 출력 동작을 선택하고 또한 상기 입출력 버퍼로부터의 입력을 마스크하는 제어를 행하는 리세트 컨트롤러(10)와, 상기 시스템 리세트 신호에 기초하여 초기화되는 내부 회로 모듈(40∼43)을 갖는다.

이에 의해, 데이터 프로세서의 외부 단자수 삭감에 기여한다. 외부에 출력하는 리세트 신호가 외부로부터의 리세트 신호의 입력계로 돌아 들어가는 것을 억제할 수 있기 때문에, 입력계로 돌아 들어간 신호에 의해 POR/LVD 검출 회로에 의한 검출 결과에 기초하는 외부로의 리세트 지시가 지나치게 빠른 타이밍에서 해제되는 사태의 발생을 미연에 방지할 수 있어, 외부에서 그 리세트 신호를 받는 회로의 폭주나 오동작을 회피할 수 있다. 데이터 프로세서는 전원 IC의 기능을 실현할 수 있어, 데이터 프로세서 등의 디바이스를 탑재하여 데이터 처리 시스템을 구성하는 실장 회로 기판의 면적 축소에 기여할 수 있어, 디바이스의 실장 면적 삭감의 요구가 높은 노트 PC를 비롯한 모바일 기기의 분야에 적합하게 된다.

〔2〕<전원 전압의 투입과 전원 전압의 레벨 저하의 각각의 리세트 요인마다의 제어 양태>

항 1의 데이터 프로세서에서, 상기 리세트 컨트롤러는, 전원 전압(VCC)의 투입에 의한 리세트 요인을 검출하였을 때 리세트 홀드 기간의 경과를 대기하고 나서 상기 외부에 부여하는 리세트 해제보다도 지연된 타이밍에서 상기 입출력 버퍼의 출력 동작을 비선택으로 함과 함께 상기 입출력 버퍼로부터의 입력 마스크를 해제하고, 전원 전압의 투입에 의한 리세트 요인에 기초하는 리세트 지시의 해제 후에서의 상기 리세트 요인의 비검출 기간에서 외부 리세트 단자로부터 입력되는 리세트 신호의 변화에 동기한 시스템 리세트 신호를 생성한다. 또한, 상기 리세트 컨트롤러는, 전원 전압의 투입에 의한 리세트 요인에 기초하는 리세트 지시의 해제 후에서의 전원 전압의 레벨 저하에 의한 리세트 요인을 검출하였을 때 상기 입출력 버퍼로부터의 입력 마스크와 상기 입출력 버퍼의 출력 동작의 선택을 행하고 나서 외부 리세트 단자로부터 외부에 리세트 지시를 부여하고, 리세트 홀드 기간의 경과를 대기하여 상기 외부에 리세트 해제를 부여한 후에 상기 입출력 버퍼의 출력 동작을 비선택으로 함과 함께 상기 입출력 버퍼로부터의 입력 마스크를 해제하는 제어를 행한다.

전원 전압의 투입과 전원 전압의 레벨 저하의 각각의 리세트 요인을 검지하고 있을 때와, 전원 전압의 안정 상태일 때의 각각에서, 용이하게 과부족없이 리세트 제어를 행할 수 있다.

〔3〕<시스템 리세트 신호와의 관계>

항 1 또는 2의 데이터 프로세서에서, 상기 리세트 컨트롤러는, 상기 외부 리세트 단자로부터 외부에 부여하는 리세트 지시를, 상기 시스템 리세트 신호에 의한 리세트 지시보다도 지연된 타이밍에서 생성하고, 상기 외부 리세트 단자로부터 외부에 부여하는 리세트 해제의 지시를, 상기 시스템 리세트 신호에 의한 리세트 해제의 지시와 동일한 타이밍에서 생성한다.

상기 시스템 리세트 신호와 상기 외부 리세트 단자로부터 출력하는 리세트 신호와의 관계에 의해, 버퍼 제어와 마스크 제어를 동기화할 수 있다.

〔4〕<동작 모드에 의한 리세트 입력 전용/입출력 겸용의 선택>

항 1 내지 4 중 어느 하나의 데이터 프로세서는 모드 단자(MD1, MD2, P90∼P92)를 더 갖고, 상기 리세트 컨트롤러는, 상기 모드 단자로부터 제1 동작 모드가 지시되었을 때 상기 외부 리세트 단자를 리세트 신호의 외부 출력과 외부로부터의 리세트 신호의 입력에 겸용하고, 상기 모드 단자로부터 제2 동작 모드가 지시되었을 때 상기 외부 리세트 단자를 외부로부터의 리세트 신호의 입력 전용으로 한다.

외부 리세트 단자를 외부 입력만으로 하는 이용 형태에 대한 편의를 제공할 수 있다.

〔5〕<리세트 컨트롤러의 구성>

항 1 내지 4 중 어느 하나의 데이터 프로세서에서, 상기 리세트 컨트롤러는, 상기 검출 회로로부터의 리세트 요인의 검출(S1)을 받아서 제1 신호(S2)를 활성화함과 함께 제1 신호의 비활성화 타이밍을 리세트 해제 타이밍으로 하는 제1 제어 회로(11)와, 상기 입출력 버퍼로부터 입력되는 활성화된 제2 신호(S11)를 선택적으로 마스크하는 마스크 게이트 회로(14)와, 상기 마스크 게이트 회로로부터의 제2 신호의 활성화를 받아서 제1 제어 회로를 초기화함과 함께 활성화된 제2 신호를 외부로부터의 리세트 지시 신호로서 후단에 전달하는 제2 제어 회로(15)를 갖는다. 또한, 상기 리세트 컨트롤러는, 상기 제1 신호, 상기 제2 제어 회로를 거친 상기 제2 신호 및 그 밖의 리세트 요인에 관련되는 신호에 기초하여 시스템 리세트 신호(S9)를 생성하는 제1 신호 생성 회로(17, 31)와, 상기 제1 신호의 활성화에 응답하여 상기 마스크 게이트 회로를 마스크하고 또한 상기 제1 신호의 비활성화에 지연하여 응답함으로써 상기 마스크 게이트 회로의 마스크를 해제하는 마스크 제어 신호(S6)를 생성한다. 또한, 상기 리세트 컨트롤러는, 상기 마스크 제어 신호에 의한 마스크 기간에 상기 입출력 버퍼의 출력 동작을 선택하는 버퍼 제어 신호(S8)를 생성하고, 상기 마스크 제어 신호에 의한 마스크 설정에 지연하여 응답함으로써 시스템 리세트 신호에 의한 리세트 지시를 상기 입출력 버퍼의 출력 신호로서 공급하고, 상기 시스템 리세트 신호에 의한 리세트 해제를 상기 입출력 버퍼의 출력 신호로서 공급한 후에 상기 마스크 제어 신호의 마스크 해제를 행하는 제2 신호 생성 회로(18, 19)를 갖는다.

리세트 컨트롤러를 용이하게 실현할 수 있다.

〔6〕<동작 모드에 의한 리세트 입력 전용/입출력 겸용의 선택>

항 5의 데이터 프로세서는 모드 단자(MD1, MD2, P90∼P92)를 더 갖고, 상기 제2 신호 생성 회로는, 상기 모드 단자로부터 제1 동작 모드가 지시되었을 때 상기 외부 리세트 단자를 리세트 신호의 외부 출력과 외부로부터의 리세트 신호의 입력에 겸용하고, 상기 모드 단자로부터 제2 동작 모드가 지시되었을 때 상기 외부 리세트 단자를 외부로부터의 리세트 신호의 입력 전용으로 한다.

외부 리세트 단자를 외부 입력만으로 하는 이용 형태에 대한 편의를 제공할 수 있다.

〔7〕<테스트 제어 레지스터>

항 5 또는 6의 데이터 프로세서는, 상기 제2 신호 생성 회로에 있어서 가상적으로 상기 제1 신호로 간주되는 테스트 신호(S10)를 생성하는 테스트 제어 레지스터(35)를 더 갖는다.

데이터 프로세서에서의 리세트 신호의 외부 출력 동작의 디바이스 테스트 시에, 전원 전압을 실제로 투입하여 안정화시키거나 레벨 저하시키거나 할 때의 전압 천이 시간을 낭비하지 않고, 테스트 제어 레지스터의 재기입에 의해 임의의 타이밍에서 효율적으로, 전원 전압의 투입이나 전원 전압의 레벨 저하의 각각의 리세트 요인을 의사적으로 발생시킬 수 있기 때문에, 테스트 시간의 단축, 테스트 코스트의 저감에 기여할 수 있다.

〔8〕<데이터 처리 시스템>

본 발명의 다른 실시 형태에 따른 데이터 처리 시스템은, 외부에 접속된 입출력 디바이스(240∼244, 248)의 제어를 행하는 데이터 프로세서(1)와, 상기 데이터 프로세서에 접속된 입출력 컨트롤러 허브(201, 205)와, 상기 입출력 컨트롤러 허브에 시스템 버스로 접속된 메인 프로세서(200)를 갖는다. 상기 데이터 프로세서는, 리세트 신호의 외부 출력과 외부로부터의 리세트 신호의 입력에 겸용되는 외부 리세트 단자(RESION)와, 상기 외부 리세트 단자에 접속하는 입출력 버퍼(4)와, 전원 전압(VCC)의 투입과 전원 전압의 레벨 저하의 각각의 리세트 요인을 검출하는 검출 회로(3)와, 상기 검출 회로로부터의 검출 신호 및 상기 입출력 버퍼로부터의 입력에 기초하여 시스템 리세트 신호(S9)를 생성한다. 또한, 상기 데이터 프로세서는, 상기 검출 회로로부터의 검출 신호에 기초하여 생성한 시스템 리세트 신호를 상기 외부 리세트 단자로부터 외부에 공급하는 경우에, 외부에 부여하는 리세트 지시부터 리세트 해제까지의 기간을 포함함과 함께 그것보다도 긴 기간에서 상기 입출력 버퍼의 출력 동작을 선택하고 또한 상기 입출력 버퍼로부터의 입력을 마스크하는 제어를 행하는 리세트 컨트롤러(10)와, 상기 시스템 리세트 신호에 기초하여 초기화되는 내부 회로 모듈(40∼43)을 갖는다.

항 1과 마찬가지로, POR/LVD 검출 회로에 의한 리세트 신호를 외부 리세트 신호의 입력 단자와 겸용시켜 외부에 출력시킬 수 있음과 함께, 외부에 출력하는 리세트 신호가 입력 버퍼를 통하여 외부로부터의 리세트 신호의 입력계로 돌아 들어가는 것을 억제할 수 있다. 또한, 데이터 프로세서는 전원 IC의 기능을 실현할 수 있어, 데이터 처리 시스템을 구성하는 회로 기판의 면적 축소에 기여할 수 있다.

〔9〕<데이터 프로세서에 의한 입출력 디바이스의 리세트>

항 8의 데이터 처리 시스템에서, 상기 입출력 디바이스는 데이터 프로세서의 외부 리세트 단자로부터 출력되는 리세트 신호를 입력하여 초기화된다.

시스템상 불필요한 전원 IC의 기능에 의한 입출력 디바이스에 대한 초기화 기능을 데이터 프로세서에서 실현할 수 있다.

〔10〕<상위 계층의 리세트 지시>

항 8 또는 9의 데이터 처리 시스템에서, 상기 데이터 프로세서는, 상기 시스템 리세트 신호에 기초하여 생성된 신호를 상기 입출력 컨트롤러 허브에 리세트 신호로서 출력한다.

입출력 컨트롤러 허브 및 이것에 접속하는 상위 계층에 대한 초기화에도 데이터 프로세서의 POR/LVD 검출 기능을 유용할 수 있다.

〔11〕<LPC 버스>

항 8 내지 10 중 어느 하나의 데이터 처리 시스템에서, 상기 입출력 디바이스 및 상기 입출력 컨트롤러 허브는 LPC 버스를 통하여 상기 데이터 프로세서에 접속된다.

저대역의 디바이스 접속에 이용되는 LPC 버스가 채용되도록 하는 PC에도 본 실시 형태의 데이터 처리 시스템을 적용 가능하다.

〔12〕<전원 전압의 투입과 전원 전압의 레벨 저하의 각각의 리세트 요인마다의 제어 양태>

항 8 내지 11 중 어느 하나의 데이터 처리 시스템에서, 상기 리세트 컨트롤러는, 전원 전압의 투입에 의한 리세트 요인을 검출하였을 때 리세트 홀드 기간의 경과를 대기하고 나서 상기 외부에 부여하는 리세트 해제보다도 지연된 타이밍에서 상기 입출력 버퍼의 출력 동작을 비선택으로 함과 함께 상기 입출력 버퍼로부터의 입력 마스크를 해제한다. 또한, 상기 리세트 컨트롤러는, 전원 전압의 투입에 의한 리세트 요인에 기초하는 리세트 지시의 해제 후에서의 상기 리세트 요인의 비검출 기간에서 외부 리세트 단자로부터 입력되는 리세트 신호의 변화에 동기한 시스템 리세트 신호를 생성하고, 전원 전압의 투입에 의한 리세트 요인에 기초하는 리세트 지시의 해제 후에서의 전원 전압의 레벨 저하에 의한 리세트 요인을 검출하였을 때 상기 입출력 버퍼로부터의 입력 마스크와 상기 입출력 버퍼의 출력 동작의 선택을 행하고 나서 외부 리세트 단자로부터 외부에 리세트 지시를 부여한다. 또한, 상기 리세트 컨트롤러는, 리세트 홀드 기간의 경과를 대기하여 상기 외부에 리세트 해제를 부여한 후에 상기 입출력 버퍼의 출력 동작을 비선택으로 함과 함께 상기 입출력 버퍼로부터의 입력 마스크를 해제하는 제어를 행한다.

전원 전압의 투입과 전원 전압의 레벨 저하의 각각의 리세트 요인을 검지하고 있을 때와, 전원 전압의 안정 상태일 때의 각각에서, 용이하게 과부족없이 리세트 제어를 행할 수 있다.

〔13〕<시스템 리세트 신호와의 관계>

항 8 내지 12 중 어느 하나의 데이터 처리 시스템에서, 상기 리세트 컨트롤러는, 상기 외부 리세트 단자로부터 외부에 부여하는 리세트 지시를, 상기 시스템 리세트 신호에 의한 리세트 지시보다도 지연된 타이밍에서 생성하고, 상기 외부 리세트 단자로부터 외부에 부여하는 리세트 해제의 지시를, 상기 시스템 리세트 신호에 의한 리세트 해제의 지시와 동일한 타이밍에서 생성한다.

상기 시스템 리세트 신호와 상기 외부 리세트 단자로부터 출력하는 리세트 신호와의 관계에 의해, 버퍼 제어와 마스크 제어를 동기화할 수 있다.

〔14〕<리세트 컨트롤러의 구성>

항 8 내지 13 중 어느 하나의 데이터 처리 시스템에서, 상기 리세트 컨트롤러는, 상기 검출 회로로부터의 리세트 요인의 검출(S1)을 받아서 제1 신호(S2)를 활성화함과 함께 제1 신호의 비활성화 타이밍을 리세트 해제 타이밍으로 하는 제1 제어 회로(11)와, 상기 입출력 버퍼로부터 입력되는 활성화된 제2 신호(S11)를 선택적으로 마스크하는 마스크 게이트 회로(14)와, 상기 마스크 게이트 회로로부터의 제2 신호의 활성화를 받아서 제1 제어 회로를 초기화함과 함께 활성화된 제2 신호를 외부로부터의 리세트 지시 신호로서 후단에 전달하는 제2 제어 회로(15)를 생성한다. 또한, 상기 리세트 컨트롤러는, 상기 제1 신호, 상기 제2 제어 회로를 거친 상기 제2 신호 및 그 밖의 리세트 요인에 관련되는 신호에 기초하여 시스템 리세트 신호(S9)를 생성하는 제1 신호 생성 회로(17, 31)와, 상기 제1 신호의 활성화에 응답하여 상기 마스크 게이트 회로를 마스크하고 또한 상기 제1 신호의 비활성화에 지연하여 응답함으로써 상기 마스크 게이트 회로의 마스크를 해제하는 마스크 제어 신호(S6)를 생성한다. 또한, 상기 리세트 컨트롤러는, 상기 마스크 제어 신호에 의한 마스크 기간에 상기 입출력 버퍼의 출력 동작을 선택하는 버퍼 제어 신호(S8)를 생성하고, 상기 마스크 제어 신호에 의한 마스크 설정에 지연하여 응답함으로써 시스템 리세트 신호에 의한 리세트 지시를 상기 입출력 버퍼의 출력 신호로서 공급하고, 상기 시스템 리세트 신호에 의한 리세트 해제를 상기 입출력 버퍼의 출력 신호로서 공급한 후에 상기 마스크 제어 신호의 마스크 해제를 행하는 제2 신호 생성 회로(18, 19)를 갖는다.

리세트 컨트롤러를 용이하게 실현할 수 있다.

〔15〕<동작 모드에 의한 리세트 입력 전용/입출력 겸용의 선택>

항 14의 데이터 처리 시스템에서, 모드 단자를 더 갖고, 상기 제2 신호 생성 회로는, 상기 모드 단자로부터 제1 동작 모드가 지시되었을 때 상기 외부 리세트 단자를 리세트 신호의 외부 출력과 외부로부터의 리세트 신호의 입력에 겸용하고, 상기 모드 단자로부터 제2 동작 모드가 지시되었을 때 상기 외부 리세트 단자를 외부로부터의 리세트 신호의 입력 전용으로 한다.

외부 리세트 단자를 외부 입력만으로 하는 이용 형태에 대한 편의를 제공할 수 있다.

〔16〕<소프트웨어 리세트 A>

항 1의 데이터 프로세서에서, 상기 리세트 컨트롤러는, 상기 내부 회로에 의해 액세스 가능하게 되는 소프트웨어 리세트 제어 레지스터를 갖고, 상기 소프트웨어 리세트 제어 레지스터에 제1 데이터가 기입되었을 때, 상기 검출 회로로부터의 상기 검출 신호와 등가의 가상 검출 신호를 생성함으로써, 상기 시스템 리세트 신호를 생성하고 또한 상기 외부 리세트 단자로부터 외부에 리세트 지시를 부여함과 함께, 외부에 부여하는 리세트 지시부터 리세트 해제까지의 기간을 포함하고 또한 그것보다도 긴 기간에서 상기 입출력 버퍼의 출력 동작을 선택하고 또한 상기 입출력 버퍼로부터의 입력을 마스크한다.

상기 검출 회로로부터의 검출 신호에 기인하는 시스템 리세트 및 외부 리세트 제어 기능과 등가의 리세트 제어를 소프트웨어 리세트 제어 레지스터에 대한 기입 동작에 의해 행할 수 있다. 따라서, 바람직하지 않은 온도 상승 등의 이상 검출에 대하여, 바람직하지 않은 전원 전압 저하의 경우와 마찬가지의 시스템 리세트 및 외부 리세트 제어를 소프트웨어를 이용하여 용이하게 실현할 수 있다.

〔17〕<소프트웨어 리세트 B>

항 1의 데이터 프로세서에서, 상기 리세트 컨트롤러는, 상기 내부 회로에 의해 액세스 가능하게 되는 소프트웨어 리세트 제어 레지스터를 갖고, 상기 소프트웨어 리세트 제어 레지스터에 제2 데이터가 기입되었을 때, 소프트웨어 시스템 리세트 요구 신호를 생성함으로써, 상기 시스템 리세트 신호를 리세트 지시부터 리세트 해제까지 변화시킨다.

소프트웨어를 이용하여 임의로 시스템 리세트를 행할 수 있게 된다.

〔18〕<소프트웨어 리세트 C>

항 1의 데이터 프로세서에서, 상기 리세트 컨트롤러는, 상기 내부 회로에 의해 액세스 가능하게 되는 소프트웨어 리세트 제어 레지스터를 갖고, 상기 소프트웨어 리세트 제어 레지스터에 제3 데이터가 기입되었을 때, 소프트웨어 외부 리세트 요구 신호를 생성함으로써, 상기 외부 리세트 단자로부터 외부에 리세트 지시를 부여함과 함께, 외부에 부여하는 리세트 지시부터 리세트 해제까지의 기간을 포함하고 또한 그것보다도 긴 기간에서 상기 입출력 버퍼의 출력 동작을 선택하고 또한 상기 입출력 버퍼로부터의 입력을 마스크한다.

상기 검출 회로로부터의 검출 신호에 기인하는 외부 리세트 제어 기능과 등가의 리세트 제어만을 소프트웨어를 이용하여 용이하게 실현할 수 있다.

2. 실시 형태의 상세

실시 형태에 대하여 더욱 상술한다.

《실시 형태 1》

도 3에는 본 발명의 일 실시 형태에 따른 데이터 프로세서의 개략적인 구성이 예시된다. 데이터 프로세서(1)는, 특별히 제한되지 않지만, 단결정 실리콘 등의 1개의 반도체 기판에 상보형 MOS 집적 회로 제조 기술 등을 이용하여 형성된다.

데이터 프로세서(1)는, 명령을 펫치하여 실행하는 중앙 처리 장치(CPU)(40), CPU(40)의 워크 영역 등에 이용되는 RAM(41), CPU(40)가 실행하는 프로그램이나 제어 데이터 등이 저장되는 전기적으로 재기입 가능한 불휘발성 메모리(FLASH)(42), 및 타이머 등의 복수의 주변 모듈(43)을 갖고, 이들은 내부 버스(45)에 접속된다. 데이터 프로세서(1)의 동작 모드의 제어나 리세트 제어는 시스템 매니지먼트 유닛(SMU)(5)이 행한다. 시스템 매니지먼트 유닛(5)에는 입출력 버퍼(4)를 통하여 외부 리세트 단자 RESION이 접속됨과 함께, 각각 입출력 버퍼(6)를 통하여 모드 단자 MD1, MD2, P90, P91, P92가 접속된다. 시스템 매니지먼트 유닛(5)은 전원 회로(2)에의 전원 전압의 투입이나 전원 전압의 상태, 또한 외부 리세트 단자 RESION의 상태, 내부 회로 모듈의 상태 등에 따라서 시스템 리세트 신호 S9를 생성하고, 이것을 시스템 컨트롤러(SYSC)(44)에 공급한다. 시스템 컨트롤러(44)는 시스템 리세트 신호 S9에 기초하여 모듈 리세트 신호 S12를 생성하여 회로 모듈(40∼43) 등에 공급한다.

도 1에는 시스템 매니지먼트 유닛(5)의 구체예가 도시된다.

상기 외부 리세트 단자 RESION은 리세트 신호의 외부 출력과 외부로부터의 리세트 신호의 입력에 겸용되는 단자이다. 입출력 버퍼(4)는, 특별히 도시는 하지 않지만 트라이 스테이트 출력 버퍼와 입력 버퍼를 갖고, 트라이 스테이트 출력 버퍼의 출력 단자에 입력 버퍼의 입력 단자가 결합되고, 그 결합 노드에 외부 리세트 단자 RESION이 결합된다. 상기 트라이 스테이트 출력 버퍼의 트라이 스테이트 제어 단자에 신호 S8이 공급되고, 상기 트라이 스테이트 출력 버퍼는 신호 S8의 로우 레벨에 의해 출력 동작 가능하게 되고, 신호 S8의 하이 레벨에 의해 고출력 임피던스 상태로 된다.

전원 회로(2)는 전원 전압 VCC의 투입과 전원 전압 VCC의 레벨 저하의 각각의 리세트 요인을 검출하는 검출 회로(POR/LVD 검출 회로)(3)를 갖는다. POR/LVD 검출 회로(3)는 전원 전압 VCC가 규정 레벨(POR/LVD 검출 레벨)에 도달하고 있는지의 여부를 검출하고, 도달하고 있지 않으면 POR/LVD 검지 신호 S1을 로우 레벨, 도달하고 있으면 POR/LVD 검지 신호 S1을 하이 레벨로 한다.

시스템 매니지먼트 유닛(5)은, POR/LVD 검출 회로(3)로부터의 POR/LVD 검지 신호 S1 및 상기 입출력 버퍼(4)로부터의 입력 신호 S11에 기초하여 시스템 리세트 신호 S9를 생성함과 함께 상기 입출력 버퍼(4)에 대하여 제어 신호 S8로 출력 제어를 행하고, 또한, POR/LVD 검출 회로에 의한 리세트 요인의 검출에 기초하여 입출력 버퍼(4)를 통하여 외부 리세트 단자 RESION으로부터 외부에 공급하는 리세트 신호 S7을 생성하는 리세트 컨트롤러(10)를 갖는다. 특히 리세트 컨트롤러(10)는, 외부에 공급하는 리세트 신호 S7에 의한 리세트 지시부터 리세트 해제까지의 기간을 포함하고 또한 그것보다도 긴 기간에서 상기 입출력 버퍼(4)의 출력 동작을 선택함과 함께 상기 입출력 버퍼(4)로부터의 입력을 마스크하는 제어를 행한다. 다음으로, 그 제어에 대하여 상술한다.

리세트 컨트롤러(10)는, 입출력 버퍼(4)로부터의 입력과 마스크 신호 S6을 입력받고, 마스크 신호 S6의 하이 레벨에 의해 입출력 버퍼(4)로부터의 입력을 마스크하는 논리합 게이트로 이루어지는 마스크 회로(14)와, 마스크 회로(14)의 출력 신호에 대하여 타이밍 조정을 행한 단자 입력 리세트 신호 S3을 출력하는 단자 리세트 제어 회로(15)와, POR/LVD 검지 신호 S1을 입력받고 POR/LVD 요인 리세트 신호 S2를 출력하는 POR/LVD 제어 회로(11)를 갖는다. POR/LVD 제어 회로(11)는 POR/LVD 요인 리세트 신호 S2를 생성하기 위한 상태 천이 제어를 행하는 스테이트 머신(12), 및 리세트 홀드 기간 등을 규정하기 위한 카운트 동작을 행하는 스테이트 카운터(13)를 구비한다. POR/LVD 제어 회로(11)는 POR/LVD 검지 신호 S1의 로우 레벨에 따라서 POR/LVD 요인 리세트 신호 S2를 로우 레벨로 하고, POR/LVD 검지 신호 S1의 로우 레벨로부터 하이 레벨로의 변화에 의해 스테이트 카운터(13)에 의한 리세트 홀드 기간의 계수를 개시하고, 그 계수의 카운트 아웃(리세트 홀드 기간의 경과)에 동기하여 POR/LVD 요인 리세트 신호 S2를 로우 레벨로부터 하이 레벨로 반전시킨다.

한편, 단자 리세트 제어 회로(15)의 입력이 로우 레벨로 되면 단자 입력 리세트 신호 S3이 로우 레벨로 되고, 단자 리세트 제어 회로(15)의 입력이 하이 레벨로 되면 단자 입력 리세트 신호 S3이 하이 레벨로 된다.

외부 요인 리세트 제어 회로(17)는 신호 S2와 S3의 논리곱에 의해 어느 한쪽의 신호의 변화를 유효로 하여 후단에 전달한다. 후단에 전달된 신호는 와치독 타이머(WDT)(47) 등의 그 밖의 회로 모듈로부터의 내부 리세트 요구 신호를 받는 내부 리세트 제어 회로(31)를 거쳐서 시스템 리세트 신호 S9로서 SYSC(44)에 공급된다. 내부 리세트 제어 회로(31)는 각종 리세트 요구에 대한 우선 제어를 행하여, 외부 요인 리세트 제어 회로(17)로부터의 리세트 요구를 최우선으로 한다. 또한, 리세트 컨트롤러(10)는 전원 전압 VCC에서 동작하는 VCC 영역이 대부분이지만, 내부 리세트 제어 회로(31)는 내부 전원 전압 VDD를 동작 전원으로 하는 VDD 영역의 회로로 구성되기 때문에, 쌍방의 영역 간에서의 신호의 주고받음에는 레벨 시프터(32)를 통하도록 되어 있다.

상기 신호 S3은 POR/LVD 제어 회로(11)의 리세트 단자 R에 공급되고, 리세트 단자 R에의 로우 레벨 입력에 의해 POR/LVD 제어 회로(11)는 초기화되고, POR/LVD 요인 리세트 신호 S2는 하이 레벨로 된다. POR/LVD 제어 회로(11)가 로우 레벨의 신호 S2를 한창 출력하고 있는 중이라도 그 시퀀스 처리가 초기화되면, POR/LVD 요인 리세트 신호 S2는 하이 레벨로 되지만, 신호 S3이 로우 레벨로 되어 있기 때문에, 외부 요인 리세트 제어 회로(17)의 로우 레벨 출력, 즉 시스템 리세트 신호 S9의 로우 레벨 출력에는 영향을 주지 않는다. 요컨대, POR/LVD 제어 회로(11)에 의한 리세트 처리 중에 외부 단자 RESION으로부터의 외부 리세트 처리가 지시되었을 때는, 외부로부터의 리세트 지시를 우선시켜, 외부로부터의 리세트 신호에 의해 시스템 리세트 신호 S9의 리세트 해제 타이밍을 결정하도록 되어 있다.

상기 시스템 리세트 신호 S9와 POR/LVD 요인 리세트 신호 S2는 리세트 출력 트리거 제어 회로(18)에 공급된다. 리세트 출력 트리거 제어 회로(18)는, 리세트 입출력 모드 신호 S4에 의해 리세트 입출력 모드가 선택되어 있는 경우에는, POR/LVD 요인 리세트 신호 S2가 로우 레벨(POR/LVD 검출에 의한 리세트 요인에 의한 리세트 지시)로 되어 있는 것을 조건으로 시스템 리세트 신호 S9의 반전 레벨을 리세트 출력 트리거 신호 S5로서 출력한다. POR/LVD 요인 리세트 신호 S2가 하이 레벨로 되어 있는 경우에는 리세트 출력 트리거 신호 S5는 로우 레벨로 고정된다. 또한, 리세트 입출력 모드 신호 S4에 의해 리세트 입력 전용 모드가 지시되어 있을 때도 리세트 출력 트리거 신호 S5는 로우 레벨로 고정된다. 또한, 리세트 입출력 모드 신호 S4는 모드 단자 MD1, MD2, P90∼P92로부터의 입력 상태를 동작 모드 디코드부(16)가 판별함으로써 생성된다.

리세트 출력 제어 회로(19)는 상기 트리거 신호 S5를 입력받아, 리세트 입력 마스크 신호 S6, 리세트 출력 신호 S7, 및 버퍼 출력 제어 신호 S8을 생성하는 회로이며, 지연 회로(20), AND 게이트(21), OR 게이트(22) 및 인버터(23, 24)를 갖는다. 리세트 출력 제어 회로(19)는, 전원 전압의 안정 상태(신호 S2의 하이 레벨)에서는 제어 신호 S8(하이 레벨)에 의해 입출력 버퍼(4)의 출력 동작을 디스에이블로 하고, 신호 S6(로우 레벨)에 의해 마스크를 해소함으로써, 외부 리세트 단자 RESION으로부터의 리세트 입력을 허가한다. 또한 리세트 출력 제어 회로(19)는, 전원 전압 VCC의 투입과 전원 전압 VCC의 레벨 저하의 각각의 리세트 요인을 검출하는 POR/VLD 검출 회로(3)에 의한 리세트 요인을 검지하였을 때는, 그 검출 신호 S1에 기초하는 신호 S2의 변화(로우 레벨)를 이용하여, 신호 S8에 의해 입출력 버퍼(4)의 출력 동작을 인에이블로 하여 리세트 신호 S7을 외부 리세트 단자 RESION을 향하여 출력시킴과 함께, 입출력 버퍼(4)로부터 단자 리세트 제어 회로(15)로의 그 리세트 신호 S7의 돌아 들어감을 신호 S6(하이 레벨)에 의해 마스크하는 제어를 행한다. 리세트 출력 제어 회로(19)의 제어에서, 신호 S6의 하이 레벨에 의한 마스크는 상기 외부에의 리세트 신호 S7의 출력보다 빠르게 행하고, 그 마스크 기간은, 리세트 신호 S7에 의한 리세트 지시부터 해제까지의 기간보다도 긴 기간으로 한다.

도 1에 도시된 테스트 제어 레지스터(35)는 리세트 트리거 제어 회로(18)에 있어서 가상적으로 상기 POR/LVD 요인 리세트 신호 S2로 간주되는 테스트 신호 S10을 생성하는 제어 레지스터이며, CPU(40)의 액세스에 의해 그 신호 S10의 레벨을 임의로 설정 가능하게 하는 것이다. 데이터 프로세서(1)에서의 리세트 신호의 외부 출력 동작의 디바이스 테스트 시에, 전원 전압 VCC를 실제로 투입하여 안정화시키거나 레벨 저하시키거나 할 때의 전압 천이 시간을 낭비하지 않고, 테스트 제어 레지스터(35)의 재기입에 의해 임의의 타이밍에서 효율적으로, 전원 전압의 투입이나 전원 전압의 레벨 저하의 각각의 리세트 요인을 의사적으로 발생시킬 수 있다. 이에 의해, 테스트 시간의 단축, 테스트 코스트의 저감에 기여할 수 있다.

도 2에는 리세트 컨트롤러에 의한 리세트 신호의 생성 동작을 도시하는 타이밍차트이다.

시각 t0에서 동작 전원 VCC가 투입되고, 시각 t1에서 전원 전압 VCC가 POR/LVD 검지 레벨에 도달하면, POR/LVD 검지 신호 S1이 하이 레벨로 변화된다. 이에 의해 POR/LVD 제어 회로(11)에 의한 동작이 개시되고, 리세트 홀드 기간 후에 POR/LVD 요인 리세트 신호 S2가 하이 레벨로 변화된다(시각 t2). 그 동안, 신호 S6은 하이 레벨로 되어 마스크 회로(14)에서 입력 마스크를 행하고, 신호 S8은 로우 레벨로 되어 입출력 버퍼(4)를 출력 인에이블로 하고, 신호 S7은 로우 레벨로 되어, 외부 단자 RESION으로부터 외부에 리세트를 지시하고 있다. 시각 t2에서는 신호 S5, S7, S9가 레벨 반전되지만, 신호 S6, S8의 레벨이 유지되므로, 외부 단자 RESION으로부터의 외부에 대한 리세트 지시가 해제된 후의 타이밍(시각 t3)까지 입력 마스크가 유지되고, 외부에 대한 리세트 지시가 신호 S7에 의해 정규로 해제될 때까지, 신호 S7의 로우 레벨이 단자 리세트 제어 회로(15)로 돌아 들어감으로써, POR/LVD 제어 회로(11)가 도중에 바람직하지 않게 초기화되어 신호 S2가 하이 레벨로 초기화되는 결과, 신호 S7이 빠른 타이밍에서 하이 레벨로 반전되게 되는 것이 억제된다. 따라서, 외부 단자 RESION으로부터 외부에 공급되는 리세트 신호를 받아서 동작되는 디바이스의 리세트는 정상으로 행해지게 되어, 파워 온 리세트 후에서의 외부 시스템의 오동작 및 폭주를 미연에 방지할 수 있다.

시각 t3 이후에서 신호 S8은 하이 레벨로 되기 때문에 입출력 버퍼(4)의 출력 동작은 디스에이블로 되어, 외부 단자 RESION으로부터의 외부 리세트 입력이 가능하게 된다. 시각 t4에서 외부로부터의 리세트 지시에 의해 시스템 리세트 신호 S9가 로우 레벨로 되고, 시각 t5에 리세트 해제된다.

시각 t6에 전원 전압 VCC가 POR/LVD 검지 레벨 이하로 되면, POR/LVD 검지 신호 S1이 로우 레벨로 변화된다. 이에 의해 POR/LVD 제어 회로(11)에 의한 동작이 개시되고, 신호 S2의 로우 레벨에 의해 신호 S5가 하이 레벨로 되고, 이것에 동기하여 신호 S6이 하이 레벨로 되어 마스크 회로(14)의 입력 마스크가 개시되고, 신호 S8이 로우 레벨로 되어 입출력 버퍼(4)의 출력 동작이 인에이블로 되고, 시스템 리세트 신호 S9가 로우 레벨로 되어 내부에의 리세트 지시가 행해진다. 시각 t6에서는 지연 회로(20)의 작용에 의해 신호 S7은 그 후의 시각 t7을 대기하여 로우 레벨의 리세트 지시 레벨로 된다. 따라서, 이 신호 S7에 의해 외부 단자 RESION으로부터 외부에 리세트 지시가 부여되었을 때에는 이미 입력 마스크가 실시되고 있으므로, 외부에 대한 리세트 지시를 위한 신호 S7의 로우 레벨이 단자 리세트 제어 회로(15)로 돌아 들어가 바람직하지 않게 POR/LVD 제어 회로(11)가 도중에 초기화되어 신호 S2가 하이 레벨로 초기화되는 것에 의한 신호 S7의 바람직하지 않은 하이 레벨 반전이 억제된다.

이 후, 시각 t8에서 전원 전압 VCC가 POR/LVD 검지 레벨로 복귀하면, 리세트 홀드 기간 후에 POR/LVD 요인 리세트 신호 S2가 하이 레벨로 변화된다(시각 t9). 그 동안, 신호 S6은 하이 레벨로 되어 마스크 회로(14)에서 입력 마스크를 행하고, 신호 S8은 로우 레벨로 되어 입출력 버퍼(4)를 출력 인에이블로 하고, 신호 S7은 로우 레벨로 되어, 외부 단자 RESION으로부터 외부에 리세트를 지시하고 있다. 시각 t9에서는 신호 S5, S7, S9가 레벨 반전되지만, 신호 S6, S8의 레벨이 유지되므로, 외부 단자 RESION으로부터의 외부에 대한 리세트 지시가 해제된 후의 타이밍(시각 t10)까지 입력 마스크가 유지되고, 외부에 대한 리세트 지시가 신호 S7에 의해 정규로 해제될 때까지, 신호 S7의 로우 레벨이 단자 리세트 제어 회로(15)로 돌아 들어감으로써, POR/LVD 제어 회로(11)가 바람직하지 않게 도중에 초기화되어 신호 S2가 하이 레벨로 초기화되는 결과, 신호 S7이 빠른 타이밍에서 하이 레벨로 반전되게 되는 것이 억제된다. 따라서, 외부 단자 RESION으로부터 외부에 공급되는 리세트 신호를 받아서 동작되는 디바이스의 리세트는 정상으로 행해지게 되어, 파워 온 리세트 후에서의 외부 시스템의 오동작 및 폭주를 미연에 방지할 수 있다.

도 4에는 상기 실시 형태에서 설명한 데이터 프로세서(1)를 키보드 및 전원 제어용 컨트롤러로서 채용한 노트 PC의 개략적인 구성이 도시된다.

데이터 처리 시스템으로서의 노트 PC에서, 데이터 프로세서(1)는, 시리얼 플래시 메모리(242)로부터 다운로드한 프로그램을 실행함으로써, 외부에 접속된 입력 디바이스의 제어를 행한다. 입력 출력 디바이스로서, LED 인디케이터(235), 리드 스위치(101), 배터리 시스템(241), 냉각 팬(236), 키 스캔 회로(237), 서미스터(230), 전력 모니터(231), 카드 인터페이스(232), 디스플레이 조광 회로(233), 마우스 등의 포인팅 디바이스(234), 및 확장 프로세서(244) 등이 접속된다. LPC 버스에는 시큐러티 처리 모듈(TPM)(248), 슈퍼 I/O(243), 유저 고유의 ASIC(240) 등이 접속된다. 상기 외부 리세트 단자 RESION은 시큐러티 처리 모듈(248), 슈퍼I/O(243), ASIC(240), 시리얼 플래시 메모리(242) 등에 접속되고, 데이터 프로세서(1)는 외부 리세트 단자 RESION으로부터 그들에 대하여 파워 온 리세트 또는 전원 전압 저하에 의한 리세트를 리세트 신호 RESET로 행할 수 있다. 요컨대, 데이터 프로세서(1)는 그들 외부 디바이스에 대한 리세트 IC로서도 기능한다.

데이터 프로세서(1)는 LPC 버스를 통하여 입출력 컨트롤러 허브(205, 201)에 접속된다. 예를 들면 입출력 컨트롤러 허브(205)는 사우스 브릿지(ICH)를 구성하고, 입출력 컨트롤러 허브(201)는 노스 브릿지(MCH)를 구성한다. 사우스 브릿지(ICH)(205)에는 로컬 에리어 네트워크 컨트롤러(206)를 통하여 LAN 포트(207), 시리얼 ATA 인터페이스를 갖는 HDD(210), 카드 버스(220), 무선 LAN(221), 스피커(223)를 구동하는 앰프(222), USB 컨트롤러(211, 212), USB 포트(208), 및 PCI 컨트롤러 등이 접속된다. 노스 브릿지(MCH)(201)에는 디스플레이(204)의 표시 제어 등을 행하는 그래픽 컨트롤러(203), 메인 메모리(202) 및 메인 프로세서(200)가 접속된다.

특별히 도시는 하지 않지만, 데이터 프로세서(1)는 외부 단자 RESION 이외의 단자, 예를 들면 적당한 포트의 출력 단자를 이용하여, 노스 브릿지(MCH)(201), 사우스 브릿지(ICH)(205), 및 메인 프로세서(200) 등의 상위 계층의 디바이스에 대하여 파워 온 리세트 및 전원 전압 저하에 의한 리세트의 지시를 부여해도 된다. 그와 같은 리세트 신호는 데이터 프로세서 내부의 시스템 리세트 신호 S9에 기초하여 생성하면 된다.

상술한 바와 같이, 데이터 프로세서(1)는 POR/LVD 검출 회로(3)에 의한 리세트 신호를 외부 리세트 신호의 입력 단자 RESION과 겸용시켜 외부에 출력시킬 수 있음과 함께, 외부에 출력하는 리세트 신호가 입력 버퍼(4)를 통하여 외부로부터의 리세트 신호의 입력계로 돌아 들어가는 것을 억제할 수 있기 때문에, 데이터 프로세서는 전원 IC의 기능을 실현할 수 있어, 데이터 처리 시스템을 구성하는 회로 기판의 면적 축소에 기여할 수 있다. 따라서, 데이터 프로세서(1)는 특별히 공간 절약이 요청되는 노트 PC나 휴대 단말기에의 적용에 적합하다.

《실시 형태 2》

도 5에는 리세트 컨트롤러(10A)의 다른 예가 도시된다. 도 5에 도시되는 리세트 컨트롤러(10A)는, 도 1의 리세트 컨트롤러(10)에 대하여 소프트웨어 리세트 제어 기능이 추가된 점이 상위하고, 그 밖의 동일한 구성에 대해서는 도 1과 동일참조 부호를 붙이고 그 상세한 설명은 생략한다. 이하, 소프트웨어 리세트 기능을 중심으로 설명한다.

소프트웨어 리세트를 지시하기 위해서 내부 회로의 하나인 CPU(40)에 의해 리드ㆍ라이트 가능한 리세트 제어 레지스터(36)가 설치되고, 그 레지스터(36)에는 제1 데이터, 제2 데이터 및 제3 데이터의 기입 영역이 할당된다. 도 8에도 예시된 바와 같이, 제1 데이터 SRD1이 기입됨으로써 가상 검출 신호 S20이 생성되어 소프트웨어 리세트 A가 지시된다. 제2 데이터 SRD2가 기입됨으로써 소프트웨어 시스템 리세트 요구 신호 S21이 생성되어 소프트웨어 리세트 B가 지시된다. 제3 데이터 SRD3이 기입됨으로써 소프트웨어 외부 리세트 신호 S22가 생성되어 소프트웨어 리세트 C가 지시된다.

가상 검출 신호 S20을 입력하는 POR/LVD 제어 회로(11)에 있어서, 가상 검출 신호 S20은 상기 검출 회로(2)로부터의 상기 검출 신호 S1과 등가의 신호로서 인식하고, 상기 검출 신호 S1이 검출 레벨로 된 경우와 마찬가지로 동작하고, 이에 의해, 상기 시스템 리세트 신호 S9가 생성되고 또한 상기 외부 리세트 단자 RESION으로부터 외부에 리세트 지시가 부여됨과 함께, 외부에 부여되는 리세트 지시부터 리세트 해제까지의 기간을 포함하고 또한 그것보다도 긴 기간에서 상기 입출력 버퍼(4)의 출력 동작이 선택되고 또한 상기 입출력 버퍼(4)로부터의 입력이 마스크된다.

이에 의해, 상기 검출 회로(2)로부터의 검출 신호 S1에 기인하는 시스템 리세트 및 외부 리세트 제어 기능과 등가의 리세트 제어를 소프트웨어 리세트 제어 레지스터(36)에 대한 제1 데이터 SRD1의 기입 동작에 의해 행할 수 있다. 따라서, 내부 회로의 하나인 다른 모듈(43)이 마이크로컴퓨터(1) 혹은 그 외부 회로의 바람직하지 않은 온도 상승 등의 이상을 검출한 경우에, 바람직하지 않은 전원 전압 저하의 경우와 마찬가지의 시스템 리세트 및 외부 리세트 제어를 소프트웨어를 이용하여 용이하게 실현할 수 있다.

소프트웨어 시스템 리세트 요구 신호 S21은 내부 리세트 제어 회로(31)에 공급된다. 내부 리세트 제어 회로(31)는 소프트웨어 시스템 리세트 요구 신호 S21이 입력되면, WDT(47)로부터 공급되는 시스템 리세트 요구 신호 등과 마찬가지로, 시스템 리세트 신호 S9를 리세트 지시부터 리세트 해제까지 변화시킨다.

이에 의해, 소프트웨어를 이용하여 임의로 시스템 리세트를 행할 수 있게 된다.

소프트웨어 외부 리세트용 리세트 출력 제어 회로(SERCNT)(26)는 소프트웨어 외부 리세트 요구 신호 S22가 공급되면, 출력 트리거 신호 S23을 하이 레벨로 상승시킴과 함께 내부의 카운터(CUNT)(27)의 계수 동작을 개시하고, 카운트 업 타이밍에 동기하여 신호 S23을 로우 레벨로 하강시킨다. 출력 트리거 신호 S23은 소프트웨어 외부 리세트 요구 신호 S22에 동기하여 리세트 홀드 기간을 생성한다. 리세트 출력 트리거 제어 회로(18)는, 출력 트리거 신호 S23의 리세트 홀드 기간에 대응하여 리세트 출력 트리거 신호 S5를 생성하고, 이에 의해, 상기 외부 리세트 단자 RESION으로부터 외부에 리세트 지시가 부여됨과 함께, 외부에 부여된 리세트 지시부터 리세트 해제까지의 기간을 포함하고 또한 그것보다도 긴 기간에서 상기 입출력 버퍼(4)의 출력 동작이 선택되고 또한 상기 입출력 버퍼(4)로부터의 입력이 마스크된다.

이에 의해, 상기 검출 회로(2)로부터의 검출 신호에 기인하는 외부 리세트 제어 기능과 등가의 리세트 제어만을 소프트웨어를 이용하여 용이하게 실현할 수 있다.

도 6에는 도 5의 리세트 컨트롤러(10A)에 의한 리세트 신호의 생성 동작이 예시된다. 도 6은 소프트웨어 리세트를 위한 신호 S20, S21, S22는 하이 레벨에 니게이트되어 있어, 도 2와 마찬가지의 타이밍을 나타낸다.

도 7에는 전원 전압의 안정 상태에서 소프트웨어 리세트가 요구되었을 때의 동작 타이밍이 예시된다.

시각 t20에서 리세트 제어 레지스터(36)에 제1 데이터 SRD1이 기입됨으로써 소프트웨어 리세트 A가 요구되고, 이에 의해 도 6의 시각 t6 내지 t10과 동일한 동작 타이밍이 생성된다. 이에 의해, 외부에 대한 리세트 지시가 신호 S7에 의해 정규로 해제될 때까지, 신호 S7의 로우 레벨이 단자 리세트 제어 회로(15)로 돌아 들어감으로써, POR/LVD 제어 회로(11)가 바람직하지 않게 도중에 초기화되어 신호 S2가 하이 레벨로 초기화되는 결과, 신호 S7이 빠른 타이밍에서 하이 레벨로 반전되게 되는 것이 억제된다. 따라서, 외부 단자 RESION으로부터 외부에 공급되는 리세트 신호를 받아서 동작되는 디바이스의 리세트는 정상으로 행해지게 되어, 파워 온 리세트 후에서의 외부 시스템의 오동작 및 폭주를 미연에 방지할 수 있다.

시각 t21에서 리세트 제어 레지스터(36)에 제2 데이터 SRD2가 기입됨으로써 소프트웨어 리세트 B가 요구되고, 이에 의해 시스템 리세트 신호 S9가 소정 기간 로우 레벨로 되고, 그에 의해 시스템 리세트가 행해진다.

시각 t22에서 리세트 제어 레지스터(36)에 제3 데이터 SRD3이 기입됨으로써 소프트웨어 리세트 C가 요구되고, 이에 의해 소프트웨어 리세트 C의 출력 트리거 신호 S23이 일정 기간 하이 레벨로 홀드되고, 이 기간을 리세트 홀드 기간으로 하도록, 외부 단자 RESION으로부터 외부 리세트 신호를 출력한다. 소프트웨어 리세트 C의 경우는, 시스템 리세트 신호 S9는 하이 레벨에 니게이트된 채로 되는 점이 소프트웨어 리세트 A에 의한 리세트 기능과 상위되는 점이다.

이상 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 그것에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.

예를 들면, 리세트 컨트롤러의 구체적인 논리 구성은 상기 실시 형태에 한정되지 않고 적절히 변경 가능하다. 데이터 처리 시스템은 노트 PC에 한정되지 않고 그 밖의 모바일 제품 등에 널리 적용 가능하다. 데이터 프로세서가 보유하는 회로 모듈은 도 3에 한정되지 않고 적절히 변경 가능하다.

1 : 데이터 프로세서
3 : POR/LVD 검출 회로
4 : 입출력 버퍼
5, 5A : 시스템 매니지먼트 유닛(SMU)
6 : 입출력 버퍼
10, 10A : 리세트 컨트롤러
14 : 마스크 회로
15 : 단자 리세트 제어 회로
19 : 리세트 출력 제어 회로
20 : 지연 회로
26 : 소프트웨어 외부 리세트용 리세트 출력 제어 회로
RESION : 외부 리세트 단자
S1 : POR/LVD 검출 신호
S2 : POR/LVD 요인 리세트 신호
S3 : 단자 입력 리세트 신호
S4 : 리세트 입출력 모드 신호
S5 : 리세트 출력 트리거 신호
S6 : 리세트 입력 마스크 신호
S7 : 리세트 신호
S8 : 제어 신호
S9 : 시스템 리세트 신호
S20 : 가상 검출 신호
S21 : 소프트웨어 시스템 리세트 요구 신호
S22 : 소프트웨어 외부 리세트 신호
S23 : 출력 트리거 신호
MD1, MD2, P90, P91, P92 : 모드 단자
40 : 중앙 처리 장치(CPU)
41 : RAM
42 : 불휘발성 메모리(FLASH)
45 : 내부 버스
44 : 시스템 컨트롤러(SYSC)
201 : 노스 브릿지(MCH)
205 : 사우스 브릿지(ICH)
200 : 메인 프로세서

Claims (6)

1. 리세트 신호를 외부에 출력하고, 외부 리세트 신호를 외부로부터 입력하기 위해서 사용되는 외부 리세트 단자와,
   상기 외부 리세트 단자에 접속되는 입출력 버퍼와,
   전원 전압의 투입과 전원 전압의 레벨 저하의 각각의 리세트 요인의 유무를 검지하여 검지 신호를 출력하는 검출 회로와,
   상기 검출 회로로부터의 상기 검지 신호가 출력되지 않게 된 것에 의해 카운트를 개시하는 스테이트 카운터와,
   상기 검출 회로로부터의 상기 검지 신호 및 상기 입출력 버퍼로부터의 외부 리세트 신호에 기초하여 시스템 리세트 신호를 생성하고, 상기 검출 회로의 리세트 요인 있음의 검지 신호에 따라, 상기 입출력 버퍼의 출력 동작을 유효로 하여 상기 리세트 신호를 외부에 출력하고, 상기 검출 회로의 상기 리세트 요인 있음의 검지 신호가 출력되지 않게 된 후, 상기 스테이트 카운터에 의해 카운트 동작을 개시하고, 상기 스테이트 카운터에 의해 상기 카운트 동작을 종료시킬 때까지 상기 리세트 신호의 출력을 계속하고, 상기 리세트 신호를 외부에 계속해서 출력한 후에 상기 입출력 버퍼의 출력 동작을 무효로 하는 리세트 컨트롤러
   를 갖는 반도체 장치.
2. 제1항에 있어서,
   상기 반도체 장치는, 모드 단자를 더 갖고,
   상기 리세트 컨트롤러는, 상기 모드 단자로부터 제1 동작 모드가 지시되었을 때 상기 외부 리세트 단자를 리세트 신호의 외부 출력과 외부로부터의 리세트 신호의 입력에 겸용하고, 상기 모드 단자로부터 제2 동작 모드가 지시되었을 때 상기 외부 리세트 단자를 외부로부터의 리세트 신호의 입력 전용으로 하는, 반도체 장치.
3. 제2항에 있어서,
   상기 리세트 컨트롤러는, 상기 모드 단자로부터 상기 제2 동작 모드가 지시되었을 때에, 상기 검출 회로의 상기 리세트 요인의 검출에 따라서 상기 리세트 신호를 외부에 출력하는 반도체 장치.
4. 제3항에 있어서,
   상기 리세트 컨트롤러는 상기 입출력 버퍼로부터의 입력을 마스크하는 마스크 회로를 갖고,
   상기 마스크 회로는, 상기 검출 회로의 상기 리세트 요인 있음의 검지 신호가 출력되었을 때, 상기 입출력 버퍼로부터의 입력을 마스크하고, 상기 검출 회로의 상기 리세트 요인 있음의 검지 신호가 출력되지 않게 된 후에는, 상기 리세트 컨트롤러가 상기 입출력 버퍼의 출력 동작을 무효로 함과 동시에, 상기 입출력 버퍼로부터의 입력의 마스크를 해제하는, 반도체 장치.
5. 제1항에 있어서,
   상기 리세트 컨트롤러는, 상기 검출 회로에 의해 상기 전원 전압의 저하를 검출했을 때에, 상기 입출력 버퍼의 출력 동작을 유효로 하여 상기 외부 리세트 단자를 통해 상기 리세트 신호를 출력하고, 상기 전원 전압이 복귀해도 소정의 기간은 상기 리세트 신호를 외부에 계속해서 출력한 후에 상기 입출력 버퍼의 출력 동작을 무효로 하는, 반도체 장치.
6. 제1항에 있어서,
   상기 리세트 컨트롤러는, 상기 리세트 신호의 외부 출력이 종료한 시점보다도 소정의 기간 경과 후에 상기 입출력 버퍼의 출력 동작을 무효로 하는, 반도체 장치.

Images