JPS6368940A - マイクロプロセツサの異常検出・リセツト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明はインバータ装置等に用いられるマイクロプロ
セッサの異常検出回路とリセット回路（以下マイクロプ
ロセッサの異常検出・リセット回路という）に係り、特
に異常検出信号出力端子とリセット信号入力端子とを兼
用したマイクロプロセッサの異常検出・リセット回路に
関する。

［従来の技術］ 第３図は、従来のマイクロプロセッサの異常検出・リセ
ット回路を示す回路図で、図において、（１）はマイク
ロプロセッサ、（１ａ）は、このマイクロプロセッサ（
１）のプログラム暴走異常時に異常信号を出力し、他か
らのリセット信号（リセット開始信号、リセット解除信
号）が印加されるリセット信号入力端子、（２）は上記
異常信号の入力を保持するホールド回路、（２ａ）はそ
れの入力端子、（２ｂ）はそれの出力端子、（２ｃ）は
それのリセット信号入力端子、（３）は、リセット開始
で閉成し、リセット解除で開放するリセットスイッチ、
　（４）（５）（６）は抵抗、（７）はコンデンサ、（
８）は、リセットスイッチ（３）、コンデンサ（７）と
抵抗（４）（５）からなるリセット信号発生回路、（９
）はコンデンサ（７）と抵抗（６）からなる時定数回路
である。

次にその動作を第４図によって説明する。第４図は、マ
イクロプロセッサ（１）の異常時にリセット信号入力端
子（１ａ）に現れる異常信号ａ及びホールド回路（２）
の出力端子（２ｂ）に現れるホールド回路出力信号すを
示す信号波形図である。今、マイクロプロセッサ（１）
にプログラム暴走異常が生じたとすると、リセット信号
入力端子（１ａ）に第４図（ａ）に示す瞬時だけＨから
Ｌに変化する異常信号ａが現れる。この信号ａはホール
ド回路（２）の入力端子（２ａ）に印加され、それの出
力端子（２ｂ）のレベルを第４図（ａ）に示すようにＬ
からＨに変化させる。このように、一旦異常信号ａが入
力端子（２ａ）に印加されると、ホールド回路（２）が
リセットされない限り、それの出力端子（２ｂ）はＨに
保持される。この時、リセット信号入力端子（１ａ）に
異常信号ａが現われても、その信号ａが瞬時変化である
ためコンデンサ（７）と抵抗（６）からなる時定数回路
（９）に吸収され、リセット信号発生回路（８）の出力
端子、すなわちコンデンサ（７）の端子には現われない
。そのためホールド回路（２）のリセット信号入力端子
（２ｃ）に信号が印加され、間違ってリセットされるこ
とはない。

マイクロプロセッサ（１）及びホールド回路（２）をリ
セットするには、リセットスイッチ（３）を閉じると、
コンデンサ（７）はそれと抵抗（５）によってきまる時
定数で放電し、その端子電圧は低下する。

この電圧変化は抵抗（６）を介してマイクロプロセッサ
（１）のリセット信号入力端子（１ａ）に、そしてホー
ルド回路（２）のリセット信号入力端子（２Ｃ）に、リ
セット開始信号としてそれぞれ印加され１両回路（１）
　（２）はリセットされる。次にリセットスイッチ（３
）を開くと、コンデンサ（７）はそれと抵抗（４）（５
）によってきまる時定数で充電され、その端子電圧は上
昇する。この電圧変化は、両回路（１）　（２）のリセ
ット信号入力端子（ｌａ）　（２ｃ）に、リセット解除
信号としてそれぞれ印加され、両回路（１）　（２）の
リセットは解除される。

［発明が解決しようとする問題点］ 従来のマイクロプロセッサの異常検出・リセット回路は
以上のように構成されているので、リセット解除時に次
のような問題点があった。即ち、リセットスイッチ（３
）を開くと、抵抗（４）　（５）とコンデンサ（７）に
よってきまる時定数でコンデンサ（７）の端子電圧が上
昇してくる。この電圧、即ちホールド回路（２）のリセ
ット信号入力端子（２Ｃ）の電圧が所定値以上になると
、この回路（２）はリセット解除される。一方コンデン
サ（７）の端子電圧の上昇で抵抗（６）を介したマイク
ロプロセッサ（１）のりセット信号入力端子（１ａ）の
電圧も上昇し、その値が所定値以上になると、マイクロ
プロセッサ（１）がリセット解除される。この時、この
電圧変化はホールド回路（２）の入力端子（２ａ）にも
印加される。従って、この入力端子（２ａ）に印加され
る電圧がまだ所定値に達する前に、ホールド回路（２）
がリセット解除されると、ホールド回路（２）はその入
力端子（２ａ）にＬレベルの信号、即ち異常信号ａが印
加されたと判断し、それの出力端子（２ｂ）のレベルを
間違ってＬからＨに変化させる。これは、リセット信号
発生回路（８）からのリセット信号、即ちコンデンサ（
７）の端子電圧変化が、抵抗（６）を介してホールド回
路（２）の入力端子（２ａ）に伝わる時間が、直接リセ
ット信号入力端子（２Ｃ）に伝わる時間より長いためで
ある。又ホールド回路（２）のリセット解除レベルが異
常検出レベルより小さい場合でも同様である。

この発明は、以上のような問題点を解消するためになさ
れたもので、誤動作なく確実にリセット解除できるマイ
クロプロセッサの異常検出・リセット回路を得ることを
目的とする。

［問題点を解決するための手段］ この発明に係るマイクロプロセッサの異常検出・リセッ
ト回路は、リセット信号発生回路出方端子とホールド回
路のリセット信号入力端子間に、リセット信号のホール
ド回路六方端子にいたる遅延より大なる遅延時間を有す
る遅延回路を挿入したものである。

［作　用コ この発明においては、リセット信号発生回路出力端子と
ホールド回路のリセット信号入力端子間に遅延回路を挿
入したため、リセット解除信号がリセット信号発生回路
出力端子がらホールド回路の入力端子に伝わる前に、セ
ット信号入力端子に伝わって、ホールド回路が誤動作な
く確実にリセットされる。

［実施例コ 以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例を示す回路図である。図におい
て、（１）はマイクロプロセッサ、（１ａ）はそれのり
セラ１〜信号入力端子、（２）はホールド回路、（２ａ
）はそれの入力端子、（２ｂ）はそれの出力端子、（２
ｃ）はそれのリセット信号入力端子、（３）はリセット
スイッチ、　（４）　（５）　（６）は抵抗、（７）は
コンデンサ、（８）はリセット信号発生回路、（９）は
コンデンサ（７）と抵抗（６）からなる時定数回路で、
第３図の従来例と同様のものである。（１０）は、入力
信号のＬレベルからＨレベルへの変化に対しては一定時
間遅延して同一信号を出力し、ＨレベルからＬレベルへ
の変化に対しては瞬時に同一信号を出力する機能を持つ
遅延回路で、その遅延時間は時定数回路（９）の抵抗（
６）による遅延より大きくなるよう設定しである。（］
、Ｏａ）はそれの入力端子、（１０ｂ）は出力端子であ
る。

次に、その動作を第２図を参照して説明する。

第２図はこの実施例の動作を説明するための信号波形図
で、（ａ）はマイクロプロセッサ（１）のリセット信号
入力端子（１ａ）に、（ｂ）はホールド回路（２）の出
力端子（２ｂ）に、（Ｃ）はリセット信号発生回路（８
）の出力端子に、（ｄ）は遅延回路（１０）の出力端子
（１０ｂ）にそれぞれ現われる信号波形図である。今、
マイクロプロセッサ（１）及びホールド回路（２）がセ
ット中に、マイクロプロセッサ（１）にプログラム暴走
異常が生じたとすると、それのリセット信号入力端子（
１ａ）に異常信号ａが発生し、ホールド回路（２）は瞬
時に動作する。この時リセットスイッチ（３）はオフで
、リセット信号発生回路（８）の出力レベルＣはＨとな
っている。次にリセットしようとする時、リセットスイ
ッチ（３）をオンとすれば、リセット信号発生回路（８
）の出力レベルＣはＨからＬに変化し、リセット開始信
号となり抵抗（６）を介してマイクロプロセッサ（１）
のリセット信号入力端子（１ａ）に、遅延回路（１０）
を介して遅延なしでホールド回路（２）のリセット信号
入力端子（２ｃ）に印加されて両回路（１）　（２）は
リセットされる。リセットスイッチ（３）をオフとすれ
ば、リセット信号発生回路（８）の出力レベルｂはＬか
らＨに変化し、リセット解除信号として抵抗（６）を介
してマイクロプロセッサ（１）のリセット信号入力端子
（１ａ）及びホールド回路（２）の入力端子（２ａ）に
印加され、一方遅延回路（１０）にて一定時間遅延され
てホールド回路（２）のリセット信号入力端子（２ｃ）
に印加される。従って、マイクロプロセッサ（１）のリ
セット解除から所定時間遅れて、ホールド回路（２）が
リセット解除される。そのためリセット時にホールド回
路（２）の入力端子（２ａ）へ印加される信号はすべて
無視され誤動作されることはなく確実にリセット解除さ
れる。

なお遅延回路（１０）としてはアナログ式、デジタル式
のいずれの方式のものでもよいことはもちろんである。

［発明の効果］ 以上のようにこの発明によればホールド回路のリセット
解除をマイクロプロセットより遅らせるようにしたので
、誤動作なく確実にリセット解除できる効果を有する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図はこ
の実施例の動作を説明するための信号波形図、第３図は
従来のマイクロプロセッサの異常検出・リセット回路を
示す回路図、第４図は異常信号ａ及びホールド回路出力
信号すを示す信号波形図である。 図において、（１）はマイクロプロセッサ、（１ａ）は
それのリセット信号入力端子、（２）はホールド回路、
（２ｃ）はそれのリセット信号入力端子、（８）はリセ
ット信号発生回路、（９）は時定数回路、（１０）は遅
延回路である。 図中同一符号は同−或は相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）異常時に瞬時レベルが変化し異常検出信号出力端
   子となるリセット信号入力端子を有するマイクロプロセ
   ッサと、上記リセット信号入力端子に接続されその端子
   からの異常検出信号に応答し異常検出を保持するホール
   ド回路と、このホールド回路のリセット信号入力端子、
   及び上記異常検出信号による瞬時レベル変化を吸収する
   時定数回路を介して上記マイクロプロセッサのリセット
   信号入力端子に、それぞれ供給されるリセット信号を発
   生するリセット信号発生回路とを備えたマイクロプロセ
   ッサの異常検出・リセット回路において、上記リセット
   信号発生回路出力端子と上記ホールド回路のリセット信
   号入力端子間に、上記時定数回路による遅延より大なる
   遅延時間を有する遅延回路を挿入したことを特徴とする
   マイクロプロセッサの異常検出・リセット回路。
2. （２）上記リセット信号は、前縁のレベル変化がリセッ
   ト開始信号で、後縁のレベル変化がリセット解除信号で
   ある特許請求の範囲第１項記載のマイクロプロセッサの
   異常検出・リセット回路。
3. （３）上記遅延回路は、上記リセット信号の内後縁のリ
   セット解除信号のみを遅延させる回路である特許請求の
   範囲第２項記載のマイクロプロセッサの異常検出・リセ
   ット回路。