JP5610566B2 - 半導体装置及びデータ処理システム - Google Patents
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Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
本発明の代表的な実施の形態に係る半導体装置(1)は、電源及びクロックの停止と供給の制御対象にされると共に命令を実行する中央処理装置(41)と、電源及びクロックの停止と供給の制御対象にされる複数の被制御回路(10,20A,20B,30に配置された回路)と、前記中央処理装置の命令実行に基づいて、前記中央処理装置及び前記被制御回路に対する電源及びクロックの停止と供給を制御する電源及びクロックの制御回路路(80,90)と、所定の前記被制御回路(12)から出力される電源及びクロックの要求信号(400)が要求する期間だけ、前記電源及びクロックの制御回路路が別の被制御回路(20Bに配置された回路)に対して行う電源及びクロックの供給停止を強制解除する、強制解除制御回路(70)と、を有する。
項1の半導体装置において、前記電源及びクロックの制御回路は、複数の前記被制御回路毎に電源及びクロックの停止と供給を制御するための制御データを保持する制御レジスタ(81〜84,91)と、前記制御レジスタに設定された制御データと前記強制解除制御回路による前記強制解除の指示信号とを入力して前記被制御回路に対する電源及びクロックの供給と停止を制御する制御ロジック(86〜88,92)とを有する。前記制御ロジックは、前記制御データが電源及びクロックの供給を指示するときは電源及びクロックを供給させ、前記制御データが電源及びクロックの停止を指示し且つ電源及びクロックの要求信号が電源及びクロックの供給を要求していないときは電源及びクロックを停止させ、前記制御データが電源及びクロックの停止を指示し且つ電源及びクロックの要求信号が電源及びクロックの供給を要求しているときは電源及びクロックを供給させる。
項1又は2の半導体装置において、前記強制解除制御回路は前記被制御回路に対する電源及びクロックの供給及び停止の状態を示す状態信号(404_1〜404_4,406)を前記電源及びクロックの制御回路から受けとり、受取った状態信号を参照して前記電源及びクロックの供給停止の解除タイミングと解除からの復帰タイミングを制御する。
項1又は2の半導体装置において、前記強制解除制御回路は、タイマを用いて、前記電源及びクロックの供給停止の解除タイミングと解除からの復帰タイミングを制御する。
項1の半導体装置において、前記所定の被制御回路から供給される割込み要求(402)に応答して、電源及びクロックの供給が停止されている前記中央処理装置に対する電源及びクロックの供給を前記電源及びクロックの制御回路に再開させる割込みコントローラ(60)を有する。
項5の半導体装置において、前記所定の被制御回路は取り込んだデータを処理する回路(12)であり、前記別の被制御回路は前記被制御回路からの要求に基づいて前記所定の被制御回路が取り込むためのデータを供給する第1のインタフェース回路(22)である。
項6の半導体装置において、前記別の被制御回路が前記所定の被制御回路に供給するためのデータを前記中央処理装置の制御によって取得する第2のインタフェース回路(31)を更に備える。
項7の半導体装置において、前記データを処理する回路は、DMAC(14)、前記DMACで取り込んだデータを保持するバッファメモリ(13)、及び前記バッファッメモリに取り込んだデータを演算処理する演算回路(15)を備えて成る。前記第1のインタフェース回路は半導体装置の外部に接続されるメモリを制御するメモリコントローラ(22)である。前記第2のインタフェース回路は半導体装置の外部に接続されるファイルメモリを制御するファイルメモリコントローラ(31)である。
本発明の別の実施の形態に係るデータ処理システムは、項8の半導体装置(1)と、前記半導体装置が備える前記メモリコントローラに当該半導体装置の外部から接続されたメモリ(121)と、前記半導体装置が備える前記ファイルメモリコントローラに当該半導体装置の外部から接続されたファイルメモリ(122)と、を有する。
本発明の別の実施の形態に係る半導体装置は、電源及びクロックの停止と供給の制御対象にされると共に命令を実行する中央処理装置(41)と、電源及びクロックの停止と供給の制御対象にされる複数の被制御回路(1010,1030,1302に配置された回路)と、前記中央処理装置の命令実行に基づいて、前記中央処理装置及び前記被制御回路に対する電源及びクロックの停止と供給を制御する電源及びクロックの制御回路路(1080,1090)と、第1の外部入力端子(1400)から入力される電源及びクロックの要求信号(1401)が要求する期間だけ、前記電源及びクロックの制御回路路が所定の被制御回路(1030,1010に配置された回路)に対して行う電源及びクロックの供給停止を強制解除する、強制解除制御回路(1070)と、を有する。
項10の半導体装置において、前記電源及びクロックの制御回路は、複数の前記被制御回路毎に電源及びクロックの停止と供給を制御するための制御データを保持する制御レジスタ(81〜84,91)と、前記制御レジスタに設定された制御データと前記強制解除制御回路による前記強制解除の指示信号とを入力して前記被制御回路に対する電源及びクロックの供給と停止を制御する制御ロジック(86〜88,92)とを有する。前記制御ロジックは、前記制御データが電源及びクロックの供給を指示するときは電源及びクロックを供給させ、前記制御データが電源及びクロックの停止を指示し且つ電源及びクロックの要求信号が電源及びクロックの供給を要求していないときは電源及びクロックを停止させ、前記制御データが電源及びクロックの停止を指示し且つ電源及びクロックの要求信号が電源及びクロックの供給を要求しているときは電源及びクロックを供給させる。
項10の半導体装置において、前記所定の被制御回路は外部デバイス(1121)に対してスレーブインタフェース動作されるスレーブインタフェース回路(1031)である。
項12の半導体装置において、第2の外部入力端子(1402)から入力される割込み要求(1403)に応答して、電源及びクロックの供給が停止されている前記中央処理装置に対する電源及びクロックの供給を前記電源及びクロックの制御回路に再開させる割込みコントローラ(1060)を有する。
本発明の別の実施の形態に係るデータ処理システムは、項13の半導体装置(1001)と、前記半導体装置が備える前記スレーブインタフェース回路(1031)、前記第1外部端子及び第2外部端子に接続された前記外部デバイス(1121)と、を有する。
項10の半導体装置において、前記所定の被制御回路は、前記半導体装置の外部から制御を受ける第1の被制御回路(1031)及び前記第1の被制御回路によって制御される第2の被制御回路(1011)である。
項15の半導体装置において、前記第1の被制御回路は外部データ処理デバイスによってスレーブインタフェース動作されるスレーブインタフェース回路(1031)であり、前記第2の被制御回路は前記スレーブインタフェース回路及び前記中央処理装置によって制御されるメモリインタフェース回路(1011)である。
項16の半導体装置において、第2の外部入力端子(1402)から入力される割込み要求(1403)に応答して、電源及びクロックの供給が停止されている前記中央処理装置に対する電源及びクロックの供給を前記電源及びクロックの制御回路に再開させる割込みコントローラ(1060)を有する。
本発明の別の実施の形態に係るデータ処理システムは、項17の半導体装置(1001)と、前記半導体装置が備える前記スレーブインタフェース、前記第1外部端子及び第2外部端子に接続された前記外部データ処理デバイス(1121)と、前記メモリインタフェース回路に接続された外部メモリデバイス(1120)と、有する。
項15の半導体装置において、前記第1の被制御回路は外部データ処理デバイスによってスレーブインタフェース動作されるスレーブインタフェース回路(1031)であり、前記第2の被制御回路は前記スレーブインタフェース回路及び前記中央処理装置によって制御される内部メモリ(2011)である。
項19の半導体装置に置いて、第2の外部入力端子(1402)から入力される割込み要求(1403)に応答して、電源及びクロックの供給が停止されている前記中央処理装置に対する電源及びクロックの供給を前記電源及びクロックの制御回路に再開させる割込みコントローラ(1060)を有する。
本発明の別の実施の形態に係るデータ処理システムは、請求項20記載の半導体装置(2001)と、前記半導体装置が備える前記スレーブインタフェース、前記第1外部端子及び第2外部端子に夫々接続された前記外部データ処理デバイス(1121)と、有する。
本発明の別の観点によるデータ処理システムは、低消費電力状態の設定と解除の制御対象にされると共に命令を実行する中央処理装置と、低消費電力状態の設定と解除の制御対象にされる複数の被制御回路と、前記中央処理装置の命令実行に基づいて、前記中央処理装置及び前記被制御回路に対する低消費電力状態の設定と解除を制御する低消費電力制御回路路と、所定の前記被制御回路から出力される要求信号が要求する期間だけ、前記低消費電力制御回路路が別の被制御回路に対して設定した低消費電力状態を強制解除する、強制解除制御回路と、を有する。
本発明の別の観点によるデータ処理システムは、低消費電力状態の設定と解除の制御対象にされると共に命令を実行する中央処理装置と、低消費電力状態の設定と解除の制御対象にされる複数の被制御回路と、前記中央処理装置の命令実行に基づいて、前記中央処理装置及び前記被制御回路に対する低消費電力状態の設定と解除を制御する低消費電力制御回路路と、第1の外部入力端子から入力される要求信号が要求する期間だけ、前記低消費電力制御回路路が所定の被制御回路に対して設定した低消費電力状態を強制解除する、強制解除制御回路と、を有する。
実施の形態について更に詳述する。
《マイクロコンピュータの全体的な構成》
図1には本発明の第1の実施の形態に係るマイクロコンピュータの構成が例示される。マイクロコンピュータ1は半導体装置の一例であり、特に制限されないが、単結晶シリコンのような1個の半導体基板に相補型電界効果トランジスタ製造技術によって形成される。
図2にはマイクロコンピュータ1における低消費電力制御の詳細な構成が例示される。
図5にはマイクロコンピュータ1による音楽データ再生処理の全体的なタイミングチャートが示される。
図10には本発明の第2の実施の形態に係るマイクロコンピュータの一部が例示される。実施の形態1との相違点は図3における状態信号401、404_1〜404_4、406を廃止し、その代わりに、強制解除制御回路70Aは、タイマを用いて、前記電源及びクロックの供給停止の解除タイミングと解除からの復帰タイミングを制御するようにした。これに伴ってクロック制御回路80Aは信号状態信号401、404_1〜404_4の出力機能を削除した回路86A,87A,88Aを採用し、電源制御回路90Aは信号406の出力機能を削除した回路92Aを採用する。尚、タイマは強制解除制御回路70Aが専用に持つことが望ましい。CPUの周辺回路の一つであるタイマを用いる場合にはその都度当該周辺回路に電源及びクロックを供給しなければならなくなる。その他の構成は実施の形態1と同じであり同一の構成には同一の参照符号を附してその詳細な説明を省略する。
《マイクロコンピュータの全体的な構成》
図11には本発明の第3の実施の形態に係るマイクロコンピュータの構成が例示される。マイクロコンピュータ1001は半導体装置の一例であり、特に制限されないが、単結晶シリコンのような1個の半導体基板に相補型電界効果トランジスタ製造技術によって形成される。
図14には本発明の第4の実施の形態に係るマイクロコンピュータが例示される。同図に示されるマイクロコンピュータ2001はメモリインタフェース回路1011の代わりに内部メモリとして不揮発性メモリ2011を電源領域1010に設けた点が相違される。この例の場合も第3の実施の形態と同様にデータ処理デバイス1121は外部端子1400から要求信号1401をアサートすることによって、CPU41による低消費電力状態に設定されている領域1010,1030に一時的に電源306,303とクロック205,207の供給を再開して、外部のデータ処理デバイス1121によるオンチップの不揮発性メモリ1011のアクセスを可能にすることができる。所要のアクセスを行った後は要求信号1401をネゲートするだけで元の低消費電力状態に復帰する。
110 内部電源スイッチ回路
100 クロックパルスジェネレータ(CPG)
301〜307 内部電源
201〜209 クロック
10 音関係IP電源領域
20A 内部バスB1電源領域
20B 内部バスB2及びC電源領域
30 CPU周辺回路電源領域
40 CPU電源領域
50 マルチメディア電源領域
41 CPU
22 DRAMインタフェース
121 シンクロナスDRAM(SDRAM)
12 信号処理回路(SPU)
11 オーディオインタフェース
13 メモリ
14 ダイレクトメモリアクセスコントローラ(DMAC)
15 ディジタルシグナルプロセッサ(DSP)
31 メモリカードインタフェース
32 CPU周辺回路
122 メモリカード
60 割込みコントローラ
70 強制解除制御回路
90 内部電源制御回路
111 フェーズロックドループ回路(PLL)
112 分周器
113 停止制御スイッチ回路
400 電源領域20Bの回路に対する低消費電力状態を強制解除する要求信号
401 状態信号
405 低消費電力状態の強制解除と復帰の制御信号
407 低消費電力状態の強制解除と復帰の制御信号
81〜84 レジスタ
70A 強制解除制御回路
80A クロック制御回路
90A 電源制御回路
1001 マイクロコンピュータ
1110 内部電源スイッチ回路
1100 クロックパルスジェネレータ(CPG)
1070 強制解除制御回路
1400 外部入力端子
1401 電源及びクロックの要求信号
1402 割込み端子
1403 割り込み要求
1060 割込みコントローラ
2001 マイクロコンピュータ
2011 不揮発性メモリ
Claims (10)
- 電源及びクロックの停止と供給の制御対象にされると共に命令を実行する中央処理装置と、
電源及びクロックの停止と供給の制御対象にされる複数の被制御回路と、
前記中央処理装置の命令実行に基づいて、前記中央処理装置及び前記被制御回路に対する電源及びクロックの停止と供給を制御する電源及びクロックの制御回路と、
所定の前記被制御回路から出力される電源及びクロックの要求信号が要求する期間だけ、前記電源及びクロックの制御回路が別の被制御回路に対して行う電源及びクロックの供給停止を強制解除する、強制解除制御回路と、
前記所定の被制御回路から供給される割込み要求に応答して、電源及びクロックの供給が停止されている前記中央処理装置に対する電源及びクロックの供給を前記電源及びクロックの制御回路に再開させる割込みコントローラを有する、半導体装置であって、
前記所定の被制御回路は取り込んだデータを処理する回路であり、
前記別の被制御回路は前記被制御回路からの要求に基づいて前記所定の被制御回路が取り込むためのデータを供給する第1のインタフェース回路である、半導体装置。 - 前記別の被制御回路が前記所定の被制御回路に供給するためのデータを前記中央処理装置の制御によって取得する第2のインタフェース回路を備える、請求項1記載の半導体装置。
- 前記データを処理する回路は、DMAC、前記DMACで取り込んだデータを保持するバッファメモリ、及び前記バッファッメモリに取り込んだデータを演算処理する演算回路を備えて成り、
前記第1のインタフェース回路は半導体装置の外部に接続されるメモリを制御するメモリコントローラであり、
前記第2のインタフェース回路は半導体装置の外部に接続されるファイルメモリを制御するファイルメモリコントローラである、請求項2記載の半導体装置。 - 請求項3記載の半導体装置と、
前記半導体装置が備える前記メモリコントローラに当該半導体装置の外部から接続されたメモリと、
前記半導体装置が備える前記ファイルメモリコントローラに当該半導体装置の外部から接続されたファイルメモリと、を有するデータ処理システム。 - 電源及びクロックの停止と供給の制御対象にされると共に命令を実行する中央処理装置と、
電源及びクロックの停止と供給の制御対象にされる複数の被制御回路と、
前記中央処理装置の命令実行に基づいて、前記中央処理装置及び前記被制御回路に対する電源及びクロックの停止と供給を制御する電源及びクロックの制御回路と、
第1外部端子から入力される電源及びクロックの要求信号が要求する期間だけ、前記電源及びクロックの制御回路が所定の被制御回路に対して行う電源及びクロックの供給停止を強制解除する、強制解除制御回路と、を有する半導体装置であって、
前記所定の被制御回路は外部デバイスに対してスレーブインタフェース動作されるスレーブインタフェース回路であり、
第2外部端子から入力される割込み要求に応答して、電源及びクロックの供給が停止されている前記中央処理装置に対する電源及びクロックの供給を前記電源及びクロックの制御回路に再開させる割込みコントローラを有する、半導体装置。 - 請求項5記載の半導体装置と、
前記半導体装置が備える前記スレーブインタフェース回路、前記第1外部端子及び第2外部端子に接続された前記外部デバイスと、を有するデータ処理システム。 - 電源及びクロックの停止と供給の制御対象にされると共に命令を実行する中央処理装置と、
電源及びクロックの停止と供給の制御対象にされる複数の被制御回路と、
前記中央処理装置の命令実行に基づいて、前記中央処理装置及び前記被制御回路に対する電源及びクロックの停止と供給を制御する電源及びクロックの制御回路と、
第1外部端子から入力される電源及びクロックの要求信号が要求する期間だけ、前記電源及びクロックの制御回路が所定の被制御回路に対して行う電源及びクロックの供給停止を強制解除する、強制解除制御回路と、を有する半導体装置であって、
前記所定の被制御回路は、前記半導体装置の外部から制御を受ける第1の被制御回路及び前記第1の被制御回路によって制御される第2の被制御回路であり、
前記第1の被制御回路は外部データ処理デバイスによってスレーブインタフェース動作されるスレーブインタフェース回路であり、
前記第2の被制御回路は前記スレーブインタフェース回路及び前記中央処理装置によって制御されるメモリインタフェース回路であり、
第2外部端子から入力される割込み要求に応答して、電源及びクロックの供給が停止されている前記中央処理装置に対する電源及びクロックの供給を前記電源及びクロックの制御回路に再開させる割込みコントローラを有する、半導体装置。 - 請求項7記載の半導体装置と、
前記半導体装置が備える前記スレーブインタフェース回路、前記第1外部端子及び第2外部端子に接続された前記外部データ処理デバイスと、
前記メモリインタフェース回路に接続された外部メモリデバイスと、有するデータ処理システム。 - 電源及びクロックの停止と供給の制御対象にされると共に命令を実行する中央処理装置と、
電源及びクロックの停止と供給の制御対象にされる複数の被制御回路と、
前記中央処理装置の命令実行に基づいて、前記中央処理装置及び前記被制御回路に対する電源及びクロックの停止と供給を制御する電源及びクロックの制御回路と、
第1外部端子から入力される電源及びクロックの要求信号が要求する期間だけ、前記電源及びクロックの制御回路が所定の被制御回路に対して行う電源及びクロックの供給停止を強制解除する、強制解除制御回路と、を有する半導体装置であって、
前記所定の被制御回路は、前記半導体装置の外部から制御を受ける第1の被制御回路及び前記第1の被制御回路によって制御される第2の被制御回路であり、
前記第1の被制御回路は外部データ処理デバイスによってスレーブインタフェース動作されるスレーブインタフェース回路であり、
前記第2の被制御回路は前記スレーブインタフェース回路及び前記中央処理装置によって制御される内部メモリであり、
第2外部端子から入力される割込み要求に応答して、電源及びクロックの供給が停止されている前記中央処理装置に対する電源及びクロックの供給を前記電源及びクロックの制御回路に再開させる割込みコントローラを有する、半導体装置。 - 請求項9記載の半導体装置と、
前記半導体装置が備える前記スレーブインタフェース回路、前記第1外部端子及び第2外部端子に接続された前記外部データ処理デバイスと、有するデータ処理システム。
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