JP2011170730A - 半導体装置及びデータ処理システム - Google Patents

Abstract

【課題】中央処理装置が設定した低消費電力状態の解除に伴う電力消費と処理時間を短縮することができ、且つ、中央処理装置が既に設定した低消費電力状態の強制解除と復帰との関係の制御を容易に行うことができる半導体装置を提供する。
【解決手段】中央処理装置（４１）自らに対して、そして被制御回路（１２，２２）に対して、電源及びクロックの停止と供給を制御する低消費電力のための制御機構に、所定の被制御回路から出力される電源及びクロックの停止を要求する信号（４００）が要求する期間だけ、別の被制御回路に対して既に設定されている電源及びクロックの供給停止を強制解除する、強制解除制御回路（７０）を採用し、強制解除に中央処理装置を介在させることを要さず、また、所定の被制御回路からの要求が終われば元の低消費電力状態に復帰されるようにする。
【選択図】図１

Description

本発明は、内部回路のブロック単位で電源及びクロックの停止と供給の制御が行われる半導体装置に関し、例えばマイクロコンピュータに適用して有効な技術に関する。

マイクロコンピュータなどの半導体装置には、待機時の消費電力を削減するために、例えば半導体装置の内部を機能ブロック毎に分割し、個別に電源の供給や停止制御を行ったり、機能ブロックへのクロックを個別に供給又は停止したりする機能を備えるものがある。例えば電源やクロックの停止又は供給を指示する制御レジスタを機能ブロック毎に電源制御回路及びクロック制御回路に配置し、中央処理装置が命令を実行してそのレジスタを操作することによって電源やクロックの停止及び供給を制御することができる。その他に、特許文献１では電源制御回路に割り込み電源制御テーブルを配置し、これに従った割り込み制御によって電源及びクロックの供給再開を機能ブロック毎に行なうことが記載される。また、特許文献２には低消費電力モードを有するマイクロコンピュータにおいて外部端子から供給される外部信号によって低消費電力モードに遷移させることにより、低消費電力モードへの遷移に中央処理装置の動作を必要としないことが記載される。

特開２００８−１８１３２９号公報 特開平１１−２０２９６８号公報

しかしながら、中央処理装置の命令実行によって制御レジスタを操作して機能部ロック毎に電源やクロックの停止又は供給を制御する場合には、機能ブロックに対する電源及びクロックの停止又は供給状態を変更する場合には少なくとも制御レジスタを操作するための命令を中央処理装置に実行させなければならず、そのためだけに動作停止中の中央処理装置へ電源及びクロックの供給を再開しなければならない場合も生じ、中央処理装置による電力消費を思うように低減することができない。

特許文献１の割り込み電源制御テーブルを用いて電源及びクロックの供給を再開する技術においては低消費電力状態の解除に中央処理装置の動作を必要としない点で、低消費電力については実現されるが、ＣＰＵなどによって先に指示された低消費電力状態への復帰について考慮されていない。

特許文献２の技術は外部端子から供給される外部信号によって低消費電力モードに遷移させることにより、低消費電力モードへの遷移に中央処理装置の動作を必要としない点で、低消費電力は実現されるが、低消費電力モードの解除について考慮されていない。

外部端子からの入力によって低消費電力状態へ遷移し、割込みを用いて低消費電力状態から復帰するとしても、一旦設定された低消費電力状態とその後の低消費電力状態の解除との間の優先順位若しくは調停について考慮した制御を採用することが必要な場合がある。例えば、一時的に低消費電力状態を解除して必要な処理を行った後に再度低消費電力状態に復帰させるという処理を繰り返すような場合を想定すると、それに好適な低消費電力状態の解除及び復帰のための制御が必要になると考えられる。

本発明の目的は、中央処理装置が設定した低消費電力状態の解除に伴う電力消費と処理時間を短縮することができ、しかも、中央処理装置が既に設定した低消費電力状態の強制解除と復帰との関係の制御を容易に行うことができる半導体装置を提供することにある。

本発明の別の目的は、半導体装置の低消費電力制御の解除に伴う電力消費と処理時間を短縮することができ、しかも、半導体装置の低消費電力状態の強制解除と復帰との関係の制御が容易なデータ処理システムを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、中央処理装置自らに対して、そして被制御回路に対して、電源及びクロックの停止と供給を制御する低消費電力のための制御機構に、所定の被制御回路から出力される電源及びクロックの停止を要求する信号が要求する期間だけ、別の被制御回路に対して既に設定されている電源及びクロックの供給停止を強制解除する、強制解除制御回路を採用し、強制解除に中央処理装置を介在させることを要さず、また、所定の被制御回路からの要求が終われば元の低消費電力状態に復帰されるようにする。

したがって、中央処理装置が低消費電力状態であっても他の被制御回路の低消費電力状態を強制解除するために中央処理装置を動作可能な状態に復帰させることが必要とされず、この点において低消費電力と処理時間の短縮に資することができる。また、所定の被制御回路からの要求が終われば元の低消費電力状態に復帰されるので、中央処理装置の命令実行によって既に設定された低消費電力状態の強制解除と復帰との関係を規定する制御が簡単である。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、中央処理装置が設定した低消費電力状態の解除に伴う電力消費と処理時間を短縮することができ、しかも、中央処理装置が既に設定した低消費電力状態の強制解除と復帰との関係を規定する制御が容易になる。

図１は本発明の第１の実施の形態に係るマイクロコンピュータの構成を例示するブロック図である。 図２は図１のマイクロコンピュータにおける低消費電力制御の詳細な構成を例示するブロック図である。 図３は電源及びクロックの供給停止を強制解除する動作タイミングを例示するタイミングチャートである。 図４は電源及びクロックの供給停止が強制解除された状態から復帰する動作タイミングを例示するタイミングチャートである。 図５は図１のマイクロコンピュータによる音楽データ再生処理の全体的なタイミングチャートである。 図６は図５のタイミングａとタイミングｂの期間における詳細な動作タイミングを示すタイミングチャートである。 図７は図１のマイクロコンピュータにおいて電源領域４０、２０Ａ，２０Ｂ、及び３０への電源とクロックの供給が停止された状態を示すブロック図である。 図８は図１のマイクロコンピュータにおいてＳＤＲＡＭ１２１が保持する音楽データをＤＭＡＣ１４を用いてメモリ１３に転送する動作の状態を例示するブロック図である。 図９は図１のマクロコンピュータにおいてＳＤＲＡＭ１２１上の音楽データがなくなる前に、メモリカードインタフェース３１を介してメモリカード１２２から音楽データを読込んでＳＤＲＡＭ１２１に展開する動作の状態を示すブロック図である。 図１０は本発明の第２の実施の形態に係るマイクロコンピュータの一部を例示するブロック図である。 図１１は本発明の第３の実施の形態に係るマイクロコンピュータの構成を例示するブロック図である。 図１２は図１１のマイクロコンピュータ１００１のスタンバイ状態におけるクロック及び電源の供給状態を示すブロック図である。 図１３は図１１のマクロコンピュータにおいて外部データ処理デバイス１１２１がマイクロコンピュータ１００１のアドレス空間に配置された不揮発性メモリ１１２０をアクセスしようとする場合における電源及びクロックの遮断を解除した状態を示すブロック図である。 図１４は本発明の第４の実施の形態に係るマイクロコンピュータを例示するブロック図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜内部信号に基づく強制解除制御回路＞
本発明の代表的な実施の形態に係る半導体装置（１）は、電源及びクロックの停止と供給の制御対象にされると共に命令を実行する中央処理装置（４１）と、電源及びクロックの停止と供給の制御対象にされる複数の被制御回路（１０，２０Ａ，２０Ｂ，３０に配置された回路）と、前記中央処理装置の命令実行に基づいて、前記中央処理装置及び前記被制御回路に対する電源及びクロックの停止と供給を制御する電源及びクロックの制御回路路（８０，９０）と、所定の前記被制御回路（１２）から出力される電源及びクロックの要求信号（４００）が要求する期間だけ、前記電源及びクロックの制御回路路が別の被制御回路（２０Ｂに配置された回路）に対して行う電源及びクロックの供給停止を強制解除する、強制解除制御回路（７０）と、を有する。

上記によれば、中央処理装置自らが特定の被制御回路に設定した電源及びクロックの停止状態を強制解除するのに中央処理装置を介在させることを要しないから、中央処理装置が低消費電力状態であっても他の被制御回路の低消費電力状態を強制解除するのに中央処理装置を動作可能な状態に復帰させることを必要としない。この点において低消費電力と処理時間短縮に資することができる。また、所定の被制御回路からの電源及びクロック供給の要求が終われば元の低消費電力状態に復帰されるから、中央処理装置の命令実行によって既に設定される電源及びクロックの停止状態に対する強制解除と復帰との関係を規定する制御が簡単になる。

〔２〕＜電源クロック制御回路＞
項１の半導体装置において、前記電源及びクロックの制御回路は、複数の前記被制御回路毎に電源及びクロックの停止と供給を制御するための制御データを保持する制御レジスタ（８１〜８４，９１）と、前記制御レジスタに設定された制御データと前記強制解除制御回路による前記強制解除の指示信号とを入力して前記被制御回路に対する電源及びクロックの供給と停止を制御する制御ロジック（８６〜８８，９２）とを有する。前記制御ロジックは、前記制御データが電源及びクロックの供給を指示するときは電源及びクロックを供給させ、前記制御データが電源及びクロックの停止を指示し且つ電源及びクロックの要求信号が電源及びクロックの供給を要求していないときは電源及びクロックを停止させ、前記制御データが電源及びクロックの停止を指示し且つ電源及びクロックの要求信号が電源及びクロックの供給を要求しているときは電源及びクロックを供給させる。

中央処理装置の命令実行によって既に設定される電源及びクロックの停止状態に対する強制解除と復帰との関係を規定する制御を制御ロジックによって簡単に行うことができる。

〔３〕＜解除タイミングと復帰タイミング＞
項１又は２の半導体装置において、前記強制解除制御回路は前記被制御回路に対する電源及びクロックの供給及び停止の状態を示す状態信号（４０４＿１〜４０４＿４，４０６）を前記電源及びクロックの制御回路から受けとり、受取った状態信号を参照して前記電源及びクロックの供給停止の解除タイミングと解除からの復帰タイミングを制御する。

ハンドシェークで的確に解除と復帰のタイミング制御を行うことができる。

〔４〕＜解除タイミングと復帰タイミング＞
項１又は２の半導体装置において、前記強制解除制御回路は、タイマを用いて、前記電源及びクロックの供給停止の解除タイミングと解除からの復帰タイミングを制御する。

タイミング制御のために状態を把握する信号を不要とすることができる。

〔５〕＜割込みコントローラ＞
項１の半導体装置において、前記所定の被制御回路から供給される割込み要求（４０２）に応答して、電源及びクロックの供給が停止されている前記中央処理装置に対する電源及びクロックの供給を前記電源及びクロックの制御回路に再開させる割込みコントローラ（６０）を有する。

自らへの電源及びクロックの供給停止を制御する中央処理装置の低消費電状態の解除を割込みによって行うことができる。

〔６〕＜データを処理する回路と第１のインタフェース回路＞
項５の半導体装置において、前記所定の被制御回路は取り込んだデータを処理する回路（１２）であり、前記別の被制御回路は前記被制御回路からの要求に基づいて前記所定の被制御回路が取り込むためのデータを供給する第１のインタフェース回路（２２）である。

これにより、データを処理する回路は、処理するデータが尽きる前に又は尽きたとき、低消費電力状態の第１のインタフェース回路の低消費電力状態を解除して必要なデータの供給を受け、データを取得した後に第１のインタフェース回路を低消費電力状態に復帰させることができる。

〔７〕＜第２のインタフェース回路＞
項６の半導体装置において、前記別の被制御回路が前記所定の被制御回路に供給するためのデータを前記中央処理装置の制御によって取得する第２のインタフェース回路（３１）を更に備える。

これにより、データを処理する回路に第１のインタフェース回路が供給するデータが尽きる前に又は尽きたとき、そのデータの供給を受けるデータを処理する回路は割込みなどによって中央処理装置に第２のインタフェース回路を介して取得したデータを第１のインタフェース回路に渡すことができる。

〔８〕＜メモリコントローラ、ファイルメモリコントローラ＞
項７の半導体装置において、前記データを処理する回路は、ＤＭＡＣ（１４）、前記ＤＭＡＣで取り込んだデータを保持するバッファメモリ（１３）、及び前記バッファッメモリに取り込んだデータを演算処理する演算回路（１５）を備えて成る。前記第１のインタフェース回路は半導体装置の外部に接続されるメモリを制御するメモリコントローラ（２２）である。前記第２のインタフェース回路は半導体装置の外部に接続されるファイルメモリを制御するファイルメモリコントローラ（３１）である。

〔９〕＜データ処理システム＞
本発明の別の実施の形態に係るデータ処理システムは、項８の半導体装置（１）と、前記半導体装置が備える前記メモリコントローラに当該半導体装置の外部から接続されたメモリ（１２１）と、前記半導体装置が備える前記ファイルメモリコントローラに当該半導体装置の外部から接続されたファイルメモリ（１２２）と、を有する。

〔１０〕＜外部信号に基づく強制解除制御回路＞
本発明の別の実施の形態に係る半導体装置は、電源及びクロックの停止と供給の制御対象にされると共に命令を実行する中央処理装置（４１）と、電源及びクロックの停止と供給の制御対象にされる複数の被制御回路（１０１０，１０３０，１３０２に配置された回路）と、前記中央処理装置の命令実行に基づいて、前記中央処理装置及び前記被制御回路に対する電源及びクロックの停止と供給を制御する電源及びクロックの制御回路路（１０８０，１０９０）と、第１の外部入力端子（１４００）から入力される電源及びクロックの要求信号（１４０１）が要求する期間だけ、前記電源及びクロックの制御回路路が所定の被制御回路（１０３０，１０１０に配置された回路）に対して行う電源及びクロックの供給停止を強制解除する、強制解除制御回路（１０７０）と、を有する。

前記項１の半導体装置とは、第１の外部入力端子からの入力に従って電源及びクロックの供給停止を強制解除する点が相違される。項１０の半導体装置においても同様に、中央処理装置が低消費電力状態であっても他の被制御回路の低消費電力状態を強制解除するのに中央処理装置を動作可能な状態に復帰させることを必要としないから、低消費電力と処理時間短縮に資することができ、また、中央処理装置の命令実行によって既に設定される電源及びクロックの停止状態に対する強制解除と復帰との関係を規定する制御が簡単になる。

〔１１〕＜電源及びクロックの制御回路＞
項１０の半導体装置において、前記電源及びクロックの制御回路は、複数の前記被制御回路毎に電源及びクロックの停止と供給を制御するための制御データを保持する制御レジスタ（８１〜８４，９１）と、前記制御レジスタに設定された制御データと前記強制解除制御回路による前記強制解除の指示信号とを入力して前記被制御回路に対する電源及びクロックの供給と停止を制御する制御ロジック（８６〜８８，９２）とを有する。前記制御ロジックは、前記制御データが電源及びクロックの供給を指示するときは電源及びクロックを供給させ、前記制御データが電源及びクロックの停止を指示し且つ電源及びクロックの要求信号が電源及びクロックの供給を要求していないときは電源及びクロックを停止させ、前記制御データが電源及びクロックの停止を指示し且つ電源及びクロックの要求信号が電源及びクロックの供給を要求しているときは電源及びクロックを供給させる。

中央処理装置の命令実行によって既に設定される電源及びクロックの停止状態に対する強制解除と復帰との関係を規定する制御を制御ロジックによって簡単に行うことができる。

〔１２〕＜所定の被制御回路＞
項１０の半導体装置において、前記所定の被制御回路は外部デバイス（１１２１）に対してスレーブインタフェース動作されるスレーブインタフェース回路（１０３１）である。

所定の被制御回路としてスレーブインタフェース回路に着目すると、中央処理装置によって低消費電力状態に設定されたスレーブインタフェース回路をマスタデバイスのような外部デバイスがアクセスするとき、当該外部デバイスの必要に応じてスレーブインタフェース回路の低消費電力状態を解除して動作させることが可能になる。

〔１３〕＜割込みコントローラ＞
項１２の半導体装置において、第２の外部入力端子（１４０２）から入力される割込み要求（１４０３）に応答して、電源及びクロックの供給が停止されている前記中央処理装置に対する電源及びクロックの供給を前記電源及びクロックの制御回路に再開させる割込みコントローラ（１０６０）を有する。

自らへの電源及びクロックの供給停止を制御する中央処理装置の低消費電状態の解除を外部からの割込み要求によって行うことができる。

〔１４〕＜データ処理システム＞
本発明の別の実施の形態に係るデータ処理システムは、項１３の半導体装置（１００１）と、前記半導体装置が備える前記スレーブインタフェース回路（１０３１）、前記第１外部端子及び第２外部端子に接続された前記外部デバイス（１１２１）と、を有する。

〔１５〕＜所定の被制御回路＞
項１０の半導体装置において、前記所定の被制御回路は、前記半導体装置の外部から制御を受ける第１の被制御回路（１０３１）及び前記第１の被制御回路によって制御される第２の被制御回路（１０１１）である。

これによれば、中央処理装置によって第２の制御回路と共に低消費電力状態に設定された第１の被制御回路を半導体装置の外部から制御するとき、当該外部の必要に応じて第１の被制御回路及び第２の被制御回路の低消費電力状態を解除して外部から第１の被制御回路を動作させ、動作された第１の被制御回路で第２の被制御回路を動作させることが可能になる。

〔１６〕＜スレーブインタフェースとメモリインタフェース＞
項１５の半導体装置において、前記第１の被制御回路は外部データ処理デバイスによってスレーブインタフェース動作されるスレーブインタフェース回路（１０３１）であり、前記第２の被制御回路は前記スレーブインタフェース回路及び前記中央処理装置によって制御されるメモリインタフェース回路（１０１１）である。

所定の被制御回路としてスレーブインタフェース回路とメモリインタフェース回路に着目すると、中央処理装置によってメモリインタフェース回路と共に低消費電力状態に設定されたスレーブインタフェース回路をマスタデバイスのような外部デバイスが制御して前記メモリインタフェースに接続する外部メモリなどをアクセスするとき、当該外部デバイスの必要に応じてスレーブインタフェース回路及びメモリインタフェース回路の低消費電力状態を解除して外部からスレーブインタフェース回路を通してメモリインタフェース回路を動作させることが可能になる。

〔１７〕＜割込みコントローラ＞
項１６の半導体装置において、第２の外部入力端子（１４０２）から入力される割込み要求（１４０３）に応答して、電源及びクロックの供給が停止されている前記中央処理装置に対する電源及びクロックの供給を前記電源及びクロックの制御回路に再開させる割込みコントローラ（１０６０）を有する。

自らへの電源及びクロックの供給停止を制御する中央処理装置の低消費電状態の解除を外部からの割込み要求によって行うことができる。

〔１８〕＜データ処理システム＞
本発明の別の実施の形態に係るデータ処理システムは、項１７の半導体装置（１００１）と、前記半導体装置が備える前記スレーブインタフェース、前記第１外部端子及び第２外部端子に接続された前記外部データ処理デバイス（１１２１）と、前記メモリインタフェース回路に接続された外部メモリデバイス（１１２０）と、有する。

〔１９〕＜スレーブインタフェースと内部メモリ＞
項１５の半導体装置において、前記第１の被制御回路は外部データ処理デバイスによってスレーブインタフェース動作されるスレーブインタフェース回路（１０３１）であり、前記第２の被制御回路は前記スレーブインタフェース回路及び前記中央処理装置によって制御される内部メモリ（２０１１）である。

所定の被制御回路としてスレーブインタフェース回路と内部メモリに着目すると、中央処理装置によって内部メモリと共に低消費電力状態に設定されたスレーブインタフェース回路をマスタデバイスのような外部デバイスが制御して前記内部メモリをアクセスするとき、当該外部デバイスの必要に応じてスレーブインタフェース回路及び内部メモリの低消費電力状態を解除して外部からスレーブインタフェース回路を通して内部メモリを動作させることが可能になる。

〔２０〕＜割込みコントローラ＞
項１９の半導体装置に置いて、第２の外部入力端子（１４０２）から入力される割込み要求（１４０３）に応答して、電源及びクロックの供給が停止されている前記中央処理装置に対する電源及びクロックの供給を前記電源及びクロックの制御回路に再開させる割込みコントローラ（１０６０）を有する。

自らへの電源及びクロックの供給停止を制御する中央処理装置の低消費電状態の解除を外部からの割込み要求によって行うことができる。

〔２１〕＜データ処理システム＞
本発明の別の実施の形態に係るデータ処理システムは、請求項２０記載の半導体装置（２００１）と、前記半導体装置が備える前記スレーブインタフェース、前記第１外部端子及び第２外部端子に夫々接続された前記外部データ処理デバイス（１１２１）と、有する。

〔２２〕＜内部信号に基づく強制解除制御回路＞
本発明の別の観点によるデータ処理システムは、低消費電力状態の設定と解除の制御対象にされると共に命令を実行する中央処理装置と、低消費電力状態の設定と解除の制御対象にされる複数の被制御回路と、前記中央処理装置の命令実行に基づいて、前記中央処理装置及び前記被制御回路に対する低消費電力状態の設定と解除を制御する低消費電力制御回路路と、所定の前記被制御回路から出力される要求信号が要求する期間だけ、前記低消費電力制御回路路が別の被制御回路に対して設定した低消費電力状態を強制解除する、強制解除制御回路と、を有する。

これは、項１の半導体装置における電源及びクロックの停止と供給を、電源やクロックの停止と供給だけでなく電源の電圧やクロックの周波数制御などの手段にまで拡張される低消費電力状態の設定と解除という概念に置き換えたものである。

〔２３〕＜外部信号に基づく強制解除制御回路＞
本発明の別の観点によるデータ処理システムは、低消費電力状態の設定と解除の制御対象にされると共に命令を実行する中央処理装置と、低消費電力状態の設定と解除の制御対象にされる複数の被制御回路と、前記中央処理装置の命令実行に基づいて、前記中央処理装置及び前記被制御回路に対する低消費電力状態の設定と解除を制御する低消費電力制御回路路と、第１の外部入力端子から入力される要求信号が要求する期間だけ、前記低消費電力制御回路路が所定の被制御回路に対して設定した低消費電力状態を強制解除する、強制解除制御回路と、を有する。

これは項１０の半導体装置に対して項２４と同様の観点による概念の拡張を行ったものである。

２．実施の形態の詳細
実施の形態について更に詳述する。

［実施の形態１］
《マイクロコンピュータの全体的な構成》
図１には本発明の第１の実施の形態に係るマイクロコンピュータの構成が例示される。マイクロコンピュータ１は半導体装置の一例であり、特に制限されないが、単結晶シリコンのような１個の半導体基板に相補型電界効果トランジスタ製造技術によって形成される。

マイクロコンピュータ１は内部の回路ブロック毎に電源及びクロックの停止と供給による低消費電力制御機能を備える。マイクロコンピュータ１の内部への電源供給は内部電源スイッチ回路１１０が行い、内部へのクロックの供給はクロックパルスジェネレータ（ＣＰＧ）１００が行う。内部電源スイッチ回路１１０は内部電源３０１〜３０７を出力し、クロックパルスジェネレータ１００はクロック２０１〜２０９を出力する。

マイクロコンピュータ１の内部は、内部電源スイッチ回路１１０から個別に電源の停止と供給が制御される領域として複数の電源領域に区分けされる。例えば電源領域は、電源３０４が供給される音関係ＩＰ電源領域１０、電源３０５が供給される内部バスＢ１電源領域２０Ａ、電源３０６が供給される内部バスＢ２及びＣ電源領域２０Ｂ、電源３０３が供給されるＣＰＵ周辺回路電源領域３０、電源３０１が供給されるＣＰＵ電源領域４０、電源３０２が供給されるマルチメディア電源領域５０、及びそれ以外の領域である電源３０７が供給される常時電源オン領域に区分けされる。各電源領域に対する電源の停止と供給に同期的にクロックの停止と供給が制御されるものであるが、一部では同じ電源領域に対して周波数などの異なるクロック信号が供給されるようになっている。内部電源３０１〜３０７は、特に限定しないが、全て同一の電源電位であってもよい。また、必要に応じて１以上の電源領域に供給する第１電源電位とそれ以外の電源領域に供給する第１電源電位とは異なる第２電源電位の組合せで構成されてもよい。

ＣＰＵ電源領域４０には命令フェッチし、フェッチした命令を解読して、命令を実行するＣＰＵ（中央処理装置）４１が配置される。ＣＰＵ４１にはクロック２０１が供給され、これに同期してＣＰＵ４１は命令を実行する。

内部バスＢ１電源領域２０ＡにはＣＰＵ４１に接続する内部バス（Ｂ１）２５が配置され、内部バス（Ｂ１）２５はクロック２０３に同期して動作される。

マルチメディア電源領域５０にはバスブリッジ５１を介して内部バス（Ｂ１）２５に接続される内部バス（Ａ）５３を備え、内部バス５３に接続されたマルチメディアＣＰＵ５２及びそれによって制御されてマルチメディア処理を行う１若しくは複数のマルチメディアモジュール５４が設けられる。マルチメディア電源領域５０の回路はクロック３０２に同期動作される。

内部バスＢ２及びＣ電源領域２０Ｂにはバスブリッジ２４を介して内部バス（Ｂ１）２５に接続される内部バス（Ｂ２）２１及びこれに接続された内部バス（Ｃ）２３を備え、内部バス２１にはＤＲＡＭインタフェース２２が接続される。内部バス（Ｂ２）２１はクロック２０４に同期して伝送動作を行い、内部バス（Ｃ２）２３はクロック２０５に同期して伝送動作を行う。ＤＲＡＭインタフェース２２はマイクロコンピュータ１の外部配置されたシンクロナスＤＲＡＭ（ＳＤＲＡＭ）１２１のメモリ動作をクロック２０６に同期して制御する。

音関係ＩＰ電源領域１０には内部バス２１に接続される音楽再生用の信号処理を行う信号処理回路(ＳＰＵ)１２とオーディオインタフェース１１が設けられ、それらはクロック２０８に同期動作させる。信号処理回路１２はメモリ１３、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１４及びディジタルシグナルプロセッサ（ＤＳＰ）１５を有する。ＤＭＡＣ１４はＤＳＰ１５によってそのデータ転送の起動が指示されるとＤＲＡＭインタフェース２０６を介してＳＤＲＡＭ１２１から音楽データをメモリ１３に転送し、ＤＳＰ１５はメモリ１３が保持する音楽データを再生可能な所定のフォーマットに伸張する処理などを行ってオーディオインタフェース１１に渡す。オーディオインタフェース１１にはオーディオアンプなどを備えた半導体装置であるオーディオＬＳＩ１２０にマイクロコンピュータ１の外部で接続される。オーディオインタフェース１１はオーディオＬＳＩ１２０からのサンプリングレートに同期して伸張された音楽データをオーディオＬＳＩ１２０に供給する。

ＣＰＵ周辺回路電源領域３０には内部バス２３に夫々接続されたメモリカードインタフェース３１及びタイマなどの他に１若しくは複数のＣＰＵ周辺回路３２が配置され、それらはクロック２０７に同期動作される。メモリカードインタフェース３１にはマイクロコンピュータ１の外部でメモリカード１２２が着脱自在に接続される。メモリカードインタフェース３１はＣＰＵ４１などからのアクセス指示に従ってメモリカード１２２をファイルメモリとしてファイルアクセスのためのインタフェース制御を行う。

例えばメモリカード１２２が音楽データを保持する場合、ＣＰＵ４１がメモリカードインタフェース３１を介してメモリカード１２２からバス２３を経由して音楽データを読み出し（データパスＤＰＳ１）、読み出した音楽データをバス２５，２１を経由してＤＲＡＭインタフェース２２を用いてＳＤＲＡＭ１２１に蓄積される（データパスＤＰＳ２）。ＳＤＲＡＭ１２１に格納された音楽データは順次ＤＭＡＣ１４による転送制御によってメモリ１３に一次的に格納され（データパスＤＰＳ３）、格納された音楽データはＤＳＰ１５に読み出されて伸長処理などのディジタル信号処理の対象にされる(データパスＤＰＳ４)。伸長された音楽データはオーディオインタフェース１１を経由してオーディオＬＳＩ１２０に供給される(データパスＤＰＳ５)。

電源３０７が供給される常時電源オン領域には、特に制限されないが、前記クロックパルスジェネレータ１００及び内部電源スイッチ回路１１０のほかに、割込みコントローラ６０、強制解除制御回路７０、クロック制御回路８０、及び内部電源制御回路９０等が配置される。常時電源オン領域の回路には常時動作クロック２０９が供給される。常時電源オン領域以外に配置された回路はクロック及び電源の停止と供給の制御対象にされる被制御回路の一例とされる。

前記クロックパルスジェネレータ１００は、マイクロコンピュータ1の外部に配置されたクロック発振器１２３からの原発振が高周波デバイス（ＲＦＩＣ）で分周処理されて外部端子から入力される外部クロックＥＸＣＬＫが供給される。フェーズロックドループ回路（ＰＬＬ）１１１は外部クロックＥＸＣＬＫに同期する内部クロックを生成し、内部クロックは分周器１１２で分周され、分周された各種クロックは停止制御スイッチ回路１１３を通して前記クロック２０１〜２０８として各部に供給される。また、分周器１１２から出力される一つのクロック又はマイクロコンピュータ1の外部に配置されたリアルタイムクロック回路１２５から供給されるリアルタイムクロックがセレクタ１１４で選択されて常時動作クロック２０９として常時電源オン領域の回路に供給される。また、前記内部クロック２０１〜２０８は、特に限定されないが、それぞれ異なる周波数であってよい。例えば、ＣＰＵクロック２０１が高速、内部バス２０３〜２０４及びＤＲＡＭＩ／Ｆクロック２０６が中速、内部バス２０５およびＣＰＵ周辺回路クロック２０７が低速であってもよい。またそれ以外の組合せの周波数であってもよい。

クロック制御回路８０はクロックパルスジェネレータ１００によるクロック２０１〜２０８の停止及び供給を制御する。内部電源制御回路９０は内部電源スイッチ回路１１０による電源３０１〜３０６の停止及び供給を制御する。強制解除制御回路７０はＣＰＵ４１の制御によってクロック及び電源の供給が停止された所定の内部回路（被制御回路）に対して、別の内部回路（被制御回路）からの要求に従って一時的にその所定の内部回路に対するクロック及び電源の供給をクロックパルスジェネレータ１００及び内部電源スイッチ回路１１０に再開させ、要求のネゲートに呼応して再度クロック及び電源の供給を停止させる制御を行う。本実施の形態においてクロック及び電源の供給を停止した状態を単に低消費電力状態とも記す。

本実施の形態では、理解を容易化するために、所定の被制御回路をＤＳＰ１５とし、別の被制御回路を内部バスＢ２及びＣ電源領域２０Ｂの回路（ＤＲＡＭコントローラ２２、内部バス２１、バスブリッジ２４、及び内部バス２３）とする。４００は、ＤＳＰ１５が別の被制御回路である内部バスＢ２及びＣ電源領域２０Ｂの回路に対する低消費電力状態を強制解除する要求信号（クロック・電源要求信号）であり、４０１は、別の被制御回路である内部バスＢ２及びＣ電源領域２０Ｂの回路における低消費電力状態をＤＳＰ１５に通知する状態信号（クロック・電源状態信号）である。４０５は強制解除制御回路７０からクロック制御回路８０に与えられる内部バスＢ２及びＣ電源領域２０Ｂの回路に対する低消費電力状態の強制解除と復帰の制御信号であり、４０７は強制解除制御回路７０から内部電源制御回路９０に与えられる内部バスＢ２及びＣ電源領域２０Ｂの回路に対する低消費電力状態の強制解除と復帰の制御信号（ＬＳＩ内部電源要求信号）である。４０４は、別の被制御回路である内部バスＢ２及びＣ電源領域２０Ｂの回路におけるクロックの状態をクロック制御回路８０から強制解除制御回路７０に通知する状態信号であり、４０６は、別の被制御回路である内部バスＢ２及びＣ電源領域２０Ｂの回路における電源の状態を内部電源制御回路９０から強制解除制御回路７０に通知する状態信号（ＬＳＩ内部電源状態信号）である。これを前提として低消費電力状態の強制解除と復帰の制御について詳述する。

《低消費電力状態の強制解除と復帰の制御》
図２にはマイクロコンピュータ１における低消費電力制御の詳細な構成が例示される。

クロック制御回路８０はクロックの停止と供給を制御する制御データが内部バス２３を介してＣＰＵ４１によって設定可能なレジスタ８１〜８４を有する。

レジスタ８１は外部クロックソース制御回路８５に制御データを与え、その値に従って外部クロックソース制御回路８５はクロック発振器１２３の停止と動作を制御する。クロック発振器１２３の発振安定か否かは状態信号４０４＿１によって強制解除制御回路７０に与えられる。

レジスタ８２はＰＬＬ制御回路８６に制御データを与え、その値に従ってＰＬＬ制御回路８６はＰＬＬ１１１の停止と動作を制御する。ＰＬＬ制御回路８６によるＰＬＬ１１１の動作安定か否かは状態信号４０４＿２によって強制解除制御回路７０に与えられる。

レジスタ８３は夫々のクロック２０１〜２０８の分周比を決定する制御データを有し、分周比決定制御データは分周制御回路８７に与えられ、分周制御回路８７は分周比制御データに従って各クロック２０１〜２０８の分周比を制御する。分周制御回路８７による内部バスＢ２及びＣ電源領域２０Ｂの回路へのクロック２０４〜２０６の分周停止か否かは状態信号４０４＿３によって強制解除制御回路７０に与えられる。

レジスタ８４は夫々のクロック２０１〜２０７の停止又は供給を決定する制御データを有し、停止供給制御データはクロック停止制御回路８８に与えられ、クロック停止制御回路８８は停止供給制御データに従って各クロック２０１〜２０７の停止又は供給を個別に制御する。クロック停止制御回路８８による内部バスＢ２及びＣ電源領域２０Ｂの回路へのクロック２０４〜２０６の供給停止か否かは状態信号４０４＿４によって強制解除制御回路７０に与えられる。

内部電源制御回路９０は電源の停止と供給を制御する制御データがＣＰＵ４１によって内部バスを介して設定可能なレジスタ９１を有する。レジスタ９１は夫々の電源３０１〜３０６の停止又は供給を決定する制御データを有し、停止供給制御データは電源制御回路９２に与えられ、電源制御回路９２は停止供給制御データに従って各電源３０１〜３０６の停止又は供給を個別に制御する。電源制御回路９２による内部バスＢ２及びＣ電源領域２０Ｂへの電源３０６の供給安定か否かは状態信号４０６によって強制解除制御回路７０に与えられる。

ここまでの説明から明らかなように、電源及びクロックの供給と停止はＣＰＵ４１の命令実行によるレジスタ８１〜８４及びレジスタ９１に対する書込み操作によって任意に設定可能にされる。ＣＰＵ４１それ自体も例えばスタンバイ命令を実行して最後に自らのクロック及び電源停止の制御ビットをイネーブルにすることによって低消費電力状態に遷移することができる。

ＣＰＵ４１の低消費電力状態からの復帰は、割り込みコントローラ６０に割り込み要求が入ったとき、それに応答して割り込みコントローラ６０が割り込み信号をＣＰＵ４１に出力すると共に復帰要求信号４０３を活性化して各レジスタ８１〜８４，９１におけるＣＰＵ４１対応ビットを供給イネーブルの状態に初期化して、電源とクロックをＣＰＵ４１に供給する動作を再開できるようになっている。

また、一旦設定された電源やクロックの供給停止状態は対応するレジスタ８１〜８４又はレジスタ９１の対応ビットを書換えることによって解除可能である。特に本実施の形態では強制解除制御回路７０を用いた解除と復帰が可能にされる。以下それについて詳述する。

強制解除制御回路７０は全ての状態信号４０４＿１〜４０４＿４及び４０６を参照して内部バスＢ２及びＣ電源領域２０Ｂの回路へのクロック２０４〜２０６と電源３０６の何れかが供給停止であるとき状態信号４０１を非活性化してその状態をＤＳＰ１５に通知する。ＤＳＰ１５はその信号処理上、内部バスＢ２及びＣ電源領域２０Ｂの回路の動作を必要とするとき、状態信号４０１を参照し、これが活性化されていればＤＲＡＭインタフェース２２経由でＳＤＲＡＭ１２１から必要なデータを取得する処理を開始する。一方、状態信号４０１が非活性化されているときは低消費電力状態を強制解除する要求信号４００を活性化して強制解除制御回路７０に与える。強制解除制御回路７０はこれに応答する要求信号４０５＿１〜４０５＿４及び４０７を活性化してクロック制御回路８０及び内部電源制御回路９０に与える。

要求信号４０５＿１を受ける外部クロックソース制御回路８５は、レジスタ８１の制御ビットがクロック発振器１２３の発振停止を指示していても、要求信号４０５＿１の活性化期間において強制的にクロック発振器１２３の発振動作を開始させる制御を行う。要求信号４０５＿２を受けるＰＬＬ制御回路８６は、レジスタ８２の制御ビットがＰＬＬ動作の停止を指示していても、要求信号４０５＿２の活性化期間において強制的にＰＬＬ回路１１１の動作を開始させる制御を行う。要求信号４０５＿３を受ける分周制御回路８７は、レジスタ８３におけるクロック２０４〜２０６のクロック制御ビットが分周停止を指示していても、要求信号４０５＿３の活性化期間において強制的に当該クロック２０４〜２０６の分周動作を開始させる制御を行う。要求信号４０５＿４を受けるクロック停止制御回路８８は、レジスタ８４におけるクロック２０４〜２０６のクロック制御ビットがクロックの供給停止を指示していても、要求信号４０５＿４の活性化期間において強制的に当該クロック２０４〜２０６の供給動作を開始させる制御を行う。要求信号４０７を受ける電源制御回路９２は、レジスタ９１における電源３０６の電源制御ビットが電源の供給停止を指示していても、要求信号４０７の活性化期間において強制的に当該電源３０６の供給動作を開始させる制御を行う。強制解除制御回路７０は全ての状態信号４０４＿１〜４０４＿４，４０６がクロック及び電源の安定化を示す状態になって初めて状態信号４０１を活性化し、これを待って、ＤＳＰ１５は内部バスＢ２及びＣ電源領域２０Ｂの回路を用いた動作を開始する。尚、クロック発振器１２３の発振動作の安定化、ＰＬＬ回路１１１の発振安定化は、特に制限されないが、外部クロックソース制御回路８５、ＰＬＬ制御回路８６が発振状態をサンプリングして判別したり、タイマ動作による安定時間を待って判別したりすることができる。

図３には電源及びクロックの供給停止を強制解除する動作タイミングが例示される。ここでは電源及びクロックの双方が遮断されているときにそれを強制解除する場合が示され、同図より明らかなように、信号４００によって解除要求があったとき、電源３０６が安定化し、外部クロックＥＸＣＬＫが安定化し、ＰＬＬ回路の発振が安定化した後に、状態信号４０１が活性化され、ＤＳＰ１５はそれを受取って初めて内部バスＢ２及びＣ電源領域２０の回路を用いてＳＤＲＡＭ１２１へのアクセスを開始する。

図４には電源及びクロックの供給停止が強制解除された状態から復帰する動作タイミングが例示される。ここでは電源及びクロックの双方が遮断されている状態に復帰される場合が示され、同図より明らかなように、信号４００によって解除要求がネゲートされたとき、ＰＬＬ回路１１１の発振が停止し、次に電源３０６が遮断され、更にクロック発振器１２３の発振が停止された後に、状態信号４０１が非活性化される。クロック停止の後に電源遮断を行なって、電源及びクロック停止状態への復帰に際して誤動作が生じないようにされる。

《音楽データ再生処理》
図５にはマイクロコンピュータ1による音楽データ再生処理の全体的なタイミングチャートが示される。

ＳＰＵ１２は、メモリ１３上の音楽データを再生するための処理を行なってオーディオインタフェース１１から外部に出力する。ＳＰＵ１２及びオーディオインタフェース１１の動作クロック２０８は、システム全体のクロックとは別系統で供給されており、マイクロコンピュータ１の主なクロックが停止していても動作を継続できる。またその動作に不要な回路の電源領域への電源を遮断する。これにより、音楽再生に伴う電力消費が低減される。例えば図７に例示されるように、電源領域４０、２０Ａ，２０Ｂ、及び３０への電源とクロックの供給が停止されている。点描パターン領域は電源及びクロックの供給が停止されている領域である。

ＳＰＵ１２は、メモリ１３上の音楽データの残りが一定量以下になったら、強制解除制御回路７０へ信号４００をアサートして、クロック及び電源の供給停止状態の解除を要求する（図５のタイミングａ）。要求を受けた強制解除制御回路７０はＳＰＵ１２がＳＤＲＡＭ１２１にアクセスするために最低限必要なリソース、例えば、内部バス２１、ＤＲＡＭインタフェース２２を動作できるように、クロック２０４，２０６の停止を解除すると共に電源３０６の供給停止を解除することでクロックおよび電源を供給状態とする。これによって内部バス２１及びＤＲＡＭインタフェース２２の使用が可能になると、ＳＰＵ１２はＳＤＲＡＭ１２１が保持する音楽データをＤＭＡＣ１４を用いてメモリ１３に転送する（ここでは、ＳＰＵ１２は１秒分の音楽データを、ＳＤＲＡＭ１２１からメモリ１３に転送している）。このときの動作状態は図８に例示される。

メモリ１３へのデータ転送完了後、ＳＰＵ１２は強制解除制御回路７０に対して要求信号４００をネゲートし、これによって強制解除制御回路７０はクロック２０４，２０６の供給停止と電源（内部バスＢ２およびＣ電源）３０６の供給停止を再開して再び図７の状態に戻される（図５のタイミングｂ）。図６には図５のタイミングａとタイミングｂの期間における詳細な動作タイミングが例示されている。

上記図５のタイミングａとｂの動作が繰り返されることになるが、その途中で一定時間毎にＳＰＵ１２は割り込みコントローラ６０に割り込み要求４０２を発行し、これを受ける割込みコントローラ６０は復帰要求信号４０３を活性化し、図９に示されるようにＣＰＵ電源領域４０へのクロック２０１の供給と電源３０１の供給を再開させて、ＣＰＵ４１を動作可能な状態に復帰させる。動作可能にされたＣＰＵ４１はその割込み要求４０２に応答する割り込み処理プログラムを実行することによって、ＳＤＲＡＭ１２１上の音楽データがなくなる前に、メモリカードインタフェース３１を介してメモリカード１２２から音楽データを読込んでＳＤＲＡＭ１２１に展開する動作を行う（図５のタイミングｃ）（ここでは、ＣＰＵ４１が６０秒分の音楽データをメモリカード１２２から読み込んでＳＤＲＡＭ１２１に転送している）。

よって、ＳＰＵ１２において音楽データが必要になった時など、ＳＰＵの動作のみが必要となった場合には、ＳＰＵ動作に必要な回路、つまりクロック２０４，２０６および電源３０６を供給することでＤＲＡＭＩ／Ｆ２２および内部バスＢ２を動作状態とする。その後ＳＰＵ１２の動作が完了した場合においても、別の回路、例えばＣＰＵ４１からメモリカード１２２へのアクセスが発生している場合は、引き続きクロック２０４，２０６および電源３０６の供給を維持した状態となる。つまり、強制解除制御回路７０、クロック制御回路８０及び内部電源制御回路９０の調停制御により、必要な期間のＤＲＡＭＩ／Ｆ２２および内部バスＢ２に対するクロックおよび電源供給を維持することが可能となる。それにより、クロック・電源供給の最適化と、必要な期間に必要な回路を動作状態とすることで、低消費電力化を図ることが可能となる。 実施の形態1によれば以下の作用効果がある。

（１）ＣＰＵ４１自らが内部バス電源領域Ｂ２及びＣ領域２０の回路に設定した電源及びクロックの停止状態を強制解除するのにＣＰＵ４１を介在させることを要しないから、ＣＰＵ４１の低消費電力状態において他の内部回路の低消費電力状態を強制解除するのにＣＰＵ４１を動作可能な状態に復帰させることを必要としない。この点においてマイクロコンピュータ１における低消費電力と処理時間の短縮に資することができる。

（２）強制解除を要求したＤＳＰ１５からの電源及びクロック供給の要求が終われば元の低消費電力状態に復帰される。要するに、割り込み要求によるＣＰＵのスタンバイ状態からの復帰のようにレジスタ８１〜８４，９１に対する操作は行われないから強制解除の要求がネゲートされれば先にＣＰＵ４１の命令実行で設定された低消費電力状態に簡単に戻ることができる。したがって、ＣＰＵ４１の命令実行によって既に設定される電源及びクロックの停止状態に対する強制解除と復帰との関係を規定する制御が簡単になる。

（３）強制解除制御回路７０は電源及びクロックの供給及び停止の状態を示す状態信号４０４＿１〜４０４０＿４，４０６をクロック制御回路８０及び内部電源制御回路９０から受けとり、受取った状態信号を参照して前記電源及びクロックの供給停止の解除タイミングを信号４０１によってＤＳＰ１５に通知し、信号４０５＿１〜４０５＿４，４０７によってクロック制御回路８０及び内部電源制御回路９０に復帰タイミングを通知するから、強制解除によるクロックと電源の安定化の後にＤＳＰ１５はクロックと電源供給停止が解除された回路を安定的に動作させることができ、また、クロックと電源供給の停止を再開させるときに当該再開対象回路における誤動作を確実に抑止することができる。要するに、ハンドシェークで的確に解除と復帰のタイミング制御を行うことができる。

（４）ＳＰＵ１２は割り込みコントローラ６０に割り込み要求４０２を発行し、これを受ける割込みコントローラ６０は復帰要求信号４０３を活性化し、ＣＰＵ電源領域４０へのクロック２０１に供給と電源３０１の供給を再開させて、ＣＰＵ４１を動作可能な状態に復帰させることができる。要するに、自らへの電源及びクロックの供給停止を制御する中央処理装置４１の低消費電力状態の解除を割込み要求に伴って行うことができる。

（５）電源領域１０がＤＭＡＣ１４、メモリ１３及びＤＳＰ１５を備え、それによってアクセスされるＤＲＡＭインタフェースを電源領域２０Ｂが備えるから、ＤＳＰ１５は処理するデータが尽きる前に又は尽きたとき、低消費電力状態の電源領域２０Ｂの低消費電力状態を解除して必要なデータの供給を受け、データを取得した後に電源領域２０Ｂを低消費電力状態に復帰させることができる。

（６）ＣＰＵ４１の制御によってメモリカード１２１のデータをＳＤＲＡＭ１２１に展開するためのメモリカードインタフェース３１を電源領域３０が備えるから、ＤＳＰ１５に供給するデータがＳＤＲＡＭ１２１上で尽きる前に又は尽きたとき、ＤＳＰ１５がＣＰＵ４１への割込み要求４０２を発行することによりＣＰＵ４１はメモリカードインタフェース３１から取得したデータをＳＤＲＡＭ１２１に渡すことが可能になる。

［実施の形態２］
図１０には本発明の第２の実施の形態に係るマイクロコンピュータの一部が例示される。実施の形態１との相違点は図３における状態信号４０１、４０４＿１〜４０４＿４、４０６を廃止し、その代わりに、強制解除制御回路７０Ａは、タイマを用いて、前記電源及びクロックの供給停止の解除タイミングと解除からの復帰タイミングを制御するようにした。これに伴ってクロック制御回路８０Ａは信号状態信号４０１、４０４＿１〜４０４＿４の出力機能を削除した回路８６Ａ，８７Ａ，８８Ａを採用し、電源制御回路９０Ａは信号４０６の出力機能を削除した回路９２Ａを採用する。尚、タイマは強制解除制御回路７０Ａが専用に持つことが望ましい。ＣＰＵの周辺回路の一つであるタイマを用いる場合にはその都度当該周辺回路に電源及びクロックを供給しなければならなくなる。その他の構成は実施の形態１と同じであり同一の構成には同一の参照符号を附してその詳細な説明を省略する。

これによればタイミング制御のために状態を把握する信号を不要とすることができる。その他は実施の形態１と同じ作用効果を奏する。

［実施の形態３］
《マイクロコンピュータの全体的な構成》
図１１には本発明の第３の実施の形態に係るマイクロコンピュータの構成が例示される。マイクロコンピュータ１００１は半導体装置の一例であり、特に制限されないが、単結晶シリコンのような１個の半導体基板に相補型電界効果トランジスタ製造技術によって形成される。

マイクロコンピュータ１００１は内部の回路ブロック毎に電源及びクロックの停止と供給による低消費電力制御機能を備える。マイクロコンピュータ１００１の内部への電源供給は内部電源スイッチ回路１１１０が行い、内部へのクロックの供給はクロックパルスジェネレータ（ＣＰＧ）１１００が行う。内部電源スイッチ回路１１１０は内部電源３０１、３０３〜３０７、１３０２を出力し、クロックパルスジェネレータ１１００はクロック２０１〜２０７、２０９、１２０８を出力する。

マイクロコンピュータ１００１の内部は、内部電源スイッチ回路１１１０から個別に電源の停止と供給が制御される領域として複数の電源領域に区分けされる。例えば電源領域は、電源３０５が供給される内部バスＢ１電源領域２０Ａ、電源３０６が供給される内部バスＢ２及びＣ電源領域１０１０、電源３０３が供給されるＣＰＵ周辺回路電源領域１０３０、電源３０１が供給されるＣＰＵ電源領域４０、電源１３０２が供給されるアクセラレータ電源領域１０５０、及びそれ以外の領域である電源３０７が供給される常時電源オン領域に区分けされる。各電源領域に対する電源の停止と供給に同期的にクロックの停止と供給が制御されるものであるが、一部では同じ電源領域に対して周波数などの異なるクロック信号が供給されるようになっている。

ＣＰＵ電源領域４０には命令フェッチし、フェッチした命令を解読して、命令を実行するＣＰＵ４１が配置される。ＣＰＵ４１にはクロック２０１が供給され、これに同期してＣＰＵ４１は命令を実行する。

内部バスＢ１電源領域２０ＡにはＣＰＵ４１に接続する内部バス（Ｂ１）２５が配置され、内部バス（Ｂ１）２５はクロック２０３に同期して動作される。

アクセラレータ電源領域１０５０にはバスブリッジ５１を介して内部バス（Ｂ１）２５に接続される内部バス（Ａ）５３を備え、内部バス５３に接続されたＣＰＵ１０５２及びそれによって制御されるＣＰＵ周辺回路１０５４が設けられる。アクセラレータ領域１０５０の回路はクロック３０２に同期動作される。

内部バスＢ２及びＣ電源領域１０１０にはバスブリッジ２４を介して内部バス（Ｂ１）２５に接続される内部バス（Ｂ２）２１及びこれに接続された内部バス（Ｃ）２３を備え、内部バス２１にはメモリインタフェース１０１１が接続される。内部バス（Ｂ２）２１はクロック２０４に同期して伝送動作を行い、内部バス（Ｃ２）２３はクロック２０５に同期して伝送動作を行う。メモリインタフェース１０１１はマイクロコンピュータ１００１の外部配置された外部不揮発性メモリ１１２０のメモリ動作をクロック１２０６に同期して制御する。

ＣＰＵ周辺回路電源領域１０３０には内部バス２３に夫々接続されたスレーブインタフェース回路（ＭＦＩ）１０３１及びタイマなどのその他にＣＰＵ周辺回路３２が配置され、それらはクロック２０７に同期動作される。スレーブインタフェース回路１０３１にはマイクロコンピュータ１００１の外部で例えばマスタデバイスとされるデータ処理デバイス１１２１に接続される。スレーブインタフェース回路１０３１はデータ処理デバイス１１２１に対してスレーブインタフェース動作される。例えば、携帯電話を一例とすれば、マイクロコンピュータ１００１はベースバンド処理を行なうベースバンドプロセッサ、データ処理デバイス１１２１はその他のアプリケーション動作に広く用いるアプリケーションプロセッサとされる。このとき、スレーブインタフェース回路１０３１はマイクロコンピュータ１００１のアドレス空間に配置された外部不揮発性メモリ１１２０等をマスタデバイスとしてのデータ処理デバイス１１２１からアクセス可能にインタフェースする回路である。要するに、データ処理デバイス１１２１が供給するアドレス情報に従ってマイクロコンピュータ１００１のアドレス空間を直接アクセス可能にする回路である。

例えば外部不揮発性メモリ１１２０が受信データを保持する場合、外部のデータ処理デバイス１１２１がスレーブインタフェース回路１０３１からバス２３，２１及びメモリインタフェース回路１０１１を経由して外部不揮発性メモリ１１２０に格納された受信データを読み出す（データパスＤＰＳ６）。

電源３０７が供給される常時電源オン領域には、特に制限されないが、前記クロックパルスジェネレータ１１００及び内部電源スイッチ回路１１１０のほかに、割込みコントローラ１０６０、強制解除制御回路１０７０、クロック制御回路１０８０、及び内部電源制御回路１０９０等が配置される。常時電源オン領域の回路には常時動作クロック２０９が供給される。常時電源オン領域以外に配置された回路はクロック及び電源の停止と供給の制御対象にされる被制御回路の一例とされる。

前記クロックパルスジェネレータ１１００の基本的な構成は実施の形態１と同じであり、フェーズロックドループ回路（ＰＬＬ）１１１、分周器１１１２、及び停止制御スイッチ回路１１１３を通して前記クロック２０１〜２０７、１２０８，２０９を各部に供給する。

クロック制御回路１０８０はクロックパルスジェネレータ１１００によるクロック２０１〜２０７、１２０８，２０９の停止及び供給を制御する。内部電源制御回路１０９０は内部電源スイッチ回路１１１０による電源３０１，３０３、３０５〜３０７、１３０２の停止及び供給を制御する。強制解除制御回路１０７０はＣＰＵ４１の制御によってクロック及び電源の供給が停止された特定の内部回路（被制御回路）に対して、第１の外部入力端子１４００から入力される電源及びクロックの要求信号１４０１が要求する期間だけ、一時的にクロック及び電源の供給をクロックパルスジェネレータ１１００及び内部電源スイッチ回路１１１０に再開させ、要求のネゲートに呼応して再度クロック及び電源の供給を停止させる制御を行う。

本実施の形態では、理解を容易化するために、特定の被制御回路を電源領域１０３０及び１０１０の回路とする。１４０１は、データ処理デバイス１１２１が電源領域１０３０及び１０１０の回路に対する低消費電力状態の強制解除を要求する要求信号である。４０５は強制解除制御回路１０７０からクロック制御回路１０８０に与えられる電源領域１０３０及び１０１０の回路に対する低消費電力状態の強制解除と復帰の制御信号であり、４０７は強制解除制御回路１０７０から内部電源制御回路１０９０に与えられる電源領域１０３０及び１０１０の回路に対する低消費電力状態の強制解除と復帰の制御信号である。

クロック制御回路１０８０及び内部電源制御回路１０９０の基本的な構成は第１の実施の形態で説明した構成と実質的に同じであるからその詳細な説明は省略する。ＣＰＵ４１の低消費電力状態からの復帰も第１の実施の形態と実質的に同じであり、割り込みコントローラ１０６０に外部端子１４０２から割り込み要求１４０３が入ったとき、それに応答して割り込みコントローラ１０６０が割り込み信号をＣＰＵ４１に出力すると共に復帰要求信号４０３を活性化して、各レジスタ８１〜８４，９１におけるＣＰＵ４１対応ビットを供給イネーブルの状態に初期化して、電源とクロックをＣＰＵ４１に供給再開できるようになっている。

以上のように第３の実施の形態は外部入力端子１４００からの入力１４０１に従って電源及びクロックの供給停止を強制解除する点が第１および第２の実施の形態と相違される。したがって、第２の実施の形態においても同様に、ＣＰＵ４１自らが電源領域１０３０及び１０１０の回路に設定した電源及びクロックの停止状態を強制解除するのにＣＰＵ４１を介在させることを要しないから、ＣＰＵ４１の低消費電力状態において他の内部回路の低消費電力状態を強制解除するのにＣＰＵ４１を動作可能な状態に復帰させることを必要としない。この点においてマイクロコンピュータ1００１における低消費電力と処理時間の短縮に資することができる。また、強制解除を要求したデータ処理デバイス１１２１からの電源及びクロック供給の要求が終われば元の低消費電力状態に復帰される。要するに、割り込み要求によるＣＰＵのスタンバイ状態からの復帰のようにレジスタ８１〜８４，９１に対する操作は行われないから強制解除の要求がネゲートされれば先にＣＰＵ４１の命令実行で設定された低消費電力状態に簡単に戻ることができる。したがって、ＣＰＵ４１の命令実行によって既に設定される電源及びクロックの停止状態に対する強制解除と復帰との関係を規定する制御が簡単になる。

マイクロコンピュータ１００１のスタンバイ状態では図１２に例示されるハッチング領域に示す電源領域に対してクロック及び電源の供給を遮断して低消費電力を図ることができる。この状態でデータ処理デバイス１１２１がマイクロコンピュータ１００１のアドレス空間に配置された不揮発性メモリ１１２０をアクセスしようとする場合、外部のデータ処理デバイス１１２１は外部端子１４００から要求信号１４０１をアサートすればよい。これによって図１３に例示されるように電源領域１０１０及び１０３０の電源及びクロックの遮断状態が解除され、不揮発性メモリ１１２０に対するアクセスが可能にされる。アクセス完了後は要求信号１４０１をネゲートするだけで図１２のスタンバイ状態に復帰する。

その他の点については第１の実施の形態と同様であるからその詳細な説明は省略する。例えばクロック制御回路は、第１の実施例同様にレジスタ８１〜８４、ＰＬＬ制御回路８６等を含む。その他の回路についても、同様に詳細な説明は省略する。

［実施の形態４］
図１４には本発明の第４の実施の形態に係るマイクロコンピュータが例示される。同図に示されるマイクロコンピュータ２００１はメモリインタフェース回路１０１１の代わりに内部メモリとして不揮発性メモリ２０１１を電源領域１０１０に設けた点が相違される。この例の場合も第３の実施の形態と同様にデータ処理デバイス１１２１は外部端子１４００から要求信号１４０１をアサートすることによって、ＣＰＵ４１による低消費電力状態に設定されている領域１０１０，１０３０に一時的に電源３０６，３０３とクロック２０５，２０７の供給を再開して、外部のデータ処理デバイス１１２１によるオンチップの不揮発性メモリ１０１１のアクセスを可能にすることができる。所要のアクセスを行った後は要求信号１４０１をネゲートするだけで元の低消費電力状態に復帰する。

その他の点については第３の実施の形態と同様であるからその詳細な説明は省略する。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、強制解除制御回路に供給される要求信号の活性化期間はその信号の所定レベル期間に限定されず、最初のパルス変化から次のパルス変化までの期間であってもよいし、複数ビットの信号であってもよい。

前記要求信号によって電源及びクロック停止の強制解除の対象にされる回路はＤＲＡＭインタフェースに限定されず、強制解除を要求する回路は信号処理ユニットに限定されず適宜変更可能である。また、外部端子からの要求に従って電源及びクロック停止の強制解除の対象にされる回路はスレーブインタフェース回路やメモリインタフェース回路に限定されず適宜変更可能である。

マイクロコンピュータの内外で電源及びクロックの拒強解除を要求する回路や外部端子は一つに限定されず複数であってよいことは言うまでもない。

半導体装置はマルチプロセッサ構成のマイクロコンピュータに限定されず適宜のデータ処理半導体集積回路やデータ処理半導体モジュールであってよい。データ処理システムは携帯電話に適用されるベースバンドプロセッサとアプリケーションプロセッサを備えたシステムに限定されない。

１ マイクロコンピュータ
１１０ 内部電源スイッチ回路
１００ クロックパルスジェネレータ（ＣＰＧ）
３０１〜３０７ 内部電源
２０１〜２０９ クロック
１０ 音関係ＩＰ電源領域
２０Ａ 内部バスＢ１電源領域
２０Ｂ 内部バスＢ２及びＣ電源領域
３０ ＣＰＵ周辺回路電源領域
４０ ＣＰＵ電源領域
５０ マルチメディア電源領域
４１ ＣＰＵ
２２ ＤＲＡＭインタフェース
１２１ シンクロナスＤＲＡＭ（ＳＤＲＡＭ）
１２ 信号処理回路(ＳＰＵ)
１１ オーディオインタフェース
１３ メモリ
１４ ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）
１５ ディジタルシグナルプロセッサ（ＤＳＰ）
３１ メモリカードインタフェース
３２ ＣＰＵ周辺回路
１２２ メモリカード
６０ 割込みコントローラ
７０ 強制解除制御回路
９０ 内部電源制御回路
１１１ フェーズロックドループ回路（ＰＬＬ）
１１２ 分周器
１１３ 停止制御スイッチ回路
４００ 電源領域２０Ｂの回路に対する低消費電力状態を強制解除する要求信号
４０１ 状態信号
４０５ 低消費電力状態の強制解除と復帰の制御信号
４０７ 低消費電力状態の強制解除と復帰の制御信号
８１〜８４ レジスタ
７０Ａ 強制解除制御回路
８０Ａ クロック制御回路
９０Ａ 電源制御回路
１００１ マイクロコンピュータ
１１１０ 内部電源スイッチ回路
１１００ クロックパルスジェネレータ（ＣＰＧ）
１０７０ 強制解除制御回路
１４００ 外部入力端子
１４０１ 電源及びクロックの要求信号
１４０２ 割込み端子
１４０３ 割り込み要求
１０６０ 割込みコントローラ
２００１ マイクロコンピュータ
２０１１ 不揮発性メモリ

Claims (23)

1. 電源及びクロックの停止と供給の制御対象にされると共に命令を実行する中央処理装置と、
   電源及びクロックの停止と供給の制御対象にされる複数の被制御回路と、
   前記中央処理装置の命令実行に基づいて、前記中央処理装置及び前記被制御回路に対する電源及びクロックの停止と供給を制御する電源及びクロックの制御回路路と、
   所定の前記被制御回路から出力される電源及びクロックの要求信号が要求する期間だけ、前記電源及びクロックの制御回路が別の被制御回路に対して行う電源及びクロックの供給停止を強制解除する、強制解除制御回路と、を有する半導体装置。
2. 前記電源及びクロックの制御回路は、複数の前記被制御回路毎に電源及びクロックの停止と供給を制御するための制御データを保持する制御レジスタと、
   前記制御レジスタに設定された制御データと前記強制解除制御回路による前記強制解除の指示信号とを入力して前記被制御回路に対する電源及びクロックの供給と停止を制御する制御ロジックとを有し、
   前記制御ロジックは、前記制御データが電源及びクロックの供給を指示するときは電源及びクロックを供給させ、前記制御データが電源及びクロックの停止を指示し且つ電源及びクロックの要求信号が電源及びクロックの供給を要求していないときは電源及びクロックを停止させ、前記制御データが電源及びクロックの停止を指示し且つ電源及びクロックの要求信号が電源及びクロックの供給を要求しているときは電源及びクロックを供給させる、請求項１記載の半導体装置。
3. 前記強制解除制御回路は前記被制御回路に対する電源及びクロックの供給及び停止の状態を示す状態信号を前記電源及びクロックの制御回路から受けとり、受取った状態信号を参照して前記電源及びクロックの供給停止の解除タイミングと解除からの復帰タイミングを制御する、請求項１記載の半導体装置。
4. 前記強制解除制御回路は、タイマを用いて、前記電源及びクロックの供給停止の解除タイミングと解除からの復帰タイミングを制御する、請求項１記載の半導体装置。
5. 前記所定の被制御回路から供給される割込み要求に応答して、電源及びクロックの供給が停止されている前記中央処理装置に対する電源及びクロックの供給を前記電源及びクロックの制御回路に再開させる割込みコントローラを有する、請求項１記載の半導体装置。
6. 前記所定の被制御回路は取り込んだデータを処理する回路であり、
   前記別の被制御回路は前記被制御回路からの要求に基づいて前記所定の被制御回路が取り込むためのデータを供給する第１のインタフェース回路である、請求項５記載の半導体装置。
7. 前記別の被制御回路が前記所定の被制御回路に供給するためのデータを前記中央処理装置の制御によって取得する第２のインタフェース回路を備える、請求項６記載の半導体装置。
8. 前記データを処理する回路は、ＤＭＡＣ、前記ＤＭＡＣで取り込んだデータを保持するバッファメモリ、及び前記バッファッメモリに取り込んだデータを演算処理する演算回路を備えて成り、
   前記第１のインタフェース回路は半導体装置の外部に接続されるメモリを制御するメモリコントローラであり、
   前記第２のインタフェース回路は半導体装置の外部に接続されるファイルメモリを制御するファイルメモリコントローラである、請求項７記載の半導体装置。
9. 請求項８記載の半導体装置と、
   前記半導体装置が備える前記メモリコントローラに当該半導体装置の外部から接続されたメモリと、
   前記半導体装置が備える前記ファイルメモリコントローラに当該半導体装置の外部から接続されたファイルメモリと、を有するデータ処理システム。
10. 電源及びクロックの停止と供給の制御対象にされると共に命令を実行する中央処理装置と、
    電源及びクロックの停止と供給の制御対象にされる複数の被制御回路と、
    前記中央処理装置の命令実行に基づいて、前記中央処理装置及び前記被制御回路に対する電源及びクロックの停止と供給を制御する電源及びクロックの制御回路と、
    第１の外部入力端子から入力される電源及びクロックの要求信号が要求する期間だけ、前記電源及びクロックの制御回路が所定の被制御回路に対して行う電源及びクロックの供給停止を強制解除する、強制解除制御回路と、を有する半導体装置。
11. 前記電源及びクロックの制御回路は、複数の前記被制御回路毎に電源及びクロックの停止と供給を制御するための制御データを保持する制御レジスタと、
    前記制御レジスタに設定された制御データと前記強制解除制御回路による前記強制解除の指示信号とを入力して前記被制御回路に対する電源及びクロックの供給と停止を制御する制御ロジックとを有し、
    前記制御ロジックは、前記制御データが電源及びクロックの供給を指示するときは電源及びクロックを供給させ、前記制御データが電源及びクロックの停止を指示し且つ電源及びクロックの要求信号が電源及びクロックの供給を要求していないときは電源及びクロックを停止させ、前記制御データが電源及びクロックの停止を指示し且つ電源及びクロックの要求信号が電源及びクロックの供給を要求しているときは電源及びクロックを供給させる、請求項１０記載の半導体装置。
12. 前記所定の被制御回路は外部デバイスに対してスレーブインタフェース動作されるスレーブインタフェース回路である、請求項１０記載の半導体装置。
13. 第２の外部入力端子から入力される割込み要求に応答して、電源及びクロックの供給が停止されている前記中央処理装置に対する電源及びクロックの供給を前記電源及びクロックの制御回路に再開させる割込みコントローラを有する、請求項１２記載の半導体装置。
14. 請求項１３記載の半導体装置と、
    前記半導体装置が備える前記スレーブインタフェース回路、前記第１外部端子及び第２外部端子に接続された前記外部デバイスと、を有するデータ処理システム。
15. 前記所定の被制御回路は、前記半導体装置の外部から制御を受ける第１の被制御回路及び前記第１の被制御回路によって制御される第２の被制御回路である、請求項１０記載の半導体装置。
16. 前記第１の被制御回路は外部データ処理デバイスによってスレーブインタフェース動作されるスレーブインタフェース回路であり、
    前記第２の被制御回路は前記スレーブインタフェース回路及び前記中央処理装置によって制御されるメモリインタフェース回路である、請求項１５記載の半導体装置。
17. 第２の外部入力端子から入力される割込み要求に応答して、電源及びクロックの供給が停止されている前記中央処理装置に対する電源及びクロックの供給を前記電源及びクロックの制御回路に再開させる割込みコントローラを有する、請求項１６記載の半導体装置。
18. 請求項１７記載の半導体装置と、
    前記半導体装置が備える前記スレーブインタフェース、前記第１外部端子及び第２外部端子に接続された前記外部データ処理デバイスと、
    前記メモリインタフェース回路に接続された外部メモリデバイスと、有するデータ処理システム。
19. 前記第１の被制御回路は外部データ処理デバイスによってスレーブインタフェース動作されるスレーブインタフェース回路であり、
    前記第２の被制御回路は前記スレーブインタフェース回路及び前記中央処理装置によって制御される内部メモリである、請求項１５記載の半導体装置。
20. 第２の外部入力端子から入力される割込み要求に応答して、電源及びクロックの供給が停止されている前記中央処理装置に対する電源及びクロックの供給を前記電源及びクロックの制御回路に再開させる割込みコントローラを有する、請求項１９記載の半導体装置。
21. 請求項２０記載の半導体装置と、
    前記半導体装置が備える前記スレーブインタフェース、前記第１外部端子及び第２外部端子に接続された前記外部データ処理デバイスと、有するデータ処理システム。
22. 低消費電力状態の設定と解除の制御対象にされると共に命令を実行する中央処理装置と、
    低消費電力状態の設定と解除の制御対象にされる複数の被制御回路と、
    前記中央処理装置の命令実行に基づいて、前記中央処理装置及び前記被制御回路に対する低消費電力状態の設定と解除を制御する低消費電力制御回路と、
    所定の前記被制御回路から出力される要求信号が要求する期間だけ、前記低消費電力制御回路が別の被制御回路に対して設定した低消費電力状態を強制解除する、強制解除制御回路と、を有する半導体装置。
23. 低消費電力状態の設定と解除の制御対象にされると共に命令を実行する中央処理装置と、
    低消費電力状態の設定と解除の制御対象にされる複数の被制御回路と、
    前記中央処理装置の命令実行に基づいて、前記中央処理装置及び前記被制御回路に対する低消費電力状態の設定と解除を制御する低消費電力制御回路と、
    第１の外部入力端子から入力される要求信号が要求する期間だけ、前記低消費電力制御回路が所定の被制御回路に対して設定した低消費電力状態を強制解除する、強制解除制御回路と、を有する半導体装置。

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