JP2006163597A - Ｗａｉｔ信号解除回路 - Google Patents

Abstract

【課題】 ＬＳＩが暴走したとき、ＬＳＩからＣＰＵへ出力されているＷＡＩＴ信号を解除して、ＣＰＵのハングアップを防ぐＷＡＩＴ信号解除回路を得る。
【解決手段】 ＬＳＩから入力されたＷＡＩＴ信号が所定時間以上継続したとき抵抗１０、コンデンサ１１、及びインバータ１２によってエラー信号を発生させ、ＬＳＩから入力されたＷＡＩＴ信号をＣＰＵへ出力するＯＲゲート１３が、インバータ１２からエラー信号を受けたときＣＰＵへのＷＡＩＴ信号出力を解除し、またエラー信号を受けたＣＰＵがＬＳＩをリセットしてＬＳＩからのＷＡＩＴ信号を解除する。
【選択図】 図２

Description

この発明は、ＬＳＩが暴走したとき当該ＬＳＩに接続されたＣＰＵのハングアップを防ぐＷＡＩＴ信号解除回路に関するものである。

従来、ＷＡＩＴ信号を使用する回路としてメインＣＰＵとサブＣＰＵがバスラインを使用するとき、バス調停回路がメインＣＰＵあるいはサブＣＰＵにバス優先権を与えるものがある。これは、メインＣＰＵが先にバス使用を要求した場合は、メインＣＰＵの処理が終了した後サブＣＰＵがバスを使用し、サブＣＰＵが先にバス使用権を要求した場合には、監視タイマを用いてサブＣＰＵの処理を監視し、所定時間内に処理を終了しなかったときバス調停回路がサブＣＰＵにＷＡＩＴ信号を出力し、サブＣＰＵがバスを使用している間メインＣＰＵへ出力していたＷＡＩＴ信号を解除するものである（例えば、特許文献１参照）。
また、このようなバス調停回路によってバス使用権を制御するとき、さらにクロック監視回路を備え、動作クロックが停止してサブＣＰＵの処理時間を監視することができなくなったとき強制的にバス使用権をメインＣＰＵへ戻すものがある（例えば、特許文献２参照）。
このようにメインＣＰＵとサブＣＰＵとを備えた回路では、バス調停回路から出力されるＷＡＩＴ信号によって、メインＣＰＵまたはサブＣＰＵにバスラインを使用させている。これに対してＣＰＵとＬＳＩとを備えた回路では、ＣＰＵがＬＳＩへデータを要求したとき、当該データが格納されているメモリ等のアドレス領域が応答の遅いものである場合、ＬＳＩからＣＰＵへＷＡＩＴ信号を出力し、データをアドレス領域から読み出すまでＣＰＵを待機状態としている。

特開平８−２５５１１７号公報（第３，４頁、図１〜３） 特開平８−２５５１１６号公報（第４，５頁、図２，４）

従来のＣＰＵとＬＳＩとを備えた回路は以上のように動作しているので、このような回路を車両に搭載した場合、電源等の環境が悪いことからＣＰＵからＬＳＩへアクセス中にＬＳＩが暴走することが想定される。ＷＡＩＴ信号を出力している状態でＬＳＩが暴走すると、ＣＰＵは待機状態を長時間持続してハングアップし、ＣＰＵによって制御されている各回路、さらに装置全体の動作に障害が及ぶという課題があった。

この発明は上記のような課題を解決するためになされたもので、ＬＳＩが暴走したとき、ＬＳＩからＣＰＵへ出力されているＷＡＩＴ信号を解除して、ＣＰＵのハングアップを防ぐＷＡＩＴ信号解除回路を得ることを目的とする。

この発明に係るＷＡＩＴ信号解除回路は、ＬＳＩから入力されたＷＡＩＴ信号が所定時間以上継続したときエラー信号を発生させるエラー信号発生手段と、ＬＳＩから入力されたＷＡＩＴ信号をＣＰＵへ出力し、エラー信号を受けるとＣＰＵへのＷＡＩＴ信号出力を解除するＷＡＩＴ信号解除手段とを備えたものである。

この発明によれば、ＬＳＩから入力されたＷＡＩＴ信号が所定時間以上継続したときエラー信号を発生させるエラー信号発生手段と、エラー信号を受けるとＣＰＵへのＷＡＩＴ信号出力を解除するＷＡＩＴ信号解除手段とを備えたので、ＬＳＩに異常が発生したときＷＡＩＴ信号を所定時間後に強制的に解除することでＣＰＵのハングアップを防ぐことができるという効果がある。

以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１によるＷＡＩＴ信号解除回路を備えた回路の構成を示すブロック図である。図１に示した回路は、ＣＰＵ１とＬＳＩ２等を備えた例えば制御回路である。ＣＰＵ１とＬＳＩ２との間はデータバス及びアドレスバスによって接続されている。ＬＳＩ２は、例えば自らレジスタ等を備えた、あるいは外部に接続されたメモリ等に格納されているデータを処理するデジタルシグナルプロセッサ（以下、ＤＳＰと記載する）からなり、ＣＰＵの制御によってレジスタもしくは外部に接続されたメモリ等に格納されているデータを読み出す等の動作を行うものである。ＬＳＩ２のＷＡＩＴ信号出力端子から出力されるＬＳＩ側ＷＡＩＴ信号は、ＷＡＩＴ信号解除回路３を介してＣＰＵ１のＷＡＩＴ信号入力端子へＣＰＵ側ＷＡＩＴ信号として入力される。ＣＰＵ１のリセット端子から出力されるリセット信号はＬＳＩ２のリセット端子へ入力される。

図２は、この発明の実施の形態１によるＷＡＩＴ信号解除回路３の構成を示す回路図である。図示したＷＡＩＴ信号解除回路３は、ＬＳＩ２のＷＡＩＴ信号出力端子に抵抗１０の一端及びＯＲゲート（ＷＡＩＴ信号解除手段）１３の一方の入力端子を接続する。抵抗１０の他端は、コンデンサ１１の一端及びインバータ１２の入力端子へ接続される。コンデンサ１０の他端は接地される。インバータ１２の出力端子はＯＲゲート１３の他方の入力端子に接続され、またインバータ１２の出力端子はＣＰＵ１のエラー信号入力端子へ接続される。ＯＲゲート１３の出力端子はＣＰＵ１のＷＡＩＴ信号入力端子へ接続される。

時定数回路（エラー信号発生手段）を構成する抵抗１０の抵抗値及びコンデンサ１１の容量値は、ＬＳＩ２が正常に動作しているとき、インバータ１２のスレッシュホールド電圧を超えるほど大きく変動しない電圧をインバータ１２の入力端子へ印加するように設定される。即ち、ＬＳＩ側ＷＡＩＴ信号がアクティブを示すレベルＬとなった後、レベルＨへ戻るまでの間にインバータ１２が出力信号を反転させないように時定数を十分大きく設定したものである。抵抗１０やコンデンサ１１の値は、許容差や温度変化があることを考慮し、上記の時定数をＬＳＩ２の定格等に規定されているＷＡＩＴ信号の最大時間より十分余裕を有する値とする。
ＯＲゲート１３は、ＬＳＩ２から入力したＬＳＩ側ＷＡＩＴ信号とインバータ１２の出力信号即ちエラー信号とを入力し、これらの入力信号の論理和をＣＰＵ側ＷＡＩＴ信号として出力するものである。

次に動作について説明する。
図３及び図４は、実施の形態１によるＷＡＩＴ信号解除回路の動作を示す説明図である。
図３及び図４に示した波形（ａ）は、図２に示した回路の接続点ａの電圧変化、即ちＬＳＩ側ＷＡＩＴ信号のレベル変化を示したものである。波形（ｂ）は、図２の回路の接続点ｂの電圧変化を示したものである。波形（ｃ）は、図２の回路のインバータ１２の出力信号、即ちエラー信号のレベル変化を示したものである。波形（ｄ）は、図２のＯＲゲート１３の出力信号、即ちＣＰＵ側ＷＡＩＴ信号のレベル変化を示したものである。波形（ｅ）は、図１に示したＣＰＵ１からＬＳＩ２へ出力されるリセット信号のレベル変化を示したものである。なお、図３及び図４に示した「Ｈ」及び「Ｌ」は、各波形として表したそれぞれの信号のレベルＨｉｇｈ（以下、レベルＨと記載する）とレベルＬｏｗ（以下、レベルＬと記載する）を示すものである
ここで説明する図１及び図２に示したＣＰＵ１、ＬＳＩ２、及びＷＡＩＴ信号解除回路３は、ＷＡＩＴ信号及びリセット信号のレベルＬをアクティブとして動作するものである。

図３は、ＬＳＩ２が正常に動作しているときのＷＡＩＴ信号解除回路３の動作を示したもので、ＬＳＩ２から出力されるＬＳＩ側ＷＡＩＴ信号は、波形（ａ）のように所定のパルス幅を有するものとなる。このように変化するＬＳＩ側ＷＡＩＴ信号を入力したＷＡＩＴ信号解除回路３は、コンデンサ１１の両端電圧がレベルＬまで下降する前にＬＳＩ側ＷＡＩＴ信号のアクティブが解除されることから、接続点（ｂ）の電圧はレベルＨを概ね維持し、この電圧を入力したインバータ１２の出力信号はレベルＬで一定となり、ＣＰＵ１へ出力されるエラー信号、即ち波形（ｃ）はアクティブを示さないレベルＬを維持する。
また、接続点ｃの電圧はレベルＬで一定となることから、ＯＲゲート１３は入力したＬＳＩ側ＷＡＩＴ信号をそのまま出力し、図３の波形（ａ）と波形（ｃ）は同様になる。このとき、ＣＰＵ１から出力されるリセット信号は、波形（ｅ）として示したようにアクティブではないことを示すレベルＨ一定となる。

図４は、ＬＳＩ２に異常が発生したときのＷＡＩＴ信号解除回路３の動作を示したもので、波形（ａ）に示したようにＬＳＩ２がアクティブを示すレベルＬのＬＳＩ側ＷＡＩＴ信号を出力した後、例えば電源電圧の変動などによりＬＳＩ２の動作に異常が発生し、出力されているＬＳＩ側ＷＡＩＴ信号がレベルＬに固定される。ＬＳＩ２に異常が発生した後、図２の接続点ａの電圧は図４の波形（ａ）に示したようにレベルＬ一定となって、コンデンサ１１の両端電圧が徐々に下降してレベルＬに達する。このレベルＬに達した電圧を入力したインバータ１２は、波形（ｃ）に示したように出力信号、即ちエラー信号をレベルＬからレベルＨへ反転させ、ＬＳＩ２の異常を検知してレベルＨのアクティブを示すエラー信号をＣＰＵ１へ出力する。

接続点ｃの電圧がレベルＬからレベルＨへ反転するとＯＲゲート１３は、波形（ｄ）に示したように、それまでレベルＬのＬＳＩ側ＷＡＩＴ信号をそのまま出力していた信号をレベルＨへ反転させ、ＬＳＩ側ＷＡＩＴ信号が示すアクティブを解除したＣＰＵ側ＷＡＩＴ信号を出力する。
ＣＰＵ１は、アクティブを示すレベルＨのエラー信号を入力すると、波形（ｅ）に示したようにアクティブを示すレベルＬのリセット信号をＬＳＩ２へ出力し、異常が発生したＬＳＩ２をリセットし、正常動作が可能な状態へ復帰させる。リセットされたＬＳＩ２はＷＡＩＴ信号の出力を解除する。この後ＣＰＵ１は、未処理の動作を再び行うようにデータバス、アドレスバス等を用いてＬＳＩ２を制御する。

このように、抵抗１０とコンデンサ１１によって設定される時定数を用いて、ＬＳＩ２から所定の時間以上継続してＷＡＩＴ信号が出力されたとき、ＣＰＵ１へのＷＡＩＴ信号の出力を解除する。
図２に示したＷＡＩＴ信号解除回路３は、ＣＰＵ１、ＬＳＩ２などを備えた回路、さらに各回路からなるシステムが非同期で動作する場合のようにシステムクロックを設けていないときや、ＣＰＵ１やＬＳＩ２を備えた回路の規模に制限があるときに適している。

以上のように実施の形態１によれば、抵抗１０とコンデンサ１１とを用いた時定数回路によりＬＳＩ２からＷＡＩＴ信号が所定時間以上継続して入力されたときエラー信号を発生させ、エラー信号を受けたＯＲゲート１３がＣＰＵ１へのＷＡＩＴ信号の出力を解除するようにしたので、ＬＳＩ２に異常が発生したときＷＡＩＴ信号を所定時間後に強制的に解除することでＣＰＵ１がハングアップすることを防ぐことができるという効果がある。
また、ＬＳＩ２からＷＡＩＴ信号が所定時間以上継続して入力されたときエラー信号をＣＰＵ１へ出力し、ＣＰＵ１からＬＳＩ２へリセット信号を出力させるようにしたので、異常が発生したＬＳＩ２をリセットして正常動作が可能な状態へ復帰させ、再び処理を行わせることができるという効果がある。

実施の形態２．
図５は、この発明の実施の形態２によるＷＡＩＴ信号解除回路３の構成を示す回路図である。図２に示したものと同一あるいは相当する部分に同じ符号を使用し、その説明を省略する。図５に示したＷＡＩＴ信号解除回路３は、ＬＳＩ側ＷＡＩＴ信号を入力し、所定の期間カウント動作を行うカウンタ２０と、カウンタ２０のカウント値を入力してデコードを行うデコーダ２１と、ＬＳＩ側ＷＡＩＴ信号とデコーダ２１の出力信号とを入力して論理和を出力するＯＲゲート１３とを備える。ここで、カウンタ２０及びデコーダ２１はエラー信号発生手段を構成している。
カウンタ２０は、カウント動作を起動する信号を入力するカウンタ入力端子と、カウント動作の基準として用いるクロック信号を入力するクロック入力端子と、カウント値をリセットするリセット端子とを備え、また、カウント値を所定のビット数で表したパラレルデータとして出力する複数の出力端子を備える。デコーダ２１は、例えばカウンタ２０の出力端子と同数の複数の入力端子を備え、また入力したカウント値に応じてレベルＬまたはレベルＨの出力信号を出力する出力端子を備える。

カウンタ２０はカウンタ入力端子とリセット端子へＬＳＩ２から入力したＬＳＩ側ＷＡＩＴ信号を入力する。また、例えば図１に示したようにＬＳＩ２から出力されるクロック信号をクロック入力端子へ入力する。このクロック信号は、ＬＳＩ２から出力されるものに限定されず、当該カウンタ２０のカウント動作に適した周期を有するものであれば外部から入力してもよい。複数の出力端子は、デコーダ２１の各入力端子にそれぞれ接続される。デコーダ２１の出力端子は、ＯＲゲート１３の一方の入力端子へ接続される。なお、ＯＲゲート１３の他方の入力端子にはＬＳＩ側ＷＡＩＴ信号が入力される。

次に動作について説明する。
ここでは実施の形態２によるＷＡＩＴ信号解除回路の特徴となる動作を説明し、図２に示したものと同様となる動作の説明を省略する。
カウンタ２０は、カウンタ入力端子とリセット端子へ入力しているＬＳＩ側ＷＡＩＴ信号が、例えば図３に示した波形（ａ）のようにレベルＨからアクティブを示すレベルＬへ変化するとリセット状態が解除され、クロック入力端子へ入力されているクロック信号のカウントを開始する。なお、図３及び図４の波形（ａ）は、図５に示した接続点ａの電圧変化に相当する。カウント値は複数ビットからなるパラレルデータとして表現され、デコーダ２１へ出力される。ＬＳＩ側ＷＡＩＴ信号が、図３の波形（ａ）のようにアクティブを示すレベルＬになった後、再びレベルＨへ変化すると、カウンタ２０は再びリセット状態となってカウント動作を停止し、出力端子へ出力しているカウント値をリセットする。このように、カウンタ２０は、ＬＳＩ側ＷＡＩＴ信号がアクティブを示している間カウント動作を行い、デコーダ２１へカウント値を出力する。また、カウント動作を停止する度にカウント値をリセットする。

デコーダ２１は、カウント値等の入力値に対して所定の閾値を境に出力信号のレベルを反転するもので、カウンタ２０から入力したカウント値が所定の値を超えたとき、例えばレベルＬからレベルＨへ出力信号を反転させる。デコーダ２１の出力信号は、前述のようにＯＲゲート１３へ入力されると共にエラー信号としてＣＰＵ１へ出力される。

ＬＳＩ２が正常に動作しているとき、図５のＷＡＩＴ信号解除回路３は、図３に示した波形（ａ）のように変化するＬＳＩ側ＷＡＩＴ信号を入力すると、カウンタ２０が波形（ａ）がレベルＬとなっている間カウント動作を行う。図３の波形（ａ）は、カウント値がデコーダ２１に設定されている閾値を超える前にレベルＨへ変化するため、デコーダ２１は出力信号を図３の波形（ｃ）のようにレベルＬで維持し、当該ＷＡＩＴ信号解除回路３からアクティブを示すエラー信号を出力させない。このとき図５に示した接続点ｃの電圧はレベルＬに維持され、ＯＲゲート１３の一方の入力端子にレベルＬの電圧が入力され、他方の入力端子へ入力されているＬＳＩ側ＷＡＩＴ信号が、そのままＯＲゲート１３から出力され、図３の波形（ａ）と波形（ｄ）のように、図５に示した接続点ａのＬＳＩ側ＷＡＩＴ信号と接続点ｄのＣＰＵ側ＷＡＩＴ信号は同様に変化する。即ちＬＳＩ側ＷＡＩＴ信号がそのままＣＰＵ１へ出力される。

ＬＳＩ２に異常が発生し、図４に示した波形（ａ）のように変化するＬＳＩ側ＷＡＩＴ信号を入力したとき、カウンタ２０はＬＳＩ側ＷＡＩＴ信号がレベルＬへ変化した時点からカウント動作を開始し、このカウント動作を継続する。デコーダ２１は、カウント値が増大して所定の閾値を超えたとき出力信号を図４に示した波形（ｃ）のようにレベルＬからレベルＨへ反転させ、アクティブを示すエラー信号をＣＰＵ１へ出力する。接続点ｃの電圧がレベルＨとなったとき、ＯＲゲート１３はＬＳＩ側ＷＡＩＴ信号のレベルによらず、レベルＨの信号を出力する。即ち、接続点ａのＬＳＩ側ＷＡＩＴ信号が所定時間以上レベルＬで一定となったとき接続点ｄの電圧をレベルＨへ変化させ、ＣＰＵ側ＷＡＩＴ信号を図４の波形（ｄ）のように変化させ、ＬＳＩ２からＣＰＵ１へのＷＡＩＴ信号の出力を解除する。アクティブを示すエラー信号を入力したＣＰＵ１は、図４に示した波形（ｅ）のように変化するリセット信号をＬＳＩ２へ出力し、当該ＬＳＩ２をリセットする。
このようにカウンタ２０とデコーダ２１とを用いたデジタル回路を使用すると、アクティブとなったＷＡＩＴ信号を解除するまでの時間を正確に設定することができる。

以上のように実施の形態２によれば、ＬＳＩ２からＷＡＩＴ信号が入力されている間カウント動作を行うカウンタ２０と、カウンタ２０のカウント値が所定の閾値を超えると出力信号を反転させるデコーダ２１とを備えたので、ＬＳＩ２からＷＡＩＴ信号が入力されてからＣＰＵ１へ出力しているＷＡＩＴ信号を解除するまでの時間を正確に設定することができるという効果がある。

実施の形態３．
図６は、この発明の実施の形態３によるＷＡＩＴ信号解除回路３の構成を示す回路図である。図２及び図５に示したものと同一あるいは相当する部分に同じ符号を使用し、その説明を省略する。図６のＷＡＩＴ信号解除回路３は、図５のデコーダ２０に代えて、図１に示したＣＰＵ１とＬＳＩ２との間に設けられているアドレスバスと接続するデコーダ２１ａを備えたもので、その他は図５に示したＷＡＩＴ信号解除回路３と同様に構成される。図５に示したものと同様に構成される部分の説明を省略する。デコーダ２１ａはアドレスバスを用いて入力するアドレス信号に応じて出力信号を反転させる閾値を変更するものである。

次に動作について説明する。
ここでは、実施の形態３によるＷＡＩＴ信号解除回路の特徴となる動作を説明し、図５に示したものと同様な動作の説明を省略する。
ＬＳＩ２は、例えばＣＰＵ１に指示されたアドレス領域のデータの読み出しや書き込みを行うもので、アドレス領域により読み出し等に要する時間が異なる。ＣＰＵ１に指定されたアドレス領域によりＷＡＩＴ信号を出力する場合と出力しなくても良い場合があり、さらにＷＡＩＴ信号を出力する時間が異なる場合がある。図６に示したＷＡＩＴ信号解除回路３は、ＣＰＵ１がＬＳＩ２へ指示したアドレス領域を入力し、当該アドレス領域のデータ処理に要する時間に応じてＣＰＵ１へ入力させるＷＡＩＴ信号を解除するまでの時間を変化させるものである。

デコーダ２１ａは、前述のようにアドレス信号が示すアドレスまたはアドレス領域に応じて出力信号を反転させる閾値を変化させるもので、ＬＳＩ２がデータ読み出しに比較的時間を要しないアドレス領域を示す信号を入力したときには、ＬＳＩ側ＷＡＩＴ信号が比較的短時間アクティブを継続すると出力信号をレベルＬからレベルＨへ反転させ、ＯＲゲート１３にＣＰＵ側ＷＡＩＴ信号の出力を解除させる。また、アクティブを示すエラー信号をＣＰＵ１へ出力する。これに対して、ＬＳＩ２が比較的時間を要するアドレス領域を示す信号を入力したときには、ＬＳＩ側ＷＡＩＴ信号が比較的長時間アクティブを継続したときにデコーダ２１ａ自らの出力信号をレベルＬからレベルＨへ反転させ、ＣＰＵ側ＷＡＩＴ信号の出力を解除させ、アクティブを示すエラー信号を出力する。

このように、アドレス領域毎にＷＡＩＴ信号を解除する時間を設定することにより、ＬＳＩ２の異常発生から復帰までの時間を短縮することができる。
例えば自らレジスタ等を備えたＬＳＩ２は、一般に複数の回路ブロックによって構成されており、ＣＰＵ１から指定されたアドレス領域によって、動作処理に使用される回路ブロックが特定される。このことから、ＣＰＵ１が例えばアドレスバス等を用いて、アドレス領域毎に対象となる回路ブロックのみをリセットするようにＬＳＩ２を制御すると、異常が発生したＬＳＩ２を迅速に正常な状態へ復帰させることが可能になり、異常発生から復帰までの処理を最適化することができる。

以上のように実施の形態３によれば、アドレスバスからアドレス信号を入力して出力信号を反転させる閾値を変更するデコーダ２１ａを備えたので、アドレス領域に応じてＷＡＩＴ信号を解除する時間を変更することができ、異常が発生したＬＳＩ２を復帰させるまでの時間を短縮することができるという効果がある。

上記の実施の形態２及び実施の形態３によるＷＡＩＴ信号解除回路は集積化することも可能で、特にＣＰＵ１へ集積して一体化して構成してもよい。

この発明の実施の形態１によるＷＡＩＴ信号解除回路を備えた回路の構成を示すブロック図である。 この発明の実施の形態１によるＷＡＩＴ信号解除回路の構成を示す回路図である。 実施の形態１によるＷＡＩＴ信号解除回路の動作を示す説明図である。 実施の形態１によるＷＡＩＴ信号解除回路の動作を示す説明図である。 この発明の実施の形態２によるＷＡＩＴ信号解除回路の構成を示す回路図である。 この発明の実施の形態３によるＷＡＩＴ信号解除回路の構成を示す回路図である。

符号の説明

１ ＣＰＵ、２ ＬＳＩ、３ ＷＡＩＴ信号解除回路、１０ 抵抗、１１ コンデンサ、１２ インバータ、１３ ＯＲゲート、２０ カウンタ、２１，２１ａ デコーダ。

Claims (4)

1. ＬＳＩから入力されたＷＡＩＴ信号が所定時間以上継続したときエラー信号を発生させるエラー信号発生手段と、
   前記ＬＳＩから入力されたＷＡＩＴ信号をＣＰＵへ出力し、前記エラー信号を受けると前記ＣＰＵへのＷＡＩＴ信号出力を解除するＷＡＩＴ信号解除手段とを備えたＷＡＩＴ信号解除回路。
2. エラー信号発生手段は、ＬＳＩが正常に動作しているときに出力されるＷＡＩＴ信号がアクティブを示す時間よりも大きな時定数を有する抵抗とコンデンサとを用いた時定数回路からなり、
   ＷＡＩＴ信号解除手段は、ＬＳＩからのＷＡＩＴ信号と前記エラー信号発生手段からのエラー信号とを入力するＯＲゲートからなることを特徴とする請求項１記載のＷＡＩＴ信号解除回路。
3. エラー信号発生手段は、ＬＳＩから入力したＷＡＩＴ信号がアクティブの間カウント動作を行うカウンタと該カウンタから入力したカウント値が所定の閾値を超えると出力信号を反転させるデコーダとからなり、
   ＷＡＩＴ信号解除手段は、ＬＳＩからのＷＡＩＴ信号と前記エラー信号発生手段からのエラー信号とを入力するＯＲゲートからなることを特徴とする請求項１記載のＷＡＩＴ信号解除回路。
4. デコーダは、ＣＰＵからＬＳＩへ出力されたアドレス信号を入力し、当該アドレス信号が示すアドレスに応じて閾値を変更することを特徴とする請求項３記載のＷＡＩＴ信号解除回路。

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