JP2008146597A

JP2008146597A - バスシステム

Info

Publication number: JP2008146597A
Application number: JP2006336312A
Authority: JP
Inventors: Hiroshi Sudo; 博須藤
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2006-12-13
Filing date: 2006-12-13
Publication date: 2008-06-26

Abstract

【課題】バスシステムにおけるマスタ装置は、スレーブ装置における状態変化のため、リード動作を周期的に行うので、負荷が大きい。
【解決手段】スレーブ側のＬＳＩ２４は、状態検出回路５０にて、リード対象状態の発生を検出すると、当該状態を表すデータをシステムバスＩ／Ｆ回路５６に書き込むと共に、フラグ出力回路５２に対してトリガパルスを出力する。フラグ出力回路５２は、リード対象状態が発生すると、このトリガパルスに応じて検出フラグをセット状態とする。検出フラグは信号線３８を介してマスタ側のマイクロコンピュータ２２に伝達され、フラグ監視部３６により検出される。フラグ監視部３６が検出フラグのセット状態を検知した場合にのみ、演算処理部３０はＬＳＩ２４のリード対象状態の確認のためのリード動作を行う。
【選択図】図１

Description

本発明は、バスシステムに関し、特にマスタ装置のリード動作の負荷軽減に関する。

図４は従来のバスシステムの構成を示す模式図である。このシステムは、バス２にマスタ装置としてマイクロコンピュータ４が接続され、一方、スレーブ装置としてＬＳＩ６が接続されている。マイクロコンピュータ４は、ＬＳＩ６との間でライト動作やリード動作を行う。ライト動作では、例えば、マイクロコンピュータ４からＬＳＩ６にデータが書き込まれる。

一方、リード動作では、例えば、マイクロコンピュータ４は、ＬＳＩ６に対しデータの送信を要求する。例えば、ＬＳＩ６は、外部からの所定の入力信号の有無などについての状態の変化を検出し、検出した状態に対応付けられたビット値をレジスタなどに保持する。マイクロコンピュータ４は、定期的にＬＳＩ６へのリード要求をバス２上に送出する。ＬＳＩ６はリード要求を受けて、レジスタに保持したビット値をバス２を介してマイクロコンピュータ４へ送信する。これによりマイクロコンピュータ４は、ＬＳＩ６の状態を確認することができ、確認した状態に応じて各種モード制御を行うことができる。
特開平９−０８１５１２号公報

マスタ装置は、スレーブ装置における状態変化を把握するために、その状態変化の有無にかかわらず、リード動作を周期的に行う。そのため、マスタ装置の負荷が大きくなるという問題があった。

本発明は上記問題点を解決するためになされたものであり、マスタ装置におけるリード動作の負荷が軽減されるバスシステムを提供することを目的とする。

本発明に係るバスシステムは、マスタ装置、スレーブ装置及びそれらの間にてデータを伝送するバスを有するものであって、前記スレーブ装置に設けられ、当該スレーブ装置における所定のリード対象状態の発生を検出し、検出フラグをセット状態とするリード対象状態検出部と、前記検出フラグの状態を前記マスタ装置に伝達するフラグ伝達路と、前記マスタ装置に設けられ、前記検出フラグの状態を監視するフラグ監視部と、を有し、前記マスタ装置が、前記フラグ監視部が前記セット状態を検知したことに対応して、前記スレーブ装置から前記リード対象状態を読み込むリード動作を実行する。

上記スレーブ装置は、前記マスタ装置からの前記リード動作に対応して、前記検出フラグをリセット状態とする構成とすることができる。

また、上記リード対象状態検出部は、複数種類の前記リード対象状態に対し、共通の前記検出フラグを用いる構成とすることができる。

また、前記検出フラグの前記セット状態及びリセット状態を、互いに異なる２つの電圧レベルとし、前記フラグ監視部を、前記２つの電圧レベルの間に閾値を有するコンパレータを用いて構成とすることができる。

本発明によれば、マスタ装置は、検出フラグに基づいて、スレーブ装置でのリード対象状態の発生を検知し、これに対応してリード動作を実行すればよい。よって、マスタ装置は、スレーブ装置でのリード対象状態の発生の有無にかかわらずリード動作を周期的に行うという作業から開放され、リード動作の負荷が軽減される。

以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。

図１は、実施形態に係るバスシステムの概略の構成を示す模式図である。本システムを構成するバス２０はシステムバスであり、このバス２０にマスタ装置としてマイクロコンピュータ２２が接続され、一方、スレーブ装置としてＬＳＩ２４が接続されている。バス２０は、例えば、Ｉ２Ｃバスのようなシリアルバスで構成することができる。

マイクロコンピュータ２２は、ＬＳＩ２４との間でライト動作やリード動作を行う。ＬＳＩ２４は、ＥＥＰＲＯＭ等の集積回路であり、マイクロコンピュータ２２からライト動作にて送信されたデータに応じて、メモリやレジスタの内容を書き換えたり、内部状態を変更する。また、ＬＳＩ２４はリード動作では、マイクロコンピュータ２２からのリード要求に応じて、メモリに格納しているデータやその他の内部状態をデータとしてマイクロコンピュータ２２へ転送する。

マイクロコンピュータ２２は、演算処理部３０、記憶部３２、システムバスインターフェース回路（システムバスＩ／Ｆ回路）３４、及びフラグ監視部３６を含んで構成される。

演算処理部３０は、記憶部３２に格納されたプログラムに基づいて、各種の処理を実行することができる。その処理の一部として、ＬＳＩ２４に対するライト動作、リード動作が行われる。

システムバスＩ／Ｆ回路３４は、演算処理部３０から受けたＬＳＩ２４への指示やデータを所定のフォーマットを有するシリアルデータに変換して、バス２０へ送出する。また、バス２０を監視し、マイクロコンピュータ２２のアドレスを送信先アドレスとして含む伝送信号を検知すると、その伝送信号をデコードし、演算処理部３０へ通知する。

フラグ監視部３６は、バス２０に接続される端子とは別個の端子Ｆinに入力される信号を監視する。端子ＦinはＬＳＩ２４の端子Ｆoutと信号線３８を介して接続され、ＬＳＩ２４から、後述する検出フラグの状態に応じて、電圧Ｖ_Ｈ又はＶ_Ｌ（Ｖ_Ｈ＞Ｖ_Ｌ）を入力される。フラグ監視部３６は、例えば、コンパレータ４０を含んで構成され、コンパレータ４０は、端子Ｆinの電圧を、Ｖ_ＨとＶ_Ｌとの間に設定される基準電圧Ｖrefと比較し、例えば、Ｖin＞Ｖrefのとき、論理値“１”を出力し、Ｖin＜Ｖrefのとき、論理値“０”を出力する。コンパレータ４０の出力は演算処理部３０に入力される。

ＬＳＩ２４は、その本来の機能を果たす回路（図示せず）に加えて、状態検出回路５０、フラグ出力回路５２、フラグリセット回路５４、及びシステムバスＩ／Ｆ回路５６を含んで構成される。

状態検出回路５０は、ＬＳＩ２４内を監視し、マイクロコンピュータ２２によるリード動作の対象となる所定の状態（リード対象状態）が発生したことを検出する。状態検出回路５０は、検出した状態を表す情報であって、マイクロコンピュータ２２へ通知するデータを生成する。当該データは、例えば、或る状態の有無又は２つの状態のいずれであるかを示す場合には１ビットで構成できる。一方、検出した数値を通知する場合や、３つ以上の状態のいずれであるか示す場合には、当該データは複数ビットで構成することもできる。また、状態検出回路５０は、１つのＬＳＩに任意の個数設けることができる。図１では、ＬＳＩ２４が２つの状態検出回路５０-1，５０-2を備える構成を例示している。

状態検出回路５０は、さらに、リード対象状態の発生に応じてトリガパルスを生成し、フラグ出力回路５２へ出力する。

フラグ出力回路５２は、状態検出回路５０からのトリガパルスに応じて、検出フラグをセット状態とする。図１に示すようにＬＳＩ２４が複数の状態検出回路５０を有する場合には、それら複数の状態検出回路５０について共通に、フラグ出力回路５２及び検出フラグを１つだけ設ける構成とすることができる。この場合、検出フラグは、複数の状態検出回路５０のいずれか１つがトリガパルスを出力するとセット状態とされる。フラグ出力回路５２は、例えば、検出フラグがセット状態の場合、端子Ｆoutに電圧Ｖ_Ｈを出力し、リセット状態の場合、電圧Ｖ_Ｌを出力する。この端子Ｆoutに電圧信号として出力された検出フラグは上述したように、信号線３８を介して、マイクロコンピュータ２２へ伝達される。

フラグリセット回路５４は、フラグ出力回路５２に対し、検出フラグをリセット状態とするトリガパルス（リセットパルス）を出力する。リセットパルスは、ＬＳＩ２４に対するマイクロコンピュータ２２のリード動作に応じて生成される。例えば、フラグリセット回路５４は、システムバスＩ／Ｆ回路５６からリード動作の実行を通知され、それに応じてリセットパルスを生成することができる。

システムバスＩ／Ｆ回路５６は、バス２０を監視し、ＬＳＩ２４のアドレスを送信先アドレスとして含む伝送信号を検知すると、その伝送信号に格納された指示をデコードし実行する。例えば、伝送信号がマイクロコンピュータ２２からのライト要求であった場合には、当該伝送信号に指定されたメモリアドレス等の格納先にデータが書き込まれる。一方、リード要求であった場合には、要求されたデータを格納した伝送信号をマイクロコンピュータ２２を送信先として送出する。特に、リード要求がＬＳＩ２４におけるリード対象状態に関するものである場合には、状態検出回路５０から検出状態を表すデータが読み出され、マイクロコンピュータ２２へ送信される。

図２は、状態検出回路５０及びフラグ出力回路５２の一例を示す概略の回路図であり、図３は、図２に示す回路の各部における信号を示す模式的なタイミング図である。以下、この例を用いて、本発明に係るバスシステムの動作を説明する。

図２に示す状態検出回路５０ｆは、テレビジョンセット用のＬＳＩ２４においてファストブランキング（Fast Blanking：ＦＢ）データを検出する回路であると共に、それ自体にて、検出対象であるＦＢデータをＦＢパルスから生成する。ＦＢデータはビット値“１”に対応するＨ（High）レベルとビット値“０”に対応するＬ（Low）レベルとのいずれかの電圧状態を取り得る。ここで、マイクロコンピュータ２２は、ＦＢデータが２つの状態のいずれの状態にあるかを識別するために、それら２つの状態を共にリード対象状態とする。これに対応して、状態検出回路５０ｆは、Ｈレベル状態の発生時とＬレベル状態の発生時の双方にてフラグ出力回路５２へのトリガパルスとなるエッジパルスを生成し出力する。

具体的には、状態検出回路５０ｆにおいて、検波端子６０がスイッチＳＷ1を介して電流源Ｉ1に、また、スイッチＳＷ2を介して電流源Ｉ2にそれぞれ接続可能とされる。検波端子６０には検波コンデンサＣ1が外付けされる。ＦＢパルスはＨレベルとＬレベルを有する二値化パルスであり、ＳＷ1及びＳＷ2はそれぞれＦＢパルスによりオン／オフを制御される。ＳＷ1はＦＢパルスのＨレベルにて選択的にオンしてＣ1を充電し、ＳＷ2はＬレベルにて選択的にオンしてＣ1を放電する。コンパレータ６２は、検波端子６０に生じる電圧Ｖ2と基準電圧Ｖ1とを比較する。このコンパレータ６２の出力がＦＢデータであり、Ｖ2＞Ｖ1のときＨレベル、Ｖ2＜Ｖ1のときＬレベルとなる。

状態検出回路５０ｆは、コンパレータ６２から出力されるＦＢデータをシステムバスＩ／Ｆ回路５６に入力すると共に、ＦＢデータの波形に基づいてエッジパルスを生成する。エッジパルスはＸＯＲ回路６４と、Ｒd及びＣdからなるＣＲフィルタとで生成される。ＸＯＲ回路６４の一方入力端子には、コンパレータ６２から出力されたＦＢデータが直接入力され、他方入力端子には、ＣＲフィルタで遅延されたＦＢデータが入力される。ＸＯＲ回路６４は、ＦＢデータの立ち上がりエッジ及び立ち下がりエッジのタイミングから、ＣＲフィルタによる遅延時間に応じた時間幅τeだけＨレベルを維持するエッジパルスを出力する。なお、エッジパルスの幅τeは、ＦＢデータの想定される切り替わり周期よりも短く設定される。

状態検出回路５０ｆから出力されるエッジパルスは、フラグ出力回路５２に入力される。フラグ出力回路５２は、ＲＳフリップフロップ６６を用いて構成される。ＲＳフリップフロップ６６は、Ｓ端子にエッジパルスを入力され、Ｒ端子にフラグリセット回路５４からのリセットパルスを入力され、Ｑ端子からＦＢ-ＩＮＴ信号を出力する。ＲＳフリップフロップ６６は、ＸＯＲ回路６４からエッジパルスを入力されると、そのＨレベルをラッチし、Ｑ端子からＨレベルを出力する。Ｑ端子がＨレベルを出力する間、検出フラグはセット状態となる。なお、フラグ出力回路５２は、このＦＢ-ＩＮＴ信号のＨレベルをそのまま検出フラグのセット状態を表すＶ_Ｈとして端子Ｆoutから出力する構成とすることもできるし、例えば、Ｈレベルを増幅等して任意のＶ_Ｈに変換し、Ｆoutから出力してもよい。なお、ＬＳＩ２４が状態検出回路５０ｆ以外の状態検出回路５０を有する場合には、その状態検出回路５０からのエッジパルスもＲＳフリップフロップ６６のＳ端子に共通に入力する構成とする。これにより、複数の状態検出回路５０のいずれかがリード対象状態の発生を検出すると、検出フラグがセット状態となる。

端子ＦoutがＶ_Ｈに設定されると、その電圧は信号線３８を介してマイクロコンピュータ２２のＦinに伝達される。フラグ監視部３６は、Ｆinの電圧がＶ_Ｈとなったことを検出すると、演算処理部３０に対し通知する。演算処理部３０はこれに応じて、バス２０を介したリード動作を実行する。ＬＳＩ２４のシステムバスＩ／Ｆ回路５６は、リード要求を受けると（図３に示すタイミングｔr）、フラグリセット回路５４に通知すると共に、コンパレータ６２から書き込まれた１ビットのＦＢデータをマイクロコンピュータ２２への伝送信号に格納し送出する。

タイミングｔrにてリード要求を通知されたフラグリセット回路５４はリセットパルスを生成し、ＲＳフリップフロップ６６のＲ端子に入力する。これにより、ＲＳフリップフロップ６６はリセットされ、Ｑ端子から出力されるＦＢ-ＩＮＴはＬレベルに遷移し、さらにＦoutの電圧がＶ_ＨからＶ_Ｌに遷移する。

以上、バス２０にスレーブ装置としてＬＳＩ２４が１つだけ接続される構成を例示したが、バス２０に複数のスレーブ装置が接続される構成も可能である。この場合、各スレーブ装置のＦoutは、マイクロコンピュータ２２のＦinに共通に接続することができる。マイクロコンピュータ２２はＦinがＶ_Ｈとなると、各スレーブ装置に対して順番にリード動作を行う。このとき、マイクロコンピュータ２２は、各スレーブ装置に対してリード動作を順次行う都度、Ｆinの電圧を確認し、途中のスレーブ装置に対するリード動作にてＦinがＶ_Ｌに変われば、それ以降のリード動作を省略することができる。

本発明の実施形態に係るバスシステムの概略の構成を示す模式図である。状態検出回路及びフラグ出力回路の一例を示す概略の回路図である。図２に示す回路の各部における信号を示す模式的なタイミング図である。従来のバスシステムの構成を示す模式図である。

符号の説明

２０バス、２２マイクロコンピュータ、２４ＬＳＩ、３０演算処理部、３２記憶部、３４，５６システムバスＩ／Ｆ回路、３６フラグ監視部、３８信号線、４０コンパレータ、５０状態検出回路、５２フラグ出力回路、５４フラグリセット回路、６０検波端子、６２コンパレータ、６４ＸＯＲ回路、６６ＲＳフリップフロップ。

Claims

マスタ装置、スレーブ装置及びそれらの間にてデータを伝送するバスを有するバスシステムにおいて、
前記スレーブ装置に設けられ、当該スレーブ装置における所定のリード対象状態の発生を検出し、検出フラグをセット状態とするリード対象状態検出部と、
前記検出フラグの状態を前記マスタ装置に伝達するフラグ伝達路と、
前記マスタ装置に設けられ、前記検出フラグの状態を監視するフラグ監視部と、
を有し、
前記マスタ装置は、前記フラグ監視部が前記セット状態を検知したことに対応して、前記スレーブ装置から前記リード対象状態を読み込むリード動作を実行すること、
を特徴とするバスシステム。
請求項１に記載のバスシステムにおいて、
前記スレーブ装置は、前記マスタ装置からの前記リード動作に対応して、前記検出フラグをリセット状態とすること、
を特徴とするバスシステム。
請求項１又は請求項２に記載のバスシステムにおいて、
前記リード対象状態検出部は、複数種類の前記リード対象状態に対し、共通の前記検出フラグを用いること、
を特徴とするバスシステム。
請求項１から請求項３に記載のバスシステムにおいて、
前記検出フラグの前記セット状態及びリセット状態は、互いに異なる２つの電圧レベルであり、
前記フラグ監視部は、前記２つの電圧レベルの間に閾値を有するコンパレータからなること、
を特徴とするバスシステム。