JP2006276947A

JP2006276947A - 電源制御装置および電源制御方法

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Publication number: JP2006276947A
Application number: JP2005090788A
Authority: JP
Inventors: Toshio Kawaguchi; 俊夫川口
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-03-28
Filing date: 2005-03-28
Publication date: 2006-10-12

Abstract

【課題】温度異常の場合に、サブＣＰＵによる通常の電源切断処理を待って、適切に電源切断処理に移行できる電源制御装置を提供すること。
【解決手段】サブＣＰＵ１２０から指示することにより電源制御部１４０において電源切断処理を実行する電源制御装置が提供される。ここで、本体温度検出部１２２または電池温度検出部１２３は、温度異常を検出し、温度異常が検出された場合に、パワーオフ回路１３０に電源切断を指示する。そして、パワーオフ回路１３０は、所定時間経過後に電源制御部１４０に電源切断の指示を出力する。
【選択図】図１

Description

この発明は、情報処理端末の電源を制御する電源制御装置および電源制御方法に関し、特に温度異常の場合に電源切断を制御する電源制御装置および電源制御方法に関する。

マルチメディア処理を行う情報処理端末は、メインＣＰＵとサブＣＰＵからなる複数ＣＰＵにより構成されている場合がある。ここで、電源切断処理を実行する場合、メインＣＰＵが電源切断に関する処理を実行し、サブＣＰＵには電源を切断することを通知して、電源切断部で電源を切断するものがある。一方、サブＣＰＵが電源切断に関する処理を実行し、メインＣＰＵには電源を切断することを通知して、電源切断部で電源を切断するものもある。

しかしメインＣＰＵは、負荷の高い処理を実行する場合、暴走してしまう可能性がある。従って、メインＣＰＵで電源切断処理を行う場合に、メインＣＰＵが暴走してしまうと正常に電源オフにならない可能性がある。サブＣＰＵで電源処理を行う場合に、サブＣＰＵが暴走してしまう場合も同様である。

メインＣＰＵとサブＣＰＵとの間で通信を行い、サブＣＰＵが異常であるかどうかの検出を行い、異常であった場合には、ホストＣＰＵが外部へ連絡するとともに、サブＣＰＵにリセットをかける技術が開示されている（たとえば、特許文献１参照。）。しかし、これは情報処理端末の異常時に外部に対して連絡するだけであり、強制的に電源をオフにして、情報処理端末の安全を保つものではない。

特開平７−８４６０１号公報

ここで、メインＣＰＵとサブＣＰＵの両方において暴走してしまう危険がある。この場合、電源制御部にどこからも切断指示を出すことができないので、正常に電源を切断することができない。異常時に電源がオフにならない場合、情報処理端末が異常な状態にあることをユーザが認識することなく、使用し続ける可能性がある。そこで、温度異常に対して強制的に電源を切断してしまうことも考えられる。しかし、メインＣＰＵとサブＣＰＵが正常に動作し、通常の電源切断処理を実行できるにもかかわらず強制的に電源を切断してしまう場合がある。

この発明は、上述した従来技術による問題点を解決するため、温度異常に対して、ＣＰＵによる通常の電源切断処理を待って電源切断処理に移行することができる電源制御装置を提供することを目的とする。

上述した課題を解決するため、本発明にかかる電源制御装置は、サブＣＰＵから指示することにより電源制御部において電源切断処理を実行する電源制御装置であって、前記電源制御部に指示することにより電源切断処理を実行する電源切断指示手段と、温度異常を検出し、温度異常が検出された場合に、前記電源切断指示手段に該温度異常を通知する検出手段と、を備え、前記電源切断指示手段は、前記検出手段から温度異常が通知された場合に、所定時間経過後に前記電源制御部に電源切断の指示を出力することを特徴とする。

また、前記電源切断指示手段に電源切断に関する指示を出力するパスを有し、電源切断時に前記電源制御部に電源切断処理を実行させるメインＣＰＵを備え、前記サブＣＰＵは、前記メインＣＰＵに電源切断を指示することによって電源制御部において電源切断処理を実行してもよい。

前記サブＣＰＵおよび前記メインＣＰＵの少なくとも一方からのキャンセル信号の入力に基づいて、前記電源切断指示手段による電源切断の指示をキャンセルさせるキャンセル手段を備えるようにしてもよい。

また、前記キャンセル手段は、前記サブＣＰＵから所定のシーケンス信号が入力された場合に、前記切断指示手段に電源切断の指示をキャンセルさせてもよい。

また、前記キャンセル手段は、前記サブＣＰＵからのキャンセル信号を構成する最初の信号が入力されてから、所定の時間内に前記キャンセル信号を構成する最後の信号が入力された場合に、前記切断指示手段に電源切断を指示するのをキャンセルさせてもよい。

また、前記検出手段は、前記電源制御装置に電力を供給する電源部の温度を検出するものとしてもよい。

また、前記検出手段は、前記電源制御装置が内蔵される本体の温度を検出するものとしてもよい。

また、本発明にかかる電源制御方法は、サブＣＰＵから指示することにより電源制御部において電源切断処理を実行する電源制御方法であって、前記電源制御部に指示することにより電源切断処理を実行する電源切断指示工程と、温度異常を検出し、温度異常が検出された場合に、該温度異常を通知する検出工程と、前記検出工程によって温度異常が通知された場合に、所定時間経過後に前記電源制御部に電源切断の指示を出力する異常切断指示工程と、を含むことを特徴とする。

図１は、本実施の形態に係る情報処理端末の内部構成を説明するブロック図である。この図１に示すように、本実施の形態に係る情報処理端末は、メインＣＰＵ１１０とサブＣＰＵ１２０の、２つの中央演算処理装置を備えている。

メインＣＰＵ１１０は、内部バス１１１を介して、ＲＡＭ１１２と、ＲＯＭ１１３と、ＨＤ（ハードディスク）１１４と、外部記憶装置装着部１１５とに接続されている。外部記憶装置装着部１１５には、例えば、メモリカードなどの外部記憶装置が装着される。電源切断時には、メインＣＰＵ１１０が、電源制御部１４０に指示信号を出力することにより、電源切断処理を実行する。

サブＣＰＵ１２０には、電源スイッチ１２１からの制御信号が入力されている。電源の切断処理が実行される場合、サブＣＰＵ１２０は、まずメインＣＰＵ１１０に電源オフ要求を送信する。メインＣＰＵ１１０が暴走していない場合は、メインＣＰＵ１１０がサブＣＰＵ１２０にＡＣＫ信号を返して、上述のように電源切断処理を実行する。メインＣＰＵ１１０が暴走しているときは、電源切断処理を実行できないので、サブＣＰＵ１２０は、ＡＣＫ信号の返答が所定時間内になかったことを確認して、電源制御部１４０に指示信号を出力することにより、電源切断処理を実行する。

電源スイッチ１２１は、この情報処理端末に設けられている、ユーザが操作するためのスイッチである。ユーザは、この情報処理端末の電源のオン／オフ操作をする場合には、この電源スイッチ１２１を切り替える。電源スイッチ１２１の出力はサブＣＰＵ１２０に入力され、電源の切断が指示された場合に、サブＣＰＵ１２０を介して、メインＣＰＵ１１０から電源切断処理を実行する。なお、メインＣＰＵ１１０から電源切断処理を行う他に、サブＣＰＵ１２０から直接電源切断処理を行っても良い。

本体温度検出部１２２は、この情報処理端末本体の温度を検出し、温度が電源を切断すべき水準を超えた場合に、電源切断信号をサブＣＰＵ１２０およびパワーオフ回路１３０に出力する。電池温度検出部１２３は、電池１５０の温度を検出し、温度が電源を切断すべき水準を超えた場合に、電源切断信号をサブＣＰＵ１２０およびパワーオフ回路１３０に出力する。

本体温度検出部１２２と電池温度検出部１２３は、それぞれ、サーミスタにより構成することができる。本体温度検出部１２２および電池温度検出部１２３においては、それぞれ本体の温度異常であると判断する温度、および電池の温度異常であると判断する温度が設定されている。

すなわち、本体温度検出部１２２は、検出された温度が設定範囲（例えば、５℃〜４５℃）を超えた場合には、本体の温度異常であると判断し、電源切断信号をサブＣＰＵ１２０とパワーオフ回路１３０に出力する。同様に、電池温度検出部１２３は、検出された温度が設定範囲（例えば、５℃〜５５℃）を超えた場合には、電池１５０の温度異常であると判断し、電源切断信号をサブＣＰＵ１２０とパワーオフ回路１３０に出力する。

パワーオフ回路１３０は、電源スイッチ１２１、本体温度検出部１２２および電池温度検出部１２３からの信号に基づいて、所定時間経過後に、電源制御部１４０に電源の切断を指示する信号を出力する回路である。本来は、本体温度検出部１２２および電池温度検出部１２３からの電源切断信号の出力により、サブＣＰＵ１２０を介してメインＣＰＵ１１０から電源切断処理が実行される。

しかし、メインＣＰＵ１１０およびサブＣＰＵ１２０が暴走している場合、強制終了しなければならない。ただし、サブＣＰＵ１２０を介して電源切断処理が実行できる場合は、そちらを優先する必要がある。そこで、パワーオフ回路１３０は、本体温度検出部１２２または電池温度検出部１２３から入力される電源切断信号を、所定時間遅らせてから電源制御部１４０に出力する。それにより、サブＣＰＵ１２０を介した電源切断処理を待ってから、電源切断が切断されない場合に、強制的に電源制御部１４０で電源を切断することができる。すなわち、タイマーはメインＣＰＵ１１０（およびサブＣＰＵ１２０）からの電源切断信号の送出に掛かる時間よりも長く設定する。

一方、パワーオフ回路１３０は、メインＣＰＵ１１０またはサブＣＰＵ１２０からの指示に基づき、上述の電源切断処理を止めておくことができる。すなわち、電源スイッチ１２１、本体温度検出部１２２および電池温度検出部１２３からの信号に基づいて、電源切断処理を実行する場合でも、その処理の開始をキャンセルし、無効化することができる。たとえば、温度が高くなった場合でも、継続して実行すべき処理が残っている場合は、電源の切断を実行すべきではない場合がある。その場合に、メインＣＰＵ１１０またはサブＣＰＵ１２０は、電源切断処理をしないよう指示する信号をパワーオフ回路１３０に入力する。パワーオフ回路１３０は、この信号が入力された場合に、電源切断処理を止める。それにより、パワーオフ回路１３０が本来は電源を切断する場合でも、情報処理端末は、所望の処理を継続して実行することができる。

電源制御部１４０は、電池１５０から、この情報処理端末の各部に電源を供給するか、それとも遮断するかを、切り替える制御部である。この電源制御部１４０がオンになると、この情報処理端末の各部に電源が供給されるが、電源制御部１４０がオフになると、すべての電源が遮断され、この情報処理端末自体がオフになる。

この電源制御部１４０は、例えば、ＦＥＴなどのスイッチにより構成されており、このＦＥＴのゲートに制御信号を印加することにより、オン／オフが切り替わるように構成されている。すなわち、メインＣＰＵ１１０又はサブＣＰＵ１２０から、電源オフ実行要求を受信した場合には、ＦＥＴをオンにして、電源ラインをグランドに落とすことにより、電源をオフにする。または、パワーオフ回路１３０からの電源切断信号の入力を受けて、電源をオフにする。

図２は、パワーオフ回路の詳細な構成を説明するブロック図である。デコーダ２１０は、メインＣＰＵ１１０またはサブＣＰＵ１２０からの信号を入力し、所定の条件を満たす場合にリセット信号を出力する回路である。パワーオフ回路１３０は、たとえば暴走時に、所定時間経過後に電源を切断する回路であるが、実際には電源の切断が必要ない場合もある。そのような場合に、デコーダ２１０は、フリップフロップ２２０にリセット信号を入力することにより、電源の切断処理を止めることができる。

フリップフロップ２２０は、電源スイッチ１２１、本体温度検出部１２２、または電池温度検出部１２３からの信号がクロック部に入力された場合に、Ｑ出力から電源切断信号を出力する。この電源切断信号は、遅延回路２４０を構成する各フリップフロップのリセット入力に、負論理の形で入力される。また、フリップフロップ２２０は、デコーダ２１０からのリセット信号または情報処理端末のシステムリセット信号の入力を受けた場合にリセットされる。

ＡＮＤ回路２２５には、フリップフロップ２２０のＱ出力からの信号および発振器２３０からのクロック信号が入力される。そして、両者のＡＮＤをとって遅延回路２４０に信号を出力する。発振器２３０は、決まった周期でクロック信号を発生させる回路である。

遅延回路２４０は複数のフリップフロップを直列に接続することにより構成され、接続したフリップフロップの個数により、遅延するクロック数を決めることができる。図２においてはフリップフロップを３つ接続しており、３クロック遅延させることができる。接続するフリップフロップは３つとは限らずいくつでもよい。より多くのフリップフロップを接続することにより、長い時間遅延させた後に信号を出力することができる。情報処理端末の切断前の終了処理に時間がかかる場合は、長い時間遅延させるほうが有効である。

ＡＮＤ回路２２５からの出力は、遅延回路２４０を構成する最初のフリップフロップのクロック部（ＣＫ）に入力される。最初のフリップフロップの出力は、所定数のフリップフロップを経由し、最後のフリップフロップから電源切断信号が出力される。各フリップフロップのリセット入力には、フリップフロップ２２０からの信号が出力されている、各フリップフロップは、フリップフロップ２２０から信号が入力されている場合のみアクティブとなる。

図３は、パワーオフ回路の起動をキャンセルするデコーダを説明するブロック図である。デコーダ３１０には、アドレス線、データ線、ライト信号が接続されている。デコーダ３１０のアドレス「１００」に１６進数で「ＡＡ」、すなわち２進数で「１０１０１０１０」がＩ／Ｏライトされた場合、信号線３１１からＬ信号が出力される。また、デコーダ３１０のアドレス「１０１」に１６進数で「５５」、すなわち２進数で「０１０１０１０１」がＩ／Ｏライトされた場合、信号線３１２からＬ信号が出力される。また、デコーダ３１０のアドレス「１０２」に、２進数で「０１０１０１０Ｘ」がＩ／Ｏライトされた場合、信号線３１３からＬ信号が出力される。

このように、信号線３１１、信号線３１２、信号線３１３の順に、がＩ／Ｏライトによるパルス信号が入力された場合に、アドレス「１０２」に入力されるデータのビット０の値「Ｘ」が、Ｑ３に出力される。すなわち、信号線３１１にパルスが入力されたときＱ１＝“１”となり、その上で信号線３１２にパルスが入力されたとき、Ｑ２＝１となり、さらに信号線３１３にパルスが入力されたとき、Ｑ３に“Ｘ”の信号が出力される。

Ｑ３＝“１”のとき、フリップフロップ２２０のリセット入力への入力が解除され、フリップフロップ２２０は動作して温度異常に対する電源切断動作の処理がアクティブになる。一方、Ｑ３＝“０”のとき、フリップフロップ２２０のリセット入力への入力が維持され、フリップフロップ２２０は動作して電源切断動作がキャンセルされる。これにより、メインＣＰＵ１１０はデコータ２１０の出力を制御し、それによりパワーオフ回路１３０の動作をアクティブにしたり、動作させなくしたりすることができる。

信号線３１１の信号はフリップフロップ３２１のクロック部に入力される。信号線３１２の信号は、フリップフロップ３２２のクロック部に入力される。一方、フリップフロップ３２２のＤ入力には、フリップフロップ３２１のＱ出力からの信号が入力される。そして、フリップフロップ３２２のＱ出力からの信号と信号線３１３からのパルス信号が、ＮＡＮＤ回路３３１に入力される。

ＮＡＮＤ回路３３１からの出力は、フリップフロップ３３２のクロック部に入力される。一方、フリップフロップ３３２には、デコーダ３１０に入力されるものと同じデータ信号ＤＢ０＝“Ｘ”が入力される。そして、フリップフロップ３３２から信号が出力される。この信号は、デコーダ２１０からのリセット信号として出力される。フリップフロップ３３２のクロック部への入力がある場合で、Ｑ３＝“１”のとき、フリップフロップ２２０のリセット入力への入力が解除され、フリップフロップは動作して温度異常に対する電源切断動作が実行される。一方、Ｑ３＝“０”のとき、フリップフロップ２２０のリセット入力への入力が維持され、フリップフロップ２２０は動作して電源切断動作がキャンセルされる。

上述の構成により、アドレス「１００」、「１０１」、「１０２」の３つに、順番に「１０１０１０１０」、「０１０１０１０１」、「０１０１０１０Ｘ」がＩ／Ｏライトされた場合、フリップフロップ３３２からＱ３＝“Ｘ”が出力される。

デコーダ２１０へのリセット指示信号が単純な信号形式の場合、メインＣＰＵ１１０またはサブＣＰＵ１２０が暴走したときに、誤ってそのリセット指示信号と同一のものを出力してしまう可能性がある。この場合、実際に暴走が発生した場合に、電源切断処理をキャンセルする指示が入力されてしまい、電源を切断する必要があるのに切断できないということになってしまう。上述の構成により、電源切断処理の誤ったキャンセルが発生しにくくなるので、電源切断の必要があるときに、その処理が妨げられる事態を防止することができる。

なお、上述の構成では、アドレス「１００」「１０１」「１０２」の連続した３アドレスに所定のデータがＩ／Ｏライトされた場合を、電源切断キャンセルの条件とした。しかし、３連続アドレスでは依然として誤動作が発生する可能性がある。そこで、アドレスを、それぞれ「１００」「１３１」「１７７」というように、順番でない３つのアドレスにしておくこともできる。それにより、連続アドレスに誤ってリセット指示信号が入力されてしまうことが防止される。したがって、偶然にリセット指示信号となる信号が入力されてしまう可能性が減り、電源を切断しなければならないにも関わらず電源が切断されない、という事態を回避することができる。

なお、カウンタ回路３４０を用意し、カウンタ回路３４０にフリップフロップ３２２からの出力をクリア部およびイネーブル部に入力し、所定の時間内に所定のリセット指示信号が入力されない場合に、フリップフロップ３２１およびフリップフロップ３２２のリセット入力に信号を入力することができる。

まず、発信器３４１からの出力を、カウンタ３４２のクロック部に入力する。また、フリップフロップ３２２のＱ出力を、カウンタ３４２のクリア部およびイネーブル部に入力する。カウンタ３４２が所定回数をカウントした後にフリップフロップ３４３のクロック部に信号が出力される。そして、フリップフロップ３４３のＱ出力は、フリップフロップ３２１、フリップフロップ３２２およびカウンタ３４２の、それぞれのリセット入力に入力される。

なお、フリップフロップ３２２のＱ出力とシステムリセットのそれぞれの負論理信号がＮＯＲ回路に入力されるが、このＮＯＲ回路からの出力が、フリップフロップ３４３のセット入力に入力される。それにより、Ｑ２＝１になった時点でフリップフロップ３４３はセットされる。

フリップフロップ３２１およびフリップフロップ３２２の、リセット入力に信号が入力されると、フリップフロップ３２１およびフリップフロップ３２２に保持されるデータが消える。したがって、カウンタ３４２によってカウントされる時間内に所定のリセット指示信号が入力されないと、入力が無効となる。したがって、制限時間内のリセット指示信号のみを電源切断のキャンセル条件とすることができる。

上述の構成では、上述の所定のリセット指示信号が入力されるだけでなく、その入力が、最初のアドレス「１００」へのＩ／Ｏライトから所定の時間内に終了しない場合、リセット指示信号は無効となる。所定の時間内に入力されることが条件となるので、ある程度の時間をかけて入力される場合が排除される。したがって、偶然にリセット指示信号となる信号が入力されてしまう可能性が減り、電源を切断しなければならないにも関わらず電源が切断されない、という事態を回避することができる。

カウンタ３４２から、フリップフロップ３４３をはさんで信号を出力することにより、カウントアップした瞬間にカウンタ回路３４０からリセット信号が出力されてしまうのを防ぐことができる。また、カウンタ３４２へのリセット入力により、リセット信号が出力され続けるのを防止することができる。

図４は、デコーダからリセット信号を出力する処理のタイミングチャートである。まず、信号３１１にＬ信号が入力される。そして、信号３１１がＨになるタイミングでＱ１の信号がＨになる。次に、信号３１２にＬ信号が入力される。そして、信号３１２がＨになるタイミングでＱ２の信号がＨになる。この段階で、信号３１１と信号３１２に順に信号が入力されたことになる。

そして、信号３１３の条件に対応させたデータがデコーダ３１０に入力される。データは、ＤａｔａＢｕｓｂｉｔ０に示される形で入力される。そして、条件に合致した段階で、信号３１３にＬ信号が入力される。そして、信号３１３がＨになるタイミングでＱ３に、ＤａｔａＢｕｓｂｉｔ０の信号“Ｘ”に対応する信号が入力される。図４では、信号ＸがＨの場合を例にして示しているので、Ｑ３はＨになる。信号ＸがＬの場合は、Ｑ３はＬのままになる。

図５は、カウンタ回路を使用する場合のタイミングチャートである。まず、図４と同様に、信号３１１にパルス信号が入力される。そして、信号３１１がＨになるタイミングでＱ１の信号がＨになる。次に、信号３１２にパルス信号が入力される。そして、信号３１２がＨになるタイミングでＱ２の信号がＨになる。この段階で、信号３１１と信号３１２に順に信号が入力されたことになる。

そこで、カウンタ３４２が起動する。このカウンタ３４２が起動したタイミングをタイミング５０１とすると、カウンタ３４２はタイミング５０１からｔ０までの間カウントし続ける。この間に信号３１３にパルス信号が入力された場合、カウントを終了する。図５では、信号３１３にパルス信号が入力されない場合について説明している。カウンタ３４２がｔ０をカウントした場合、フリップフロップ３４３からの出力である信号Ｑ４はＬになる。それにより、フリップフロップ３２１およびフリップフロップ３２２にはリセット信号が入力され、信号Ｑ１および信号Ｑ２はともにＬになる。そして、信号Ｑ４はＨになり、カウンタ３４２は再びリセットされる。

以上説明したように、温度異常の時に、電源の切断がサブＣＰＵ１２０だけでなく、パワーオフ回路１３０にも指示される。サブＣＰＵ１２０が正常に動作している場合には、サブＣＰＵ１２０から電源切断処理が実行されるので、正常に終了することができる。一方、サブＣＰＵ１２０が暴走している場合でも、温度異常を検出してから所定時間経過後にパワーオフ回路１３０から電源切断処理が実行されるので、暴走時であっても適切に終了させることができる。

また、温度異常に対して終了させる必要がない場合には、メインＣＰＵ１１０またはサブＣＰＵ１２０からの制御により、終了処理をキャンセルさせることができる。それにより、必要な処理については、引き続き実行することができる。

本実施の形態に係る情報処理端末の内部構成を説明するブロック図。パワーオフ回路の詳細な構成を説明するブロック図。パワーオフ回路の起動をキャンセルするデコーダを説明するブロック図。デコーダからリセット信号を出力する処理のタイミングチャート。カウンタ回路を使用する場合のタイミングチャート。

符号の説明

１１０メインＣＰＵ、１２０サブＣＰＵ、１２１電源スイッチ、１２２本体温度検出部、１２３電池温度検出部、１３０パワーオフ回路、１４０電源制御部、１５０電池

Claims

サブＣＰＵから指示することにより電源制御部において電源切断処理を実行する電源制御装置であって、
前記電源制御部に指示することにより電源切断処理を実行する電源切断指示手段と、
温度異常を検出し、温度異常が検出された場合に、前記電源切断指示手段に該温度異常を通知する検出手段と、を備え、
前記電源切断指示手段は、前記検出手段から温度異常が通知された場合に、所定時間経過後に前記電源制御部に電源切断の指示を出力することを特徴とする電源制御装置。
前記電源切断指示手段に電源切断に関する指示を出力するパスを有し、電源切断時に前記電源制御部に電源切断処理を実行させるメインＣＰＵを備え、
前記サブＣＰＵは、前記メインＣＰＵに電源切断を指示することによって電源制御部において電源切断処理を実行することを特徴とする請求項１に記載の電源制御装置。
前記サブＣＰＵおよび前記メインＣＰＵの少なくとも一方からのキャンセル信号の入力に基づいて、前記電源切断指示手段による電源切断の指示をキャンセルさせるキャンセル手段を備えることを特徴とする請求項１または２に記載の電源制御装置。
前記キャンセル手段は、前記サブＣＰＵから所定のシーケンス信号が入力された場合に、前記切断指示手段に電源切断の指示をキャンセルさせることを特徴とする請求項３に記載の電源制御装置。
前記キャンセル手段は、前記サブＣＰＵからのキャンセル信号を構成する最初の信号が入力されてから、所定の時間内に前記キャンセル信号を構成する最後の信号が入力された場合に、前記切断指示手段に電源切断を指示するのをキャンセルさせることを特徴とする請求項３または４に記載の電源制御装置。
前記検出手段は、前記電源制御装置に電力を供給する電源部の温度を検出することを特徴とする請求項１〜５のいずれか一つに記載の電源制御装置。
前記検出手段は、前記電源制御装置が内蔵される本体の温度を検出することを特徴とする請求項１〜６のいずれか一つに記載の電源制御装置。
サブＣＰＵから指示することにより電源制御部において電源切断処理を実行する電源制御方法であって、
前記電源制御部に指示することにより電源切断処理を実行する電源切断指示工程と、
温度異常を検出し、温度異常が検出された場合に、該温度異常を通知する検出工程と、
前記検出工程によって温度異常が通知された場合に、所定時間経過後に前記電源制御部に電源切断の指示を出力する異常切断指示工程と、
を含むことを特徴とする電源制御方法。