JPH09288530A - 情報処理装置のリセット遅延装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵがブロック消去処理に時間のかかるフ
ラッシュＲＯＭに対して処理動作を行っている最中にリ
セット操作がなされたとき、フラッシュＲＯＭに対して
確実にＯＦＦ処理を行って終了し、その後にＣＰＵが実
際にリセットされるようにして、リセット解除後にＣＰ
Ｕを正常に動作させる。 【解決手段】 ＣＰＵ１がフラッシュＲＯＭ４にブロッ
ク消去処理を行っているときにリセットスイッチ７がＯ
Ｎされたとき、リセット入力ＲＳ_INをＣＰＵ１の入力ポ
ートＩに入力するとともに遅延回路８に入力する。遅延
回路８を構成するフリップフロップ９，１０，１１でリ
セット入力を順次にシフトして遅延させ、リセット出力
Ｒ_OUT としてＣＰＵ１のリセット入力ポートＲに出力す
る。リセット操作からリセット出力Ｒ_OUT の出力までの
間の遅延時間Ｔ１のうちにＣＰＵ１はフラッシュＲＯＭ
４に対してＯＦＦ処理を行い、その後にリセットする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置のリ
セット遅延装置に係り、特には、書き込み・消去などの
処理に時間のかかるデバイスをもち、かつ、非同期にリ
セットが入力される情報処理装置に適用されるリセット
遅延装置に関するものである。具体的な製品分野として
は、フラッシュＲＯＭを内蔵した携帯型情報端末などが
ある。

【０００２】

【従来の技術】図１７は従来技術における情報処理装置
の概略的な電気的構成を示すブロック図である。図１７
において、１はデータ処理を行うＣＰＵ（中央演算処理
装置）、２はプログラムやデータを格納しているＲＯＭ
（リードオンリーメモリ）、３はＣＰＵ１のスタックエ
リアやユーザーデータの一時格納用として使用するＲＡ
Ｍ（ランダムアクセスメモリ）、４はユーザーデータを
格納するためのフラッシュＲＯＭ、５はユーザーがキー
などを操作して命令やデータを入力する入力装置、６は
データ等を表示する表示装置、７はリセットを入力する
リセットスイッチ、ＲはＣＰＵ１におけるリセット入力
ポートである。

【０００３】図１８は上記の情報処理装置におけるフラ
ッシュＲＯＭ４に対するブロック消去動作を示すタイミ
ングチャートである。Ａ点でＣＰＵ１からのライト信号
が出力され、フラッシュＲＯＭ４にブロック消去命令が
与えられたとすると、フラッシュＲＯＭ４はビジィ信号
／ＢＵＳＹを“Ｈ”にしてブロック消去処理を行い、ブ
ロック消去処理が完了した時点のＢ点でビジィ信号／Ｂ
ＵＳＹを“Ｌ”に戻す。なお、この明細書では、表記の
都合上、図面において各符号の上に付けられたローアク
ティブを示すバーに代えて『／』を用い、／ＢＵＳＹの
ように表すこととする。

【０００４】図１９は上記の情報処理装置においてフラ
ッシュＲＯＭ４のブロック消去処理中にリセット入力が
行われた場合のタイミングチャートである。ブロック消
去処理の開始時点のＡ点と終了時点のＢ点との間で、Ｃ
点でリセットスイッチ７がＯＮされ、Ｄ点でリセットス
イッチ７がＯＦＦされたとすると、Ｃ−Ｄ間でＣＰＵ１
にリセットがかかり、Ｄ点でリセットが解除され、ＣＰ
Ｕ１は動作を開始する。

【０００５】

【発明が解決しようとする課題】上記の従来技術の情報
処理装置においては、フラッシュＲＯＭ４がブロック消
去処理中であるために、Ａ−Ｃ間およびＤ−Ｂ間ではア
クセスが行えず、したがって、ＣＰＵ１は正常動作がで
きない。

【０００６】（なお、特開平７−９３４９９号公報に記
載の技術は、フラッシュＲＯＭを使用したメモリカード
にビジィ信号機能をもたせるものであり、ビジィ信号に
よってＣＰＵのリセット動作を制御するものではな
い。） 本発明は、このような事情に鑑みて創案されたものであ
って、ＣＰＵが処理に時間のかかるデバイスに対してア
クセスしている最中にリセット入力があっても、直ちに
リセットはせず、前記デバイスにおいて所要の処理を行
って終了し、その後にリセットすることで、リセット解
除後にＣＰＵが正常に動作できるようにすることを目的
としている。

【０００７】

【課題を解決するための手段】本発明に係る請求項１の
情報処理装置のリセット遅延装置は、ＣＰＵに対するリ
セット操作手段を備えるとともに、ＣＰＵは前記リセッ
ト操作手段の操作を直ちに認識する入力ポートをもち、
前記リセット操作手段とＣＰＵのリセット入力ポートと
の間に遅延手段を介在させ、ＣＰＵはリセット操作の認
識時点から前記遅延手段による遅延されたリセット入力
の時点までの間に処理に時間のかかるデバイスに対する
所要の処理を終了することを特徴としている。つまり、
リセット操作から実際のリセットまで遅延手段による遅
延という時間的余裕をもたせ、その間にＣＰＵに所要の
処理を行わせるものである。ユーザーによるリセットが
何時行われるかは全く予測ができない。ＣＰＵが処理に
時間のかかるデバイス（例えばブロック消去処理に時間
のかかるフラッシュＲＯＭ）に対して処理動作を行って
いる最中にリセット操作がなされたとき、ＣＰＵはその
リセット操作がなされたことを（リセットは行わずに）
直ちに認識し、処理対象のデバイスに対して所要の処理
（例えばＯＦＦ処理）を行って終了し、その後に遅延の
リセット入力により実際にリセットされる。したがっ
て、ＣＰＵはリセット解除後においては正常に動作する
ことができる。

【０００８】本発明に係る請求項２の情報処理装置のリ
セット遅延装置は、上記請求項１において、リセット操
作手段と遅延手段との間に前記リセット操作手段による
リセット操作信号の持続時間を延長化する信号時間延長
手段を介在してあることを特徴としている。遅延手段が
フリップフロップの複数段接続によって構成されると
き、フリップフロップはクロックに同期してリセット入
力を順次にシフトさせていくが、リセット操作信号がク
ロックの半周期より短い場合には、遅延手段はリセット
操作信号の入力を捕捉できず、リセット入力の遅延動作
が機能しなくなる。このような場合でも、信号時間延長
手段によりリセット操作信号の持続時間を延長化して遅
延手段により確実に捕捉されるようにしてあるので、遅
延手段による所期の遅延動作を確実なものとできる。リ
セット操作信号が時間幅のごく短いものであっても、信
号時間延長手段によりそのリセット操作信号を遅延手段
に確実に取り込ませ、遅延手段に所期の遅延動作を行わ
せる。その結果として、請求項１の作用を確実に発揮さ
せることができる。

【０００９】本発明に係る請求項３の情報処理装置のリ
セット遅延装置は、上記請求項１または請求項２におい
て、リセット操作手段によるリセット操作から遅延手段
により実際にＣＰＵにリセットがかかるまでの間に別の
１回以上のリセット操作が行われたとき、１回目のリセ
ット操作による実際のＣＰＵリセット動作に連動して２
回目以降のリセット操作による遅延手段での遅延動作を
リセットする遅延動作制限手段を備えたことを特徴とし
ている。ユーザーがリセット操作手段を操作したとき、
ＣＰＵに対しては直ちにリセットはかからず一定の時間
遅れがあって初めてリセットがかかるが、ユーザーには
そのような内部の事情は判らず、リセットがすぐにかか
らないことから、リセット操作を何回も繰り返し行う可
能性がある。そのままでは、ＣＰＵに対してリセット操
作回数だけのリセットが繰り返し行われ、無駄な動作に
なるととともに、リセット解除後の立ち上がりが遅くな
る。しかし、遅延動作制限手段により２回目以降のリセ
ット入力をリセットして無効化するから、リセット繰り
返しの無駄な動作をなくせるとともに、リセット解除後
の立ち上がりも早くできる。

【００１０】本発明に係る請求項４の情報処理装置のリ
セット遅延装置は、上記請求項１ないし請求項３のいず
れかにおいて、遅延手段をアクティブにする状態とイン
アクティブにする状態とに切り換える遅延手段制御手段
を備えたことを特徴としている。リセット操作によるリ
セット入力を常に遅延させるように構成してあると、操
作誤りやソフトバグによりＣＰＵが誤動作を起こした場
合など直ちにＣＰＵをリセットしなければならないとき
でも遅延動作のためにリセットがかからず、データが破
壊されてしまうおそれがある。そこで、遅延手段制御手
段を設け、遅延を必要とするときは遅延手段をアクティ
ブにし、遅延を必要としないときは遅延手段をインアク
ティブにする。緊急の場合には遅延手段制御手段により
遅延手段をインアクティブにし、リセット操作時に瞬時
にＣＰＵをリセットすることができ、データの破壊を防
止できる。

【００１１】

【発明の実施の形態】以下、本発明に係る情報処理装置
のリセット遅延装置の実施の形態について、図面に基づ
いて詳細に説明する。

【００１２】〔実施の形態１〕この実施の形態１は、Ｃ
ＰＵがブロック消去処理に時間のかかるデバイスである
フラッシュＲＯＭに対してブロック消去処理を行ってい
る最中に、ユーザーによるリセットが行われたとしても
（ユーザーによるリセットが何時行われるかは全く予測
できない）、ブロック消去処理に対するＯＦＦ処理を確
実に実行する時間をかせぎ、リセット解除後のＣＰＵの
誤動作を確実に防止するようにしたものである。

【００１３】図１は実施の形態１に係る情報処理装置の
概略的な電気的構成を示すブロック図である。図１にお
いて、１はデータ処理を行うＣＰＵ（中央演算処理装
置）、２はプログラムやデータを格納しているＲＯＭ
（リードオンリーメモリ）、３はＣＰＵ１のスタックエ
リアやユーザーデータの一時格納用として使用するＲＡ
Ｍ（ランダムアクセスメモリ）、４はユーザーデータを
格納するためのフラッシュＲＯＭ、５はユーザーがキー
などを操作して命令やデータを入力する入力装置、６は
データ等を表示する表示装置、７はリセットを入力する
リセットスイッチ、ＲはＣＰＵ１におけるリセット入力
ポート、ＩはＣＰＵ１における入力ポート（インタラプ
ト）、８は遅延回路である。リセットスイッチ７はＣＰ
Ｕ１の入力ポートＩに接続されている一方、遅延回路８
を介してＣＰＵ１のリセット入力ポートＲに接続されて
いる。遅延回路８への入力であるリセット入力をＲ
Ｓ_IN、リセット入力ポートＲへの出力であるリセット出
力をＲ_OUT で表す。

【００１４】図２は上記遅延回路８の回路構成の具体的
な一例を示す。この遅延回路８は、３段のＤ−フリップ
フロップ９，１０，１１から構成されている。リセット
入力ＲＳ_INが３段のフリップフロップ９，１０，１１を
通ってリセット出力Ｒ_OUT となっている。ＣＫは各フリ
ップフロップ９，１０，１１に入力されるクロック入力
である。

【００１５】次に、上記構成のリセット遅延装置の動作
を図３に示すタイミングチャートに基づいて説明する。
リセット入力ＲＳ_INがフリップフロップ９のＤ端子に入
力されて“Ｈ”となっている状態で、クロック入力ＣＫ
の立ち上がりがあると、その立ち上がりのタイミングで
フリップフロップ９はそのリセット入力をラッチし、そ
のＱ端子から１クロック周期の期間、出力Ｑ１を出力す
る。そして、次のクロック入力ＣＫの立ち上がりのタイ
ミングで、フリップフロップ１０は入力Ｑ１をラッチ
し、１クロック周期の期間、出力Ｑ２を出力する。さら
に、次のクロック入力ＣＫの立ち上がりのタイミング
で、フリップフロップ１１は入力Ｑ２をラッチし、１ク
ロック周期の期間、リセット出力Ｒ_OUT を出力する。

【００１６】このように、フリップフロップが多段接続
されてなる遅延回路８は、リセット入力を順次にシフト
していき、このシフトによってリセット入力ＲＳ_INが遅
延時間Ｔ１だけ遅延されたリセット出力Ｒ_OUT を生成す
る。ｔ₁ はリセット入力ＲＳ_INの入力タイミング、ｔ₂
はリセット出力Ｒ_OUT の出力タイミングであり、ｔ_１か
らｔ_２ までのＴ１が遅延時間である。この遅延回路８
の存在により、リセットスイッチ７のＯＮによるリセッ
ト入力ＲＳ_INの入力タイミングｔ₁ から遅延時間Ｔ１だ
け遅延してリセット出力Ｒ_OUT が出力される。ＣＰＵ１
に実際にリセットがかかるのはタイミングｔ₂ である。

【００１７】ＣＰＵ１がフラッシュＲＯＭ４にアクセス
してフラッシュＲＯＭ４のブロック消去処理を行ってい
るときに、ユーザーにより非同期でタイミングｔ₁ でリ
セットスイッチ７がＯＮにされた場合、ＣＰＵ１に対し
て直ちにリセット出力Ｒ_OUTを入力するのではなく、Ｃ
ＰＵ１に対してリセット入力ＲＳ_INが出力されてから実
際にＣＰＵ１にリセット出力Ｒ_OUT が入力されるまでの
遅延時間Ｔ１の期間において、ブロック消去処理に時間
のかかるデバイスすなわちここではフラッシュＲＯＭ４
に対してＣＰＵ１はＯＦＦ処理を実行するのである。

【００１８】図４はＣＰＵ１がフラッシュＲＯＭ４のブ
ロック消去処理を行う場合の動作を示すフローチャート
である。ＣＰＵ１はフラッシュＲＯＭ４のブロック消去
処理を開始する（ステップＳ１）。次に、リセット入力
がされたかどうかを判断する（ステップＳ２）。これは
入力ポートＩの状態を判断することで行う。入力ポート
Ｉが“Ｌ”でリセット入力がないときは、フラッシュＲ
ＯＭ４のブロック消去処理が終了したかどうかを判断し
（ステップＳ３）、終了しておれば処理を終えるが、終
了していないときはステップＳ２に戻り、ブロック消去
処理中にリセット入力がされたかどうかを入力ポートＩ
の状態を見て常に監視する。入力ポートＩが“Ｈ”とな
ってリセット入力があったと判断したときは（時刻
ｔ₁ ）、ＣＰＵ１はフラッシュＲＯＭ４のブロック消去
処理を中断する（ステップＳ４）。ＣＰＵ１はリセット
入力があったことを知っても、遅延回路８による遅延に
より実際にリセット入力ポートＲにリセット出力Ｒ_OUT
が入力されるのは遅延時間Ｔ１の後である（時刻
ｔ₂ ）。そして、次にリセットがかかって次に立ち上が
ったときに正常に動作ができるようにするために、遅延
時間Ｔ１内にＯＦＦ処理を行って、ＯＦＦ処理が終了す
るとＯＦＦする（ステップＳ５）。このＯＦＦの後にリ
セット出力Ｒ_OUT がリセット入力ポートＲに入力され、
ＣＰＵ１がリセットされる。このリセット状態でリセッ
トがかかっても、ＯＦＦ処理を終了しているため、誤動
作の原因となることはなく、リセット解除後はＣＰＵ１
は正常に動作する。

【００１９】以上のように、ＣＰＵ１がブロック消去処
理に時間のかかるデバイスであるフラッシュＲＯＭ４に
対してブロック消去処理を行っている最中に、ユーザー
によるリセットが行われたとしても（ユーザーによるリ
セットが何時行われるかは全く予測できない）、リセッ
ト操作が行われてからＣＰＵ１が実際にリセットされる
までに遅延時間Ｔ１の余裕を確保し、この遅延時間Ｔ１
内に、そのブロック消去処理を中断し、ＯＦＦ処理を確
実に終了することができるため、リセット解除後でのＣ
ＰＵ１の誤動作を確実に防止することができるのであ
る。

【００２０】〔実施の形態２〕上記の実施の形態１の遅
延回路８の場合においては、リセット入力ＲＳ_INがあっ
てフリップフロップ９が出力Ｑ１を出力するのは、図３
に示されるように、クロック入力ＣＫの立ち上がりのタ
イミングでリセット入力ＲＳ_INが“Ｈ”となっているこ
とが条件である。したがって、リセット入力ＲＳ_INが
“Ｈ”の期間にクロック入力ＣＫの立ち上がりがなけれ
ば、リセット入力ＲＳ_INがあっても遅延回路８による遅
延動作が機能しない。これは、リセット入力ＲＳ_INの時
間幅がクロック入力ＣＫの半周期よりも短い場合（図６
のＡ点参照）に生じる可能性がある。

【００２１】そこで、この実施の形態２は、クロック入
力ＣＫの半周期よりも短い時間幅のリセット入力ＲＳ_IN
の場合でも確実に遅延回路を動作させるようにするもの
である。

【００２２】図５は実施の形態２に係る情報処理装置の
リセット遅延装置の遅延回路８ａの回路構成の具体的な
一例を示す。この遅延回路８ａは、３段のリセット入力
端子付きのＤ−フリップフロップ９ａ，１０ａ，１１ａ
と、リセット入力端子をもたないＤ−フリップフロップ
１２と、時間幅がクロック入力ＣＫの半周期よりも短い
リセット入力ＲＳ_INの実効時間幅を拡大するための「信
号時間延長手段」としてのセット入力端子・リセット入
力端子付きのＤ−フリップフロップ２０と、リセットス
イッチ７とフリップフロップ２０のセット入力端子／Ｓ
との間に接続されたインバータ２１とから構成されてい
る。なお、ＡＮＤゲート２２，２３は後述する実施の形
態４に関係するものであり、ここでは一応無視してよ
い。

【００２３】次に、上記構成のリセット遅延装置の動作
を図６に示すタイミングチャートに基づいて説明する。
Ａ点でリセットスイッチ７がＯＮされると、リセット入
力ＲＳ_INは図示しないＣＰＵ１の入力ポートＩに入力さ
れる（ＣＰＵ１に対してリセット入力があったことを知
らせる）とともに、インバータ２１を介してセット入力
端子・リセット入力端子付きのフリップフロップ２０の
セット入力端子／Ｓに／ＲＥＳＥＴとして入力され、こ
のフリップフロップ２０をセットし、出力Ｑ０をリセッ
ト入力端子付きのフリップフロップ９ａのＤ端子に入力
するため、フリップフロップ９ａは出力Ｑ１を出力す
る。ここで注意を要するのは、リセット入力ＲＳ_INの時
間幅がクロック入力ＣＫの半周期よりも短く、リセット
入力ＲＳ_INが“Ｈ”の期間にクロック入力ＣＫの立ち上
がりがない状態で、リセット入力が行われている点であ
る。

【００２４】セット入力端子・リセット入力端子付きの
フリップフロップ２０が“Ｈ”の出力Ｑ０を出力してい
る状態において、点Ｂでクロック入力ＣＫの立ち上がり
があると、その立ち上がりのタイミングでフリップフロ
ップ９ａはその出力Ｑ０をラッチし、そのＱ端子から１
クロック周期の期間、出力Ｑ１を出力する。一方、フリ
ップフロップ９ａの／Ｑ端子は／Ｑ１出力を“Ｌ”とし
て、これをセット入力端子・リセット入力端子付きのフ
リップフロップ２０のリセット入力端子／Ｒに入力する
から（ここでは点線で示すようにＡＮＤゲート２２はな
いものと考えてよい）、フリップフロップ２０はＢ′点
においてリセットされる。そして、Ｃ点での次のクロッ
ク入力ＣＫの立ち上がりのタイミングで、フリップフロ
ップ１０ａは入力Ｑ１をラッチし、１クロック周期の期
間、出力Ｑ２を出力する。さらに、Ｄ点での次のクロッ
ク入力ＣＫの立ち上がりのタイミングで、フリップフロ
ップ１１ａは入力Ｑ２をラッチし、１クロック周期の期
間、出力Ｑ３を出力する。

【００２５】このように、リセット入力を順次にシフト
していき、さらに、Ｅ点での次のクロック入力ＣＫの立
ち上がりのタイミングで、フリップフロップ１２は入力
Ｑ３をラッチし、１クロック周期の期間、リセット出力
Ｒ_OUT を出力する。Ｅ点でＣＰＵ１のリセット入力ポー
トＲにリセット出力Ｒ_OUT が入力され、ＣＰＵ１がリセ
ットされる。リセット出力Ｒ_OUT がフリップフロップ９
ａ，１０ａ，１１ａのリセット入力端子／Ｒに入力さ
れ、遅延回路８ａは初期化される。そして、Ｆ点でＣＰ
Ｕ１のリセット状態が解除される。なお、ここでは４段
目のフリップフロップ１２の／Ｑ端子からの出力／Ｒ
_OUT およびＡＮＤゲート２３の存在は考えないでよい。

【００２６】Ａ点からＥ点までの期間に、実施の形態１
の場合と同様に、ＣＰＵ１は、ブロック消去処理に時間
のかかるフラッシュＲＯＭ４に対してＯＦＦ処理を実行
する。

【００２７】その他の構成および動作は実施の形態１と
同様であるので、説明を省略する。

【００２８】以上のように、リセット入力ＲＳ_INの時間
幅がクロック入力ＣＫの半周期よりも短く、リセット入
力ＲＳ_INが“Ｈ”の状態でクロック入力ＣＫが立ち上が
らない場合であっても、遅延回路８ａによる遅延動作を
確実に行わせることができる。したがって、ＣＰＵ１が
ブロック消去処理に時間のかかるフラッシュＲＯＭ４に
対してブロック消去処理を行っている最中にユーザーに
より行われたリセット入力が時間幅のごく短いものであ
っても、リセット操作が行われてからＣＰＵ１が実際に
リセットされるまでに遅延回路８ａによる遅延時間Ｔ１
の余裕を確保し、この遅延時間Ｔ１内に、そのブロック
消去処理を中断し、ＯＦＦ処理を確実に終了することが
できるため、リセット解除後でのＣＰＵ１の誤動作を確
実に防止することができるのである。

【００２９】〔実施の形態３〕ユーザーがリセットスイ
ッチ７を操作したとき、ブロック消去処理の途中であれ
ば、直ちにリセット動作は行われず、遅延回路によって
リセットが遅延することから、ユーザーはリセットがか
からないからと、何度もリセット操作を行う可能性が高
い。実施の形態２の場合においては、その結果は、各リ
セット入力から遅延時間の経過後にそれぞれリセットが
かかってしまうことになり、正常動作に戻るのに長い時
間がかかるという不都合を招くことになる。

【００３０】そこで、実施の形態３は、この不都合を防
止し、リセットが遅延している間にリセット操作が複数
回行われても、最初のリセット操作だけを有効とし、残
りのリセット操作は無効とすることにより、リセット解
除後の正常動作に戻るまでの時間を短くしようとするも
のである。

【００３１】この実施の形態３に係る情報処理装置のリ
セット遅延装置の遅延回路８ａの回路構成は、図５にお
いて、４段目のフリップフロップ１２の／Ｑ端子からの
出力／Ｒ_OUT があり、それがリセット入力端子／Ｒ付き
の各フリップフロップ９ａ，１０ａ，１１ａのリセット
入力端子／Ｒに入力された構成になっている。この構成
が「遅延動作制限手段」である。なお、点線で示すよう
にＡＮＤゲート２３はないものと考えてよい。

【００３２】次に、上記構成のリセット遅延装置の動作
を図６に示すタイミングチャートに基づいて説明する。
実施の形態２で説明したように、すでにＡ点で１回目の
リセット入力があったものとする。もっとも、その１回
目のリセット入力ＲＳ_INの時間幅はクロック入力ＣＫの
半周期に比べて短くなくてもよい。そして、そのリセッ
ト入力に起因して実際にＣＰＵ１にリセットがかかるＥ
点までの途中のＣ′点で再度、リセットスイッチ７がＯ
Ｎされると、インバータ２１を介してセット入力端子・
リセット入力端子付きのフリップフロップ２０のセット
入力端子／Ｓに／ＲＥＳＥＴとして入力され、このフリ
ップフロップ２０をセットし、出力Ｑ０をリセット入力
端子付きのフリップフロップ９ａのＤ端子に入力するた
め、フリップフロップ９ａは出力Ｑ１を出力する。セッ
ト入力端子・リセット入力端子付きのフリップフロップ
２０が“Ｈ”の出力Ｑ０を出力している状態において、
点Ｄでクロック入力ＣＫの立ち上がりがあると、その立
ち上がりのタイミングでフリップフロップ９ａはその出
力Ｑ０をラッチし、そのＱ端子から１クロック周期の期
間、出力Ｑ１を出力する。一方、フリップフロップ９ａ
の／Ｑ端子は／Ｑ１出力を“Ｌ”として、これをセット
入力端子・リセット入力端子付きのフリップフロップ２
０のリセット入力端子／Ｒに入力するから（ここでは点
線で示すようにＡＮＤゲート２２はないものと考えてよ
い）、フリップフロップ２０はＤ′点においてリセット
される。そして、Ｅ点での次のクロック入力ＣＫの立ち
上がりのタイミングで、フリップフロップ１０ａは入力
Ｑ１をラッチし、１クロック周期の期間、出力Ｑ２を出
力する。しかし、Ｅ点では、１回目のリセット入力に起
因してフリップフロップ１２がリセット出力Ｒ_OUT を出
力し、ＣＰＵ１がリセットされると同時に、フリップフ
ロップ１２の／Ｑ端子から出力／Ｑ_OUT が３つのフリッ
プフロップ９ａ，１０ａ，１１ａの各リセット入力端子
／Ｒに入力されて、フリップフロップ９ａ，１０ａ，１
１ａをリセットしてしまうので、フリップフロップ１０
ａからの出力Ｑ２は直後のタイミングのＥ′点でリセッ
トされる。

【００３３】すなわち、フリップフロップ９ａから始ま
ったリセット入力のシフトが停止される。したがって、
Ｃ′点での２回目のリセット操作は無視されることにな
る。なお、ここではＡＮＤゲート２３の存在は考えない
でよい。

【００３４】結論をいうと、Ａ点で１回目のリセット操
作がなされると、そのリセット操作に起因してＥ点で実
際にＣＰＵ１にリセットがかかるまでの間に、遅延動作
のためにユーザーがリセットが直ぐにかからないことか
ら、勘違いして、何度もリセット操作を行っても、２回
目以降のリセット操作は無視されることになり、ＣＰＵ
１にリセットがかかるのは１回だけとなり、何度もリセ
ットがかかってしまうという不都合を防止することがで
きる。したがって、リセット解除後に正常動作に戻るの
に不必要に長い時間がかかるということがない。

【００３５】〔実施の形態４〕上記の実施の形態１〜３
のように、リセット入力を常に遅延させるように構成し
てあると、操作誤りやソフトのバグ等によりＣＰＵ１が
誤動作を起こした場合など、直ちにＣＰＵ１にリセット
をかけたいときでも、遅延動作のために、リセット操作
してからリセットがかかるまでにどうしても時間がかか
ってしまい、その間にデータが破壊されてしまうなどの
不都合が発生する可能性がある。

【００３６】そこで、実施の形態４は、リセット入力を
遅延させる必要があるときに限って遅延動作を行わせ、
それ以外のときはリセット操作時に瞬時にＣＰＵ１をリ
セットできるようにするものである。

【００３７】この実施の形態４に係る情報処理装置のリ
セット遅延装置の遅延回路８ａの回路構成は、図５にお
いて、ＡＮＤゲート２２，２３を有し、ＡＮＤゲート２
２の２入力端子に、１段目のフリップフロップ９ａの／
Ｑ１出力と、リセット入力の遅延動作の有効／無効を切
り換えるための遅延有効化信号／ＤＲＥＳＥＴとを入力
させ、その出力端子をセット入力端子・リセット入力端
子付きのフリップフロップ２０のリセット入力端子／Ｒ
に接続する一方、ＡＮＤゲート２３の２入力端子に、４
段目のフリップフロップ１２の出力／Ｒ_OUT と遅延有効
化信号／ＤＲＥＳＥＴとを入力させ、その出力端子をリ
セット入力端子付きのフリップフロップ９ａ，１０ａ，
１１ａのリセット入力端子／Ｒに接続してある。

【００３８】そして、図７に示すような回路構成のレジ
スタ制御回路３０を追加している。

【００３９】このレジスタ制御回路３０は、図５に示す
遅延回路８ａを制御するもので、遅延回路８ａの有効性
／無効性を切り換えるものである。すなわち、レジスタ
制御回路３０は「遅延手段制御手段」を構成している。
このレジスタ制御回路３０は、遅延有効化信号／ＤＲＥ
ＳＥＴを出力するためのリセット入力端子付きのＤ−フ
リップフロップ３１と、インバータ３２と、ＡＮＤゲー
ト３３と、ＯＲゲート３４とを備えている。遅延有効化
信号／ＤＲＥＳＥＴを出力するフリップフロップ３１の
Ｑ端子はインバータ３２を介してＡＮＤゲート３３の１
入力端子に接続され、ＡＮＤゲート３３の他の１入力端
子にはリセットスイッチ７からのリセット入力ＲＳ_INが
入力されている。ＯＲゲート３４の１入力端子にはＡＮ
Ｄゲート３３の出力端子が接続され、他の１入力端子に
は図５のフリップフロップ１２のＱ端子からのリセット
出力Ｒ_OUT が入力されている。ＯＲゲート３４の出力で
あるリセット出力Ｒ_OUT ′はＣＰＵ１（図１）のリセッ
ト入力ポートＲに接続されているとともにフリップフロ
ップ３１のリセット入力端子Ｒに接続されている。フリ
ップフロップ３１のＤはデータ入力端子であり、クロッ
ク入力端子ＣＫにはＣＰＵ１からの書き込み制御信号／
ＷＲが入力されるようになっている。

【００４０】次に、上記のように構成されたレジスタ制
御回路３０付きのリセット遅延装置の動作を図８に示す
タイミングチャートに基づいて説明する。ＣＰＵ１によ
りフリップフロップ３１へのデータ入力Ｄ０に“１”を
セットしておく。そして、Ａ点でＣＰＵ１からフリップ
フロップ３１に書き込み制御信号／ＷＲとして“Ｌ”を
入力すると、フリップフロップ３１のデータ入力端子Ｄ
に“１”が書き込まれ、Ｑ端子から遅延有効化信号／Ｄ
ＲＥＳＥＴが“Ｈ”となって出力される。このため、図
５のＡＮＤゲート２２，２３はアクティブな状態に保持
される。また、インバータ３２の出力は“Ｌ”となって
ＡＮＤゲート３３に入力される。

【００４１】次に、Ｂ点においてリセットスイッチ７が
ＯＮされると、リセット入力ＲＳ_INが“Ｈ”となって出
力され、図５の遅延回路８ａにおいては、実施の形態２
で述べたのと同様のリセット入力のシフト動作を行う。
一方、レジスタ制御回路３０においては、リセット入力
ＲＳ_INの“Ｈ”がＡＮＤゲート３３に入力されても、イ
ンバータ３２からの入力が“Ｌ”であるので、ＡＮＤゲ
ート３３の出力は“Ｌ”であり、このときはまだリセッ
ト出力Ｒ_OUT が“Ｌ”であるので、ＯＲゲート３４の出
力であるリセット出力Ｒ_OUT ′はＢ点では“Ｌ”のまま
である。しかし、リセット入力のシフト動作が行われ
て、Ｃ点で図５のフリップフロップ１２からリセット出
力Ｒ_OUT が“Ｈ”となってＯＲゲート３４に入力される
に至ると、ＯＲゲート３４が導通し、リセット出力Ｒ
_OUT ′が“Ｈ”となってＣＰＵ１のリセット入力ポート
Ｒに入力されＣＰＵ１はリセットされる。このＯＲゲー
ト３４からのリセット出力Ｒ_OUT ′はフリップフロップ
３１のリセット入力端子Ｒに入力される。

【００４２】次に、Ｃ′点でＣＰＵ１によりフリップフ
ロップ３１へのデータ入力Ｄ０に“０”をセットしてお
く。そして、Ｄ点でＣＰＵ１からフリップフロップ３１
に書き込み制御信号／ＷＲとして“Ｌ”を入力すると、
フリップフロップ３１のデータ入力端子Ｄに“０”が書
き込まれ、Ｑ端子から遅延有効化信号／ＤＲＥＳＥＴが
“Ｌ”となって出力される。このため、図５のＡＮＤゲ
ート２２，２３はインアクティブな状態に切り換えら
れ、遅延回路８ａのフリップフロップ９ａ，１０ａ，１
１ａおよびフリップフロップ２０がリセットされ、遅延
回路８ａは無効化される。インバータ３２の出力は
“Ｈ”となってＡＮＤゲート３３に入力される。

【００４３】次に、Ｅ点においてリセットスイッチ７が
ＯＮされると、リセット入力ＲＳ_INが“Ｈ”となって出
力され、ＡＮＤゲート３３の２入力がともに“Ｈ”とな
るので、ＡＮＤゲート３３の出力は“Ｈ”となり、ＯＲ
ゲート３４の出力であるリセット出力Ｒ_OUT ′は直ちに
“Ｈ”となり、ＣＰＵ１を遅延なくリセットする。ま
た、ＯＲゲート３４からのリセット出力Ｒ_OUT ′はフリ
ップフロップ３１のリセット入力端子Ｒに入力される。

【００４４】図９はＣＰＵ１がフラッシュＲＯＭ４のブ
ロック消去処理を行う場合の動作を示すフローチャート
である。ＣＰＵ１は、ブロック消去処理を行う前に、レ
ジスタ制御回路３０のフリップフロップ３１にデータ
“１”を書き込み、遅延有効化信号／ＤＲＥＳＥＴを
“Ｈ”にすることで図５の遅延回路８ａを有効化してお
く（ステップＳ１１）。そして、フラッシュＲＯＭ４の
ブロック消去処理を実行する（ステップＳ１２）。ブロ
ック消去処理が終了すると、ＣＰＵ１はレジスタ制御回
路３０のフリップフロップ３１にデータ“０”を書き込
み、遅延有効化信号／ＤＲＥＳＥＴを“Ｌ”にすること
で遅延回路８ａを無効化しておく。

【００４５】ブロック消去処理に時間のかかるフラッシ
ュＲＯＭ４のブロック消去処理を行うに際しては、遅延
回路８ａを有効化しておき、ブロック消去処理を行って
いる最中に、ユーザーによるリセットが行われたとして
も（ユーザーによるリセットが何時行われるかは全く予
測できない）、リセット操作が行われてからＣＰＵ１が
実際にリセットされるまでに遅延時間の余裕を確保し、
その遅延時間内に、そのブロック消去処理を中断し、Ｏ
ＦＦ処理を確実に終了することができるため、リセット
解除後でのＣＰＵ１の誤動作を確実に防止する一方で、
ＣＰＵ１が上記のブロック消去処理のような時間のかか
る処理を行っている状態ではないときは、遅延回路８ａ
を無効化しておき、操作誤りやソフトのバグ等によりＣ
ＰＵ１が誤動作を起こしたときには、リセット操作時に
遅延なく瞬時にＣＰＵ１をリセットすることができ、安
全性を高める。

【００４６】〔実施の形態５〕実施の形態４の場合にお
いて、遅延有効化信号／ＤＲＥＳＥＴを“Ｈ”にして遅
延回路８ａを有効化し、リセットスイッチ７のＯＮに伴
ってリセット入力をシフトさせている状態で、不測に遅
延有効化信号／ＤＲＥＳＥＴを“Ｌ”にして遅延回路８
ａを無効化してしまうと、フリップフロップ９ａ，１０
ａ，１１ａおよびフリップフロップ２０がリセットされ
てしまい、リセット入力が無効となって、リセットスイ
ッチ７をＯＮしたにもかかわらず、ＣＰＵ１にリセット
がかからなくなってしまう可能性がある。

【００４７】そこで、実施の形態５は、上記のような不
測の事態の発生にもかかわらず、リセットスイッチ７を
ＯＮにしたときには必ずＣＰＵ１にリセットをかけるこ
とができるようにするものである。

【００４８】図１０は実施の形態５に係る情報処理装置
のリセット遅延装置の遅延回路８ｂの回路構成の具体的
な一例を示す。この遅延回路８ｂは、３段のリセット入
力端子付きのＤ−フリップフロップ９ａ，１０ａ，１１
ａと、リセット入力端子をもたないＤ−フリップフロッ
プ１２と、時間幅がクロック入力ＣＫの半周期よりも短
いリセット入力ＲＳ_INの実効時間幅を拡大するためのセ
ット入力端子・リセット入力端子付きのＤ−フリップフ
ロップ４０と、ＮＡＮＤゲート４１とから構成されてい
る。ＮＡＮＤゲート４１の１入力端子にはリセットスイ
ッチ７が接続され、他の１入力端子には図７のレジスタ
制御回路３０からの遅延有効化信号／ＤＲＥＳＥＴが入
力されている。本実施の形態５の場合、遅延有効化信号
／ＤＲＥＳＥＴはフリップフロップ９ａ，１０ａ，１１
ａ，２０のリセット入力端子には与えないようにしてい
る。

【００４９】次に、上記構成のリセット遅延装置の動作
を図１１に示すタイミングチャートに基づいて説明す
る。最初は遅延有効化信号／ＤＲＥＳＥＴを“Ｈ”とし
て遅延回路８ｂを有効化してあり、この状態でＡ点でリ
セットスイッチ７がＯＮされると、リセット入力ＲＳ_IN
は図示しないＣＰＵ１の入力ポートＩに入力される（Ｃ
ＰＵ１に対してリセット入力があったことを知らせる）
とともに、リセット入力ＲＳ_INが“Ｈ”となるため、Ｎ
ＡＮＤゲート４１の２入力がともに“Ｈ”となり、ＮＡ
ＮＤゲート４１の出力が“Ｌ”となってセット入力端子
・リセット入力端子付きのフリップフロップ４０がセッ
トされ、フリップフロップ４０のＱ端子から出力Ｑ０が
“Ｈ”となって、リセット入力が順次にシフトしてい
く。図１１の場合、点Ｂでクロック入力ＣＫの立ち上が
りがあると、その立ち上がりのタイミングでフリップフ
ロップ９ａはその出力Ｑ０をラッチし、そのＱ端子から
Ｃ点までの１クロック周期の期間、出力Ｑ１を出力す
る。一方、フリップフロップ９ａの／Ｑ端子は／Ｑ１出
力を“Ｌ”として、これをセット入力端子・リセット入
力端子付きのフリップフロップ４０のリセット入力端子
Ｒに入力するから、フリップフロップ４０はＢ′点にお
いてリセットされる。

【００５０】いま、Ｂ点とＣ点との間のＢ″点でレジス
タ制御回路３０における遅延有効化信号／ＤＲＥＳＥＴ
が“Ｌ”に切り換えられたとする。このときリセット入
力ＲＳ_INは“Ｌ”に戻っているから、ＮＡＮＤゲート４
１の出力は“Ｈ”となり、フリップフロップ４０をリセ
ットの状態とするが、すでにフリップフロップ４０はリ
セットされているので、Ｂ″点では状態は変わらない。
遅延有効化信号／ＤＲＥＳＥＴはフリップフロップ９
ａ，１０ａ，１１ａ，４０に入力されていないので、遅
延有効化信号／ＤＲＥＳＥＴが“Ｌ”になっても遅延回
路８ｂは有効の状態のままである。したがって、前述の
フリップフロップ９ａからの出力Ｑ１を有効であり、Ｃ
点での次のクロック入力ＣＫの立ち上がりのタイミング
で、フリップフロップ１０ａは入力Ｑ１をラッチし、１
クロック周期の期間、出力Ｑ２を出力する。さらに、Ｄ
点での次のクロック入力ＣＫの立ち上がりのタイミング
で、フリップフロップ１１ａは入力Ｑ２をラッチし、１
クロック周期の期間、出力Ｑ３を出力する。このよう
に、リセット入力を順次にシフトしていき、さらに、Ｅ
点での次のクロック入力ＣＫの立ち上がりのタイミング
で、フリップフロップ１２は入力Ｑ３をラッチし、１ク
ロック周期の期間、リセット出力Ｒ_OUT を出力する。し
たがって、遅延有効化信号／ＤＲＥＳＥＴが“Ｌ”に切
り換えられても、Ｅ点でＣＰＵ１のリセット入力ポート
Ｒにリセット出力Ｒ_OUT が入力され、ＣＰＵ１がリセッ
トされる。リセット出力Ｒ_OUT がフリップフロップ９
ａ，１０ａ，１１ａのリセット入力端子／Ｒに入力さ
れ、遅延回路８ｂは初期化される。そして、Ｆ点でＣＰ
Ｕ１のリセット状態が解除される。

【００５１】遅延有効化信号／ＤＲＥＳＥＴが“Ｌ”に
された後のＣ′点でリセットスイッチ７がＯＮにされて
リセット入力ＲＳ_INが“Ｈ”になっても、ＮＡＮＤゲー
ト４１の出力が“Ｈ”となるから、フリップフロップ４
０はセットされずリセット状態のままであり、フリップ
フロップ４０のＱ端子の出力Ｑ０は“Ｌ”のままで、リ
セット入力のシフトは起こらない。

【００５２】図１２は図７のレジスタ制御回路３０と図
１０の遅延回路８ｂとの組み合わせの場合に、ＣＰＵ１
がフラッシュＲＯＭ４のブロック消去処理を行う場合の
動作を示すフローチャートである。ＣＰＵ１はフリップ
フロップ３１にデータ“１”を書き込み（ステップＳ２
１）、次いで、ＣＰＵ１はフラッシュＲＯＭ４のブロッ
ク消去処理を開始する（ステップＳ２２）。次に、リセ
ット入力がされたかどうかを判断する（ステップＳ２
３）。これは入力ポートＩの状態を判断することで行
う。入力ポートＩが“Ｌ”でリセット入力がないとき
は、フラッシュＲＯＭ４のブロック消去処理が終了した
かどうかを判断し（ステップＳ２４）、終了しておれば
ＣＰＵ１はフリップフロップ３１に“０”を書き込み
（ステップＳ２５）、処理を終えるが、終了していない
ときはステップＳ２３に戻り、ブロック消去処理中にリ
セット入力がされたかどうかを入力ポートＩの状態を見
て常に監視する。入力ポートＩが“Ｈ”となってリセッ
ト入力があったと判断したときは、ＣＰＵ１はフラッシ
ュＲＯＭ４のブロック消去処理を中断する（ステップＳ
２６）。そして、次にリセットがかかって次に立ち上が
ったときに正常に動作ができるようにするために、リセ
ット入力の遅延時間内にＯＦＦ処理を行って、ＯＦＦ処
理が終了するとＯＦＦする（ステップＳ２７）。ＯＦＦ
はするが、フリップフロップ３１に“０”を書き込むこ
とはせず、書き込み状態が“１”のまま終了する。つま
り、リセット入力の遅延時間内にＯＦＦ処理を行い、そ
の後にＣＰＵ１をリセットし、フリップフロップ３１も
リセットする。

【００５３】以上のように、遅延有効化信号／ＤＲＥＳ
ＥＴを“Ｈ”にし、リセットスイッチ７のＯＮに伴って
リセット入力をシフトさせている状態で、不測に遅延有
効化信号／ＤＲＥＳＥＴが“Ｌ”になったとしても、遅
延回路８ｂを無効化するということがなく、リセット入
力のシフトを継続させるため、リセットスイッチ７をＯ
Ｎにしたときには必ずＣＰＵ１にリセットをかけること
ができる。

【００５４】〔実施の形態６〕フラッシュＲＯＭ４にお
いてかなりの時間がかかるブロック消去処理の途中でＣ
ＰＵ１にリセットがかかると、ブロック消去処理が正常
に行われなかったり、ＣＰＵ１のリセット解除後の動作
が正常でなくなったりする。

【００５５】そこで、実施の形態６は、フラッシュＲＯ
Ｍ４がブロック消去処理をしている途中ではＣＰＵ１に
リセットがかからないようにして、誤動作を防止するも
のである。

【００５６】図１３は実施の形態６のリセット回路５０
を示す。このリセット回路５０は、ＡＮＤゲート５１を
有し、その一方の入力端子にリセットスイッチ７からの
リセット入力ＲＳ_INを入力し、他方の入力端子に図外の
フラッシュＲＯＭ４からのビジィ信号／ＢＵＳＹを入力
し、かつ、ＡＮＤゲート５１の出力をＣＰＵ１のリセッ
ト入力ポートＲに対するリセット出力Ｒ_OUT としてあ
る。これは、フラッシュＲＯＭ４からのビジィ信号／Ｂ
ＵＳＹにより、リセット入力ＲＳ_INの有効／無効をコン
トロールするものである。

【００５７】フラッシュＲＯＭ４からのビジィ信号／Ｂ
ＵＳＹは、通常は“Ｈ”であり、ブロック消去処理中に
“Ｌ”となる信号である。

【００５８】以上のように構成されたリセット回路５０
の動作を図１４のタイミングチャートに基づいて説明す
る。フラッシュＲＯＭ４においてブロック消去処理が行
われており、ビジィ信号／ＢＵＳＹが“Ｌ”となってい
るときは（Ａ点からＤ点までの間）、リセットスイッチ
７がＯＮされてリセット入力ＲＳ_INが“Ｈ”となっても
（Ａ−Ｂ間、Ｃ−Ｄ間）、ＡＮＤゲート５１は導通せ
ず、したがって、リセット出力Ｒ_OUT は“Ｌ”のままで
あるので、ＣＰＵ１にはリセットがかからない。

【００５９】フラッシュＲＯＭ４においてブロック消去
処理が行われておらず、ビジィ信号／ＢＵＳＹが“Ｈ”
のときは（Ｄ点以降）、リセットスイッチ７がＯＮされ
てリセット入力ＲＳ_INが“Ｈ”となると、ＡＮＤゲート
５１が導通し、ＣＰＵ１へのリセット出力Ｒ_OUT が
“Ｈ”となって、遅延を伴うことなく直ちにＣＰＵ１を
リセットする（Ｄ−Ｅ間、Ｆ−Ｇ間）。

【００６０】以上のように、フラッシュＲＯＭ４がかな
り時間がかかるブロック消去処理中であるときは、ＣＰ
Ｕ１にリセットがかからないので、ブロック消去処理が
正常に行われるとともに、ＣＰＵ１のリセット解除後の
動作を正常に行わせることができる。フラッシュＲＯＭ
４がブロック消去処理中にＣＰＵ１がフラッシュＲＯＭ
４を読み込む結果、その読み込みが行えないといった不
都合な事態の発生を防止できる。

【００６１】〔実施の形態７〕図１５は実施の形態７の
リセット回路６０の構成を示す。このリセット回路６０
は、インバータ６１とＯＲゲート６２とインバータ６３
とセット入力端子・リセット入力端子付きのフリップフ
ロップ６４とを有している。リセットスイッチ７からの
リセット入力ＲＳ_INはインバータ６３を介してフリップ
フロップ６４のセット入力端子／Ｓに入力されるととも
に、ＯＲゲート６２に入力されている。

【００６２】フラッシュＲＯＭ４からのビジィ信号／Ｂ
ＵＳＹはインバータ６１を介してＯＲゲート６２に入力
され、ＯＲゲート６２の出力端子はフリップフロップ６
４のリセット入力端子／Ｒに接続されている。フリップ
フロップ６４のデータ入力端子とクロック入力端子は直
流電源に固定的に接続しておく。フリップフロップ６４
のＱ端子の出力がＣＰＵ１に対するリセット出力Ｒ_OUT
となる。

【００６３】次に、上記の構成のリセット回路６０の動
作を図１６のタイミングチャートに基づいて説明する。
ＯＲゲート６２の出力ＯＲ_OUT は、リセット入力ＲＳ_IN
が“Ｌ”でかつビジィ信号／ＢＵＳＹが“Ｈ”のときに
限って“Ｌ”となり、フリップフロップのリセット入力
端子／Ｒを“Ｈ”の状態とする。それ以外のときは、Ｏ
Ｒゲート６２の出力ＯＲ_OUT は“Ｈ”となり、リセット
入力端子／Ｒを“Ｌ”の状態として、フリップフロップ
６４のセットを許容する。

【００６４】Ａ点、Ｃ点、Ｆ点、Ｉ点の各々において、
リセットスイッチ７がＯＮされてリセット入力ＲＳ_INが
“Ｈ”になったとき、これがインバータ６３で反転され
て“Ｌ”となり、フリップフロップ６４のセット入力端
子／Ｓが“Ｈ”になる一方、ＯＲゲート６２を通してフ
リップフロップ６４のリセット入力端子／Ｒが“Ｌ”に
なりＯＲゲート６２の出力ＯＲ_OUT が“Ｈ”となってい
るため、フリップフロップ６４はセット状態となり、リ
セット出力Ｒ_OUT をＣＰＵ１に対して出力してＣＰＵ１
をリセットする。

【００６５】Ｂ点、Ｊ点においてリセット入力ＲＳ_INが
“Ｌ”になったとき、フリップフロップ６４のセット入
力端子／Ｓは“Ｌ”となるが、ビジィ信号／ＢＵＳＹが
“Ｌ”のままで出力ＯＲ_OUT が“Ｈ”のままであるか
ら、リセット入力端子／Ｒは“Ｌ”のままとなり、フリ
ップフロップ６４にはリセットがかからず、リセット出
力Ｒ_OUT は“Ｈ”の状態を保つ（ハッチングの部分）。

【００６６】ところが、Ｅ点、Ｇ点、Ｋ点において、リ
セット入力ＲＳ_INが“Ｌ”になったときは、ビジィ信号
／ＢＵＳＹが“Ｈ”となっており、リセット入力端子／
Ｒが“Ｈ”となるから、フリップフロップ６４はリセッ
トされ、リセット出力Ｒ_OUTは“Ｌ”となってＣＰＵ１
のリセットが解除される。すなわち、ＣＰＵ１がリセッ
トされた後のリセット解除は、ビジィ信号／ＢＵＳＹが
“Ｌ”でフラッシュＲＯＭ４がアクセスされている間は
禁止され、ビジィ信号／ＢＵＳＹが“Ｌ”でフラッシュ
ＲＯＭ４がアクセスされていない状態となったときに限
って許容される。

【００６７】以上のように、リセットスイッチ７をＯＮ
にしたときは必ずＣＰＵ１にリセットがかかり、リセッ
トの解除はフラッシュＲＯＭ４でのブロック消去処理が
終了してからでないと行われないから、フラッシュＲＯ
Ｍ４の内容を正常に読み込むことができる。

【００６８】

【発明の効果】本発明に係る請求項１の情報処理装置の
リセット遅延装置によれば、リセット操作から実際のリ
セットまで遅延手段による遅延という時間的余裕をもた
せ、その間にＣＰＵに所要の処理を行わせるように構成
したので、ＣＰＵが処理に時間のかかるデバイス（例え
ばブロック消去処理に時間のかかるフラッシュＲＯＭ）
に対して処理動作を行っている最中にリセット操作がな
されたとき、ＣＰＵはそのリセット操作がなされたこと
を（リセットは行わずに）直ちに認識し、処理対象のデ
バイスに対して所要の処理（例えばＯＦＦ処理）を行っ
て終了し、その後に遅延のリセット入力により実際にリ
セットされるから、ＣＰＵはリセット解除後においては
正常に動作することができる。

【００６９】本発明に係る請求項２の情報処理装置のリ
セット遅延装置によれば、信号時間延長手段によりリセ
ット操作信号の持続時間を延長化して遅延手段により確
実に捕捉されるようにしてあるので、リセット操作信号
が時間幅のごく短いものであっても、そのリセット操作
信号を遅延手段に確実に取り込ませ、遅延手段に所期の
遅延動作を行わせことができ、その結果として、請求項
１の効果を確実に発揮させることができる。

【００７０】本発明に係る請求項３の情報処理装置のリ
セット遅延装置によれば、遅延動作制限手段により２回
目以降にむやみに行われるリセット操作によるリセット
入力をリセットして無効化するので、ＣＰＵのリセット
繰り返しの無駄な動作をなくせるとともに、リセット解
除後の立ち上がりも早くできる。

【００７１】本発明に係る請求項４の情報処理装置のリ
セット遅延装置によれば、遅延手段制御手段を設けるこ
とにより、遅延を必要とするときは所期通りに遅延動作
を行わせることができるのはもちろんのこと、緊急の場
合で遅延を必要としないときは遅延手段をインアクティ
ブにし、リセット操作時に瞬時にＣＰＵをリセットする
ことができ、データの破壊を防止できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る情報処理装置の概
略的な電気的構成を示すブロック図である。

【図２】実施の形態１における遅延回路の回路構成図で
ある。

【図３】実施の形態１に係るリセット遅延装置の動作説
明に供するタイミングチャートである。

【図４】実施の形態１においてＣＰＵがフラッシュＲＯ
Ｍのブロック消去処理を行う場合の動作説明に供するフ
ローチャートである。

【図５】実施の形態２に係る情報処理装置のリセット遅
延装置の遅延回路の回路構成図である。

【図６】実施の形態２および実施の形態３のリセット遅
延装置の動作説明に供するタイミングチャートである。

【図７】実施の形態４に係る情報処理装置のリセット遅
延装置の遅延回路の回路構成図である。

【図８】実施の形態４のレジスタ制御回路付きのリセッ
ト遅延装置の動作説明に供するタイミングチャートであ
る。

【図９】実施の形態４においてＣＰＵがフラッシュＲＯ
Ｍのブロック消去処理を行う場合の動作説明に供するフ
ローチャートである。

【図１０】実施の形態５に係る情報処理装置のリセット
遅延装置の遅延回路の回路構成図である。

【図１１】実施の形態５におけるリセット遅延装置の動
作説明に供するタイミングチャートである。

【図１２】実施の形態５においてＣＰＵがフラッシュＲ
ＯＭのブロック消去処理を行う場合の動作説明に供する
フローチャートである。

【図１３】実施の形態６の場合のリセット回路の回路構
成図である。

【図１４】実施の形態６のリセット回路の動作説明に供
するタイミングチャートである。

【図１５】実施の形態７の場合のリセット回路の回路構
成図である。

【図１６】実施の形態７のリセット回路の動作説明に供
するタイミングチャートである。

【図１７】従来技術における情報処理装置の概略的な電
気的構成を示すブロック図である。

【図１８】従来技術の情報処理装置におけるフラッシュ
ＲＯＭに対するブロック消去処理動作を示すタイミング
チャートである。

【図１９】従来技術の情報処理装置におけるフラッシュ
ＲＯＭに対するブロック消去処理中のリセット入力が行
われた場合のタイミングチャートである。

【符号の説明】

１……ＣＰＵ ４……フラッシュＲＯＭ ７……リセットスイッチ ８……遅延回路 ８ａ…遅延回路 ８ｂ…遅延回路 ９〜１１……Ｄ−フリップフロップ ９ａ〜１１ａ……リセット入力端子付きのＤ−フリップ
フロップ １２……リセット入力端子をもたないＤ−フリップフロ
ップ ２０……セット入力端子・リセット入力端子付きのＤ−
フリップフロップ ３０……レジスタ制御回路 ３１……リセット入力端子付きのＤ−フリップフロップ ４０……リセット入力の実効時間幅を拡大するためのセ
ット入力端子・リセット入力端子付きＤ−フリップフロ
ップ ５０……リセット回路 ６０……リセット回路 ６４……セット入力端子・リセット入力端子付きのＤ−
フリップフロップ ＣＫ……クロック入力 ＲＳ_IN……リセット入力 Ｒ_OUT ……リセット出力 Ｒ_OUT ′…リセット出力 Ｔ１……遅延時間 ／ＤＲＥＳＥＴ……遅延有効化信号 ／ＢＵＳＹ……ビジィ信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵに対するリセット操作手段を備え
   るとともに、ＣＰＵは前記リセット操作手段の操作を直
   ちに認識する入力ポートをもち、前記リセット操作手段
   とＣＰＵのリセット入力ポートとの間に遅延手段を介在
   させ、ＣＰＵはリセット操作の認識時点から前記遅延手
   段による遅延されたリセット入力の時点までの間に処理
   に時間のかかるデバイスに対する所要の処理を終了する
   ことを特徴とする情報処理装置のリセット遅延装置。
2. 【請求項２】 リセット操作手段と遅延手段との間に前
   記リセット操作手段によるリセット操作信号の持続時間
   を延長化する信号時間延長手段を介在してあることを特
   徴とする請求項１に記載の情報処理装置のリセット遅延
   装置。
3. 【請求項３】 リセット操作手段によるリセット操作か
   ら遅延手段により実際にＣＰＵにリセットがかかるまで
   の間に別の１回以上のリセット操作が行われたとき、１
   回目のリセット操作による実際のＣＰＵリセット動作に
   連動して２回目以降のリセット操作による遅延手段での
   遅延動作をリセットする遅延動作制限手段を備えたこと
   を特徴とする請求項１または請求項２に記載の情報処理
   装置のリセット遅延装置。
4. 【請求項４】 遅延手段をアクティブにする状態とイン
   アクティブにする状態とに切り換える遅延手段制御手段
   を備えたことを特徴とする請求項１から請求項３までの
   いずれかに記載の情報処理装置のリセット遅延装置。