JP2006072935A - 半導体装置及びデータ書き込み制御方法 - Google Patents

Abstract

【課題】本発明は、レジスタへの設定禁止値の書き込みを確実に防止する半導体装置を提供することを目的とする。
【解決手段】本発明による半導体装置は、ライト信号のアサートに応答してデータバスのデータを取り込み保持するデータ保持回路と、所定の設定禁止値を格納する設定禁止値保持回路と、データ保持回路と設定禁止値保持回路とに結合され、設定禁止値保持回路に格納されている設定禁止値とデータ保持回路に保持されているデータとが一致すると禁止信号をアサートする比較回路を含み、禁止信号のアサートにより所定のレジスタへのデータの書き込みを禁止することを特徴とする。
【選択図】 図２

Description

本発明は、一般に半導体装置及びデータ書き込み制御方法に関し、詳しくはレジスタへのデータ設定を制御する回路を含む半導体装置及びレジスタへのデータ書き込みの制御方法に関する。

半導体チップ内には半導体で構成された回路としてＣＰＵ及び種々のリソースが設けられている。ＣＰＵ或いはリソースである半導体回路には、動作モードを規定する目的等のために通常１つ又は複数のレジスタが設けられており、所望の設定値を設定することによりその動作を制御することができる。このようなレジスタにユーザが誤って設定禁止値を設定してしまった場合や、ノイズ発生により設定禁止値が設定されてしまった場合等には、半導体回路が誤動作してチップが暴走してしまう可能性がある。

リソース回路としては、クロック生成回路、タイマ回路、Ａ／Ｄコンバータ、通信マクロ等がある。例えば通信マクロなどのクロックに同期して動作するリソース回路においては、適切に動作可能なクロックの範囲が定められており、例えばクロック周波数１０ＭＨｚから５０ＭＨｚの範囲内でなら適切に動作可能であると保障されている。このような場合に、誤って１００ＭＨｚをクロック周波数に設定してしまうと、リソース回路が補償範囲外で動作することになり、半導体チップが暴走する可能性がある。また例えばＡ／Ｄコンバータにおいて適切な変換スピードが一秒当たり１Ｍサンプリングである場合に、変換スピードを１０Ｍサンプリングに設定してしまうと、適切なＡ／Ｄ変換動作を行うことができなくなってしまう。

レジスタに誤った設定値が設定されることを防ぐ技術として、特許文献１には、設定レジスタと同一のアドレスが割り当てられている鍵データレジスタを設け、鍵データレジスタに所定のデータと同一のデータを書き込んだ時のみ鍵開放指示信号が出力されて、設定レジスタへの書き込みを可能とする構成が開示されている。これにより、設定レジスタの書き込みを容易に行うことができなくなり、設定レジスタへの誤書込みを防止することができる。
特開２００３−１５０４４８号公報

特許文献１の構成では、レジスタへの書き込み時に所定の手順により鍵開放処理を実行する必要があるために、制御が複雑になると共に、頻繁にレジスタの書き換えを実行する場合には鍵開放処理のための処理時間が無視できなくなるという問題がある。またユーザがレジスタへの設定を意図しているが誤って設定禁止値を書き込もうとしている場合等には、鍵開放処理を介して設定禁止値の書き込みが問題なく実行されてしまうという問題がある。即ち、鍵となる鍵データレジスタの値はチェックしているが、レジスタへの設定値自体をチェックしてはいないので、誤った設定値を書き込もうと意図した場合に対処することができない。

以上を鑑みて、本発明は、レジスタへの設定禁止値の書き込みを確実に防止する半導体装置を提供することを目的とする。

本発明による半導体装置は、ライト信号のアサートに応答してデータバスのデータを取り込み保持するデータ保持回路と、所定の設定禁止値を格納する設定禁止値保持回路と、該データ保持回路と該設定禁止値保持回路とに結合され、該設定禁止値保持回路に格納されている該設定禁止値と該データ保持回路に保持されている該データとが一致すると禁止信号をアサートする比較回路を含み、該禁止信号のアサートにより所定のレジスタへの該データの書き込みを禁止することを特徴とする。

本発明によるレジスタにデータを書き込む動作を制御するデータ書き込み制御方法は、該レジスタに該データを書き込むために該データをデータバスに送出し、該データバスを監視することにより該データバスに現れたデータと該レジスタの設定禁止値とを比較し、該比較により該データと該設定禁止値との一致が検出されると該データの該レジスタへの書き込みを禁止する各段階を含むことを特徴とする。

本発明の少なくとも１つの実施例によれば、書き込みデータと設定禁止値とを比較して、両者が一致すると禁止信号をアサートする。この禁止信号のアサートにより、所定のレジスタへのデータの書き込みを禁止することで、所定のレジスタに対する所定の設定禁止値の書き込み動作を防止することが可能となる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図１は、本発明による半導体装置の概略構成を示す構成図である。図１の半導体装置は、ＣＰＵ１０、リソース１１、リソース１２、監視回路１３、及びバス１４を含む。ＣＰＵ１０、リソース１１、リソース１２、及び監視回路１３は、アドレスバス及びデータバスを含むバス１４を介して相互に接続される。またバス１４は、ライト信号、リード信号、リセット信号等を伝送するための制御バスを更に含む。リソース１１及びリソース１２には、動作モード設定などの目的のためのレジスタが設けられている。監視回路１３は、バス１４上のライト信号、アドレス信号、及びデータ信号を監視することにより、所定のアドレスが割り当てられたレジスタに対する所定の設定禁止値の書き込み動作を検出する。

なおここで監視対象となるレジスタは、リソース１１又はリソース１２内のレジスタに限られず、他のバスマスターからＣＰＵ１０内のレジスタに書き込み可能な構成である場合等には、そのようなＣＰＵ１０内のレジスタも監視対象とすることができる。即ち図１の半導体装置内部において、バス１４を介してライト信号、アドレス信号、及びデータ信号によりデータを所定のアドレスに書き込む場合において、書き込み対象となる任意のレジスタを監視回路１３の監視対象とすることができる。

監視回路１３は、所定のアドレスのレジスタに対する所定の設定禁止値の書き込み動作を検出すると、リセット信号をアサートする。リセット信号がアサートされることにより、図１の半導体装置内部の全ての回路がリセットされる。これにより、所定のアドレスのレジスタに対する所定の設定禁止値の書き込み動作を防止することが可能となる。

図２は、監視回路１３の構成の一例を示す構成図である。図２において監視回路１３は、データ保持回路２１、設定禁止値保持回路２２、デコーダ２３、及び比較回路２４を含む。データ保持回路２１は、バス１４のライト信号がアサートされるとバス１４のデータバスのデータを内部レジスタに取り込んで格納する。格納されたデータは比較回路２４に供給される。このデータは、書き込み先のレジスタのアドレスに関わらずに、半導体装置内の何れかのレジスタに対して書き込み動作が実行されようとしているときの書き込みデータである。

デコーダ２３は、バス１４のアドレスバスのアドレス信号をデコードする。アドレス信号が監視対象のレジスタのアドレスと一致する場合に、デコーダ２３は、設定禁止値保持回路２２に対して読み出し信号をアサートすると共に、比較回路２４に対して比較結果出力信号をアサートする。

設定禁止値保持回路２２は、監視対象のレジスタの設定禁止値を格納するレジスタを含む。デコーダ２３からの読み出し信号がアサートされると、設定禁止値保持回路２２は、内部レジスタに格納されている設定禁止値を比較回路２４に供給する。

比較回路２４は、データ保持回路２１から供給される書き込みデータと、設定禁止値保持回路２２から供給される設定禁止値とを比較する。書き込みデータと設定禁止値とが一致し、且つデコーダ２３からの比較結果出力信号がアサートされる場合に、比較回路２４はその出力であるリセット信号をアサートする。リセット信号がアサートされることにより、図１の半導体装置内部の全ての回路がリセットされる。これにより、所定のアドレスのレジスタに対する所定の設定禁止値の書き込み動作を防止することが可能となる。

図３は、比較回路２４の回路構成の一例を示す回路図である。図３の比較回路２４は、ＥＯＲ回路３１とＯＲ回路３２とを含む。ＥＯＲ回路３１は、データ保持回路２１から供給される書き込みデータと設定禁止値保持回路２２から供給される設定禁止値との各ビット毎の排他的論理和を求め、その結果をＯＲ回路３２に供給する。排他的論理和の結果は、書き込みデータと設定禁止値との間で値が異なるビット位置ではＨＩＧＨとなり、値が一致するビット位置ではＬＯＷとなる信号である。即ち、書き込みデータと設定禁止値とが完全に一致する場合には、排他的論理和の結果の全てのビットがＬＯＷとなる。

ＯＲ回路３２は、排他的論理和の結果の全てのビットとデコーダ２３から供給される比較結果出力信号との論理和をとる。比較結果出力信号は、ＬＯＷがアサート状態である負論理信号であり、書き込みアドレスと監視対象アドレスとが一致した場合にＬＯＷになる。従ってＯＲ回路３２は、書き込みデータと設定禁止値とが完全に一致し且つ書き込みアドレスと監視対象アドレスとが一致した場合にのみ、その出力であるリセット信号がＬＯＷとなる。この場合のリセット信号はＬＯＷがアサート状態である負論理信号であり、ＬＯＷ出力に応答して各回路のリセット動作が実行される。

設定禁止値保持回路２２の出力は常に何らかの値をとるので、この値と書き込みデータとが偶然に一致してしまうと、ＥＯＲ回路３１の出力は、書き込みデータと設定禁止値とが完全に一致した場合と同一となる。このような場合にリセット信号がアサートされてしまうことを防ぐためには、図３に示すＯＲ回路３２を用いた構成等を用いて、比較結果出力信号により比較結果を出力するか否かを制御することが好ましい。

以上のように上記実施例で説明した構成により、所定のアドレスのレジスタに対する所定の設定禁止値の書き込み動作が実行されたときには、リセット信号により半導体装置内部の全ての回路をリセットし、所定のアドレスのレジスタに対する所定の設定禁止値の書き込み動作を防止することが可能となる。しかし上記説明した図２の構成では、データ保持回路２１のデータ保持内容を読み出すための機能が設けられておらず、リセット原因となった書き込みデータ値を確認することができない。またリセットの原因となったアドレスを保持する機能が設けられておらず、リセット原因となった書き込み先のレジスタを特定することができない。従ってリセット動作が実行された後に、リセットの原因を追跡して解析するための十分な情報が残されていないことになる。そこで監視回路１３に、リセット原因となったアドレス値と書き込みデータ値とを保持しておいて、それらの値を読み出し可能とする機能を設けておくことが好ましい。

図４は、アドレス情報保持回路とデータ情報保持回路とを示す図である。図４のアドレス情報保持回路４１とデータ情報保持回路４２は、それぞれリセット原因となるアドレス値と書き込みデータ値とを格納しておくための回路である。これらのアドレス情報保持回路４１とデータ情報保持回路４２とを図２の監視回路１３に設けることで、リセットの原因を追跡して解析するために用いることができる。なおここでデータ情報保持回路４２は、データ保持回路２１を置き換える形で設ければよい。

アドレス情報保持回路４１は、ライト信号がアサートされると、バス１４のアドレスバスのアドレス信号を内部レジスタに取り込んで格納する。データ情報保持回路４２は、ライト信号がアサートされると、バス１４のデータバスのデータ信号を内部レジスタに取り込んで格納する。前述のような監視回路１３の動作により所定のアドレスのレジスタに対する所定の設定禁止値の書き込み動作が検出されると、半導体装置の各回路がリセットされる。アドレス情報保持回路４１及びデータ情報保持回路４２の内部レジスタは、このリセット動作により初期化されないように構成しておく。

リセット後に、バス１４のアドレスバスのアドレス信号によりアドレス情報保持回路４１に割り当てられたアドレスを指定し、更にリード信号をアサートすることで、アドレス情報保持回路４１のデータ保持内容（リセット原因をなしたアドレス値）を読み出すことができる。また同様に、バス１４のアドレスバスのアドレス信号によりデータ情報保持回路４２に割り当てられたアドレスを指定し、更にリード信号をアサートすることで、データ情報保持回路４２のデータ保持内容（リセット原因をなした書き込みデータ値）を読み出すことができる。この際、データ情報保持回路４２に割り当てるアドレスは、半導体装置内の他のレジスタに割り当てられているアドレスとは異なるアドレスとしておく必要がある。これは、同一のアドレスを割り当てたのでは、データ読み出し時にデータが衝突してしまうからである。これはアドレス情報保持回路４１についても同様である。

図５は、データ情報保持回路４２の構成の一例を示す図である。図５のデータ情報保持回路４２は、レジスタ５１、デコーダ５２、及び出力制御回路５３を含む。レジスタ５１は、バス１４のデータバス１４ａに接続される。またデコーダ５２は、バス１４のアドレス１４ｂに接続される。レジスタ５１は、ライト信号がアサートされると、バス１４のデータバス１４ａに現れているデータを取り込んで格納する。デコーダ５２は、バス１４のアドレス１４ｂから供給されるアドレス信号をデコードし、アドレス信号がデータ情報保持回路４２に割り当てられているアドレスに一致するときに、出力制御回路５３に供給する信号をアサートする。出力制御回路５３は、デコーダ５２から供給される信号がアサートされ且つリード信号がアサートされると、レジスタ５１の保持内容をデータバス１４ａに出力する。なおレジスタ５１の出力は、出力制御回路５３の入力に接続されるだけでなく、図２の比較回路２４にも直接に接続される。

アドレス情報保持回路４１もデータ情報保持回路４２と同様に構成することができる。但しアドレス情報保持回路４１の場合には、保持する内容がアドレス信号であるので、図５のレジスタ５１は、データバス１４ａではなくアドレス１４ｂに接続される。このようにすることで、ライト信号がアサートされたときに、書き込みデータ値ではなく書き込み先を示すアドレス信号をレジスタ５１に取り込んで格納することができる。

図６は、設定禁止値保持回路２２の実施形態の一例の構成を示す図である。図６の設定禁止値保持回路２２は、複数のレジスタに対してそれぞれ所定の設定禁止値を保持する回路である。

図６の設定禁止値保持回路２２は、設定禁止値レジスタ６１乃至６３とセレクタ６４とを含む。設定禁止値レジスタ６１乃至６３には、ＸＸ番地の監視対象のレジスタに対する設定禁止値、ＸＸ＋１番地の監視対象のレジスタに対する設定禁止値、ＸＸ＋２番地の監視対象のレジスタに対する設定禁止値がそれぞれ格納してある。この例ではアドレス番地を連番としたが、連番である必要は無く、監視対象とする任意のレジスタの番地であってよい。

デコーダ２３は、バス１４（図２）のアドレスバスのアドレス信号をデコードする。アドレス信号が監視対象のレジスタのアドレス（ＸＸ、ＸＸ＋１、ＸＸ＋２）の何れかと一致する場合に、デコーダ２３は、入力アドレスに対応する読み出し信号（セレクト信号）をセレクタ６４に対して選択的にアサートする。セレクタ６４は、選択的にアサートされた読み出し信号に応じて、設定禁止値レジスタ６１乃至６３から供給される設定禁止値のうちの対応する一つを選択して出力する。選択出力された設定禁止値は、図２の比較回路２４に供給される。

このように図６の設定禁止値保持回路２２の構成では、複数の監視対象レジスタに対してそれぞれ対応する複数の設定禁止値レジスタを設け、それぞれに対応する設定禁止値を格納しておく。これにより、複数の異なる番地の監視対象レジスタを同時に監視することが可能になる。

上記設定禁止値保持回路２２の構成では、１つの監視対象レジスタについては１つの設定禁止値しか監視対象とすることができない。しかし１つの監視対象レジスタにおいて、設定禁止値は１つに限られるものではなく、複数の設定禁止値の何れが書き込まれても誤動作の原因となる場合がある。そこで、１つの監視対象レジスタについて複数の設定禁止値を監視可能とする構成とすることが好ましい場合がある。

図７は、監視回路の実施例の変形例の構成を示す図である。図７の監視回路１３ａにおいては、１つの監視対象レジスタについて複数の設定禁止値を監視可能とする構成となっている。図７において、図２と同一の構成要素は同一の番号で参照る。

図７の監視回路１３ａは、データ保持回路２１、デコーダ２３ａ、デコーダ２３ｂ、設定禁止値レジスタ７１乃至７６、データ出力選択回路７７、データ出力選択回路７８、比較回路２４ａ乃至２４ｂ、及びＯＲ回路７９を含む。

データ保持回路２１は、ライト信号がアサートされるとデータバスのデータを内部レジスタに取り込んで格納する。格納されたデータは比較回路２４ａ乃至２４ｃに供給される。このデータは、書き込み先のレジスタのアドレスに関わらずに、半導体装置内の何れかのレジスタに対して書き込み動作が実行されようとしているときの書き込みデータである。

設定禁止値レジスタ７１及び７２には、ＸＸ番地の監視対象のレジスタに対する２つの設定禁止値が格納されている。設定禁止値レジスタ７３、７４、及び７５には、ＸＸ＋１番地の監視対象のレジスタに対する３つの設定禁止値が格納されている。設定禁止値レジスタ７６には、ＸＸ＋２番地の監視対象のレジスタに対する１つの設定禁止値が格納されている。この例ではアドレス番地を連番としたが、連番である必要は無く、監視対象とする任意のレジスタの番地であってよい。

デコーダ２３ａ及び２３ｂは、バス１４（図２）のアドレスバスのアドレス信号をデコードする。アドレス信号が監視対象のレジスタのアドレス（ＸＸ、ＸＸ＋１、ＸＸ＋２）の何れかと一致する場合に、デコーダ２３ａ及び２３ｂは、入力アドレスに対応する読み出し信号（セレクト信号）をデータ出力選択回路７７及び７８に対してアサートする。データ出力選択回路７７は、アサートされた読み出し信号に応じて、設定禁止値レジスタ７１、７３、７６から供給される３つの設定禁止値のうちの対応する一つを選択して出力する。またデータ出力選択回路７８は、アサートされた読み出し信号に応じて、設定禁止値レジスタ７２及び７４から供給される２つの設定禁止値のうちの対応する一つを選択して出力する。データ出力選択回路７７及び７８により選択出力された設定禁止値は、比較回路２４ａ及び２４ｂにそれぞれ供給される。また設定禁止値レジスタ７５の設定禁止値は、比較回路２４にそのまま供給される。

比較回路２４ａ乃至２４ｃは、データ保持回路２１から供給される書き込みデータと、設定禁止値レジスタから供給される設定禁止値とを比較する。書き込みデータと設定禁止値とが一致する場合に、比較回路２４ａ乃至２４ｃはその出力であるリセット信号をアサートする。この場合のリセット信号は正論理であり、ＯＲ回路７９により比較回路２４ａ乃至２４ｃからのそれぞれのリセット信号の論理和を取ることにより、監視対象レジスタにおいて１つ又は複数存在する設定禁止値のうちの何れかについて書き込み動作が実行されると、ＯＲ回路７９からリセット信号をアサートすることができる。このリセット信号のアサートにより、図１の半導体装置内部の全ての回路がリセットされる。これにより、複数の監視対象レジスタについてそれぞれ１つ又は複数の設定禁止値を監視することにより、監視対象のレジスタに対する何れかの設定禁止値の書き込み動作を防止することが可能となる。

なお図７の構成においても、図２のような比較結果出力信号を用いることにより、比較結果の出力動作を制御する構成としてよい。このような構成を用いれば、偶然の一致によりリセット信号がアサートされてしまう状況を防ぐことができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

上記実施例では、監視対象のレジスタに対する設定禁止値の書き込み動作を検出するとリセット信号を生成する構成としたが、リセット信号ではなくマスク信号を生成して、このマスク信号により監視対象へのレジスタ書き込み動作が防止される構成としてもよい。この際、通常の構成では、書き込みデータ信号及び書き込み先を示すアドレス信号がバスに供給され、ライト信号がアサートされた時点で、監視対象のレジスタにはデータが書き込まれてしまう。そこで例えば、監視対象のレジスタにおいてはタイミングを遅らせてデータを取り込むようにし、マスク信号がアサートされない場合にはそのままデータを取り込み、マスク信号がアサートされた場合にはデータ取り込みを行わないようにする構成とすればよい。

本発明による半導体装置の概略構成を示す構成図である。 監視回路の構成の一例を示す構成図である。 比較回路の回路構成の一例を示す回路図である。 アドレス情報保持回路とデータ情報保持回路とを示す図である。 データ情報保持回路の構成の一例を示す図である。 設定禁止値保持回路の実施形態の一例の構成を示す図である。 監視回路の実施例の変形例の構成を示す図である。

符号の説明

１０ ＣＰＵ
１１ リソース
１２ リソース
１３ 監視回路
１４ バス
２１ データ保持回路
２２ 設定禁止値保持回路
２３ デコーダ
２４ 比較回路

Claims (10)

1. ライト信号のアサートに応答してデータバスのデータを取り込み保持するデータ保持回路と、
   所定の設定禁止値を格納する設定禁止値保持回路と、
   該データ保持回路と該設定禁止値保持回路とに結合され、該設定禁止値保持回路に格納されている該設定禁止値と該データ保持回路に保持されている該データとが一致すると禁止信号をアサートする比較回路
   を含み、該禁止信号のアサートにより所定のレジスタへの該データの書き込みを禁止することを特徴とする半導体装置。
2. 該禁止信号は該半導体装置をリセットするリセット信号であることを特徴とする請求項１記載の半導体装置。
3. 該設定禁止値保持回路は、アドレスバスに現れるアドレスが該所定のレジスタのアドレスに一致すると該設定禁止値を該比較回路に供給することを特徴とする請求項１記載の半導体装置。
4. 該比較回路は、該設定禁止値と該データとが一致し且つアドレスバスに現れるアドレスが該所定のレジスタのアドレスに一致すると該禁止信号をアサートすることを特徴とする請求項１記載の半導体装置。
5. 該データ保持回路には所定のアドレスが割り当てられており、アドレスバスに該所定のアドレスが現れ且つリード信号がアサートされると該データ保持回路は保持している該データを該データバスに出力することを特徴とする請求項１記載の半導体装置。
6. 該ライト信号のアサートに応答してアドレスバスのアドレスを取り込み保持し、アドレスバスに所定のアドレスが現れ且つリード信号がアサートされると保持している該アドレスを該データバスに出力するアドレス情報保持回路を更に含むことを特徴とする請求項１記載の半導体装置。
7. 該設定禁止値保持回路は、
   設定禁止値をそれぞれ格納する複数の設定禁止値レジスタと、
   アドレスバスに現れるアドレスに応じて該複数の設定禁止値レジスタの設定禁止値の１つを選択して該比較回路に供給するデータ出力選択回路
   を含むことを特徴とする請求項１記載の半導体装置。
8. 該設定禁止値保持回路は、
   設定禁止値をそれぞれ格納する複数の設定禁止値レジスタと、
   アドレスバスに現れるアドレスに応じて該複数の設定禁止値レジスタの設定禁止値の少なくとも２つを選択して該比較回路に供給するデータ出力選択回路
   を含み、該比較回路は、該少なくとも２つの設定禁止値の何れかと該データ保持回路に保持されている該データとが一致すると該禁止信号をアサートすることを特徴とする請求項１記載の半導体装置。
9. レジスタにデータを書き込む動作を制御するデータ書き込み制御方法であって、
   該レジスタに該データを書き込むために該データをデータバスに送出し、
   該データバスを監視することにより該データバスに現れたデータと該レジスタの設定禁止値とを比較し、
   該比較により該データと該設定禁止値との一致が検出されると該データの該レジスタへの書き込みを禁止する
   各段階を含むことを特徴とするデータ書き込み制御方法。
10. 該書き込みを禁止する段階は該レジスタを含む回路をリセットする段階であることを特徴とする請求項９記載のデータ書き込み制御方法。
    

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