JPH11110294A - マイクロコンピュータ及び情報処理装置 - Google Patents

マイクロコンピュータ及び情報処理装置

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JPH11110294A
JPH11110294A JP9268838A JP26883897A JPH11110294A JP H11110294 A JPH11110294 A JP H11110294A JP 9268838 A JP9268838 A JP 9268838A JP 26883897 A JP26883897 A JP 26883897A JP H11110294 A JPH11110294 A JP H11110294A
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JP
Japan
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memory
bus
address
write
cpu
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JP9268838A
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Yuki Sotai
由起 早貸
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
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    • G06F12/1441—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a range

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Abstract

(57)【要約】 【課題】 この発明は、記憶情報の機密保護ならびに安
全性の確保を達成し得るマイクロコンピュータ及び情報
処理装置を提供することを課題とする。 【解決手段】 この発明は、マイクロコンピュータ１に
内蔵されるメモリ３に対して外部からのアクセスを禁止
する記憶領域のアドレスを読み出し禁止領域指定レジス
タ１３又は書き込み禁止領域指定レジスタ１４に設定
し、アクセスアドレスがそれぞれのレジスタに設定され
たアドレスに含まれる場合はメモリ３へのアクセスを禁
止するように構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、外部のアクセス
から記憶内容を保護したメモリを備えたマイクロコンピ
ュータ及び情報処理装置に関する。
【０００２】
【従来の技術】ＣＰＵ（演算処理装置）により制御され
るシステムは、バス制御の観点から見ると例えばＣＰ
Ｕ、ＣＰＵ以外のバスマスタ、メモリ及びペリフェラル
等により構成される。このようなシステムでは、近年の
プロセス技術の進歩によりＣＰＵにメモリが混載されて
１チップ化されたマイクロコンピュータを備えているも
のが多くなっている。このようなシステムは、例えば図
３に示すようにＣＰＵ１０１とメモリ１０２を有するマ
イクロコンピュータ１０３と、外部バスマスタ１０４、
メモリ１０５又はペリフェラルから構成される。これら
の構成要素は、データバス１０６、アドレスバス１０
７、制御信号線１０８により相互接続され、バス権を採
ったＣＰＵ１０１又は外部バスマスタ１０４のデバイス
がこれらのバス／信号をドライブしていた。
【０００３】マイコン１０３に内蔵されたメモリ１０２
への外部バスマスタ１０４からのアクセスに関しては、
メモリ１０２のプログラムが格納された領域にアクセス
を許可する必要はないが、メモリ１０２のデータが格納
された領域においては外部バスマスタ１０４がアクセス
する可能性がある。
【０００４】バス権取得のメカニズムは、一般的に図４
のタイミングチャートに示すようにバス権要求信号（Ｂ
ＲＥＱバー）とバス権譲渡承認信号（ＢＡＣＫバー）の
２つの信号のハンドシェークにより実現される。バス権
を支配するＣＰＵ１０１に対して外部バスマスタ１０４
がバス権を要求する場合には、まず外部バスマスタ１０
４がバス権要求のためバス権要求信号をアサートし、こ
れに対してＣＰＵ１０１がバス権を譲渡できる状態であ
ればバス権譲渡承認信号をアサートする。外部バスマス
タ１０４はバス権譲渡承認信号のアサートを受けて自分
自身がバスマスタになったことを認知し、バス権を取得
しバスをドライブする。外部バスマスタ１０４はバス権
が不要になった時はバス権要求信号をネゲートしてＣＰ
Ｕ１０１に知らせる。ＣＰＵ１０１は外部バスマスタ１
０４からバス権要求信号のネゲートを受けてバス権譲渡
承認信号をネゲートし、再びＣＰＵ１０１自身がバス権
を取得しバスのドライブを始める。このように、マイコ
ン１０３に内蔵されたメモリ１０２は、外部から容易に
アクセスすることができる。
【０００５】一方、メモリ１０２は機密保持の観点から
外部からのデータの読み出し／書き込みを制限する必要
がある。しかしながら、上述したように外部からメモリ
１０２へのアクセスが容易に行い得るような場合には、
図５に示すようにマイコン１０３に動作クロック（ＣＬ
ＯＣＫ）を入力し、適当なタイミングでリセット信号
（ＲＥＳＥＴバー）のアサート／ネゲートを行い、バス
権要求信号（ＢＲＥＱバー）をアサートするという極め
て簡単な手法により、外部からメモリ１０２のアクセス
が可能になっていた。
【０００６】
【発明が解決しようとする課題】以上説明したように、
外部からアクセス可能なメモリを備えた従来のマイコン
にあっては、ＣＰＵ内のアドレスバス及びデータバスの
バス権を取得するだけで外部のバスマスタがマイコン内
のメモリを容易にアクセスすることが可能であった。こ
のため、極めて簡単な手法によって、メモリに記憶され
た記憶情報が外部に読み出されたり、あるいは記憶情報
が外部から書き換えられ、記憶情報を保護することが困
難であるという不具合を招いていた。
【０００７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、記憶情報の機
密保護ならびに安全性の確保を達成し得るマイクロコン
ピュータ及び情報処理装置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、記憶情報を外部からアクセ
ス可能なメモリと、前記メモリとの間に設けられたアド
レスバスとデータバスのバス権を支配し、外部からバス
権の要求を受けて受け付けるとバス権を与えて前記バス
の使用を許可するＣＰＵと、前記メモリの記憶領域に対
して外部からのアクセスを禁止する記憶領域を示すアク
セス禁止アドレスを保持するレジスタと、外部にバス権
が与えられて前記メモリが外部から読み出し又は書き込
みアクセスされた時に、アクセスアドレスと前記レジス
タに保持されたアクセス禁止アドレスを比較し、アクセ
スアドレスがアクセス禁止アドレスに含まれている場合
には、前記メモリの読み出しアドレスに対応した記憶情
報の外部への読み出し又は外部から与えられた書き込み
データの前記メモリへの書き込みを禁止する制御回路と
を有することを特徴とする。
【０００９】請求項２記載の発明は、請求項１記載のマ
イクロコンピュータにおいて、前記アクセス禁止アドレ
スは、前記メモリにプログラムが格納された記憶領域又
は特定のデータが格納された記憶領域を示すアドレスで
あることを特徴とする。
【００１０】請求項３記載の発明は、ＣＰＵと、このＣ
ＰＵ及び外部からアクセス可能なメモリと、前記ＣＰＵ
又は外部から前記メモリにアクセスアドレスが転送され
るアドレスバスと、前記ＣＰＵ又は外部と前記メモリと
の間を入出力するデータが転送されるデータバスと、前
記メモリの読み出しが行われる際に、前記ＣＰＵ又は外
部から前記メモリに読み出し制御信号が転送される読み
出し制御信号線と、前記メモリの書き込みが行われる際
に、前記ＣＰＵ又は外部から前記メモリに書き込み制御
信号が転送される書き込み制御信号線と、前記データバ
スと外部との入出力を制御する入出力バッファと、前記
アドレスバスのアドレスを受けて前記メモリを許可状態
に選択するアドレスデコーダと、前記書き込み制御信号
と書き込み許可信号により前記メモリを書き込み可能状
態とするゲートと、前記入出力バッファのデータ出力を
制御する出力許可信号を生成して、前記入出力バッファ
に供給する出力制御回路と、書き込み許可信号を生成し
て前記ゲートに供給する書き込み制御回路とを有するこ
とを特徴とする。
【００１１】請求項４記載の発明は、ＣＰＵと、このＣ
ＰＵ及び外部からアクセス可能なメモリと、前記ＣＰＵ
又は外部から前記メモリに読み出しアドレスが転送され
るアドレスバスと、前記ＣＰＵ又は外部と前記メモリと
の間を入出力するデータが転送されるデータバスと、前
記メモリの読み出しが行われる際に、前記ＣＰＵ又は外
部から前記メモリに読み出し制御信号が転送される読み
出し制御信号線と、前記データバスと外部との入出力を
制御する入出力バッファと、前記入出力バッファのデー
タ出力を制御する出力許可信号を生成して、前記入出力
バッファに供給する出力制御回路とを有することを特徴
とする。
【００１２】請求項５記載の発明は、請求項３又は４記
載のマイクロコンピュータにおいて、前記出力制御回路
は、読み出し禁止指定レジスタを有することを特徴とす
る。
【００１３】請求項６記載の発明は、請求項５記載のマ
イクロコンピュータにおいて、前記読み出し禁止指定レ
ジスタは、前記メモリの外部からの読み出しを禁止する
記憶領域を設定する情報を有することを特徴とする。
【００１４】請求項７記載の発明は、請求項３又は４記
載のマイクロコンピュータにおいて、前記出力制御回路
は、前記ＣＰＵがバスマスタでかつ書き込みサイクルで
ある場合、あるいは外部バスマスタがバス権を取得して
バスマスタでかつ読み出しサイクルであり、前記読み出
しアドレスが禁止領域に含まれない場合には、出力許可
信号を出力することを特徴とする。
【００１５】請求項８記載の発明は、請求項３又は４記
載のマイクロコンピュータにおいて、前記出力制御回路
は、読み出しアドレスが読み出しを禁止する領域に含ま
れるか否かを判別する禁止領域比較回路を有することを
特徴とする。
【００１６】請求項９記載の発明は、ＣＰＵと、このＣ
ＰＵ及び外部からアクセス可能なメモリと、前記ＣＰＵ
又は外部から前記メモリに書き込みアドレスが転送され
るアドレスバスと、前記ＣＰＵ又は外部と前記メモリと
の間を入出力するデータが転送されるデータバスと、前
記メモリの書き込みが行われる際に、前記ＣＰＵ又は外
部から前記メモリに書き込み制御信号が転送される書き
込み制御信号線と、前記書き込み制御信号と書き込み許
可信号の論理積をとり前記メモリを書き込み可能状態と
するゲートと、書き込み許可信号を生成して前記ゲート
に供給する書き込み制御回路とを有することを特徴とす
る。
【００１７】請求項１０記載の発明は、請求項３又は９
記載のマイクロコンピュータにおいて、前記書き込み制
御回路は、書き込み禁止指定レジスタを有することを特
徴とする。
【００１８】請求項１１記載の発明は、請求項１０記載
のマイクロコンピュータにおいて、前記書き込み禁止指
定レジスタは、前記メモリの外部からの書き込みを禁止
する記憶領域を設定する情報を有することを特徴とす
る。
【００１９】請求項１２記載の発明は、請求項３又は９
記載のマイクロコンピュータにおいて、前記書き込み制
御回路は、外部バスマスタがバス権を取得してバスマス
タでかつ書き込みサイクルであり、前記書き込みアドレ
スが禁止領域に含まれない場合には、書き込み許可信号
を出力することを特徴とする。
【００２０】請求項１３記載の発明は、請求項３又は９
記載のマイクロコンピュータにおいて、前記書き込み制
御回路は、書き込みアドレスが書き込みを禁止する領域
に含まれるか否かを判別する禁止領域比較回路を有する
ことを特徴とする。
【００２１】請求項１４記載の発明は、記憶情報を外部
からアクセス可能なメモリと、前記メモリとの間に設け
られたアドレスバスとデータバスのバス権を支配し、外
部からバス権の要求を受けて受け付けるとバス権を与え
て前記バスの使用を許可するＣＰＵと、前記メモリの記
憶領域に対して外部からのアクセスを禁止する記憶領域
を示すアクセス禁止アドレスを保持するレジスタと、外
部にバス権が与えられて前記メモリが外部から読み出し
又は書き込みアクセスされた時に、アクセスアドレスと
前記レジスタに保持されたアクセス禁止アドレスを比較
し、アクセスアドレスがアクセス禁止アドレスに含まれ
ている場合には、前記メモリの読み出しアドレスに対応
した記憶情報の外部への読み出し又は外部から与えられ
た書き込みデータの前記メモリへの書き込みを禁止する
制御回路とを有するマイクロコンピュータと、前記ＣＰ
Ｕにバス権を要求するバス権要求信号を出力し、要求が
受け付けられて前記ＣＰＵからバス権許可信号を受けて
バス権を取得すると、前記アドレスバス及びデータバス
を介して前記メモリをアクセスする外部バスマスタとを
有することを特徴とする。
【００２２】請求項１５記載の発明は、請求項１４記載
の情報処理装置において、前記ＣＰＵ又は前記外部バス
マスタがアクセス可能な外部メモリを備えてなることを
特徴とする。
【００２３】請求項１６記載の発明は、請求項１５記載
の情報処理装置において、前記マイクロコンピュータは
１チップ化され、前記外部バスマスタと前記外部メモリ
は１チップ化されてなることを特徴とする。
【００２４】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
【００２５】図１は本発明の一実施形態に係わるマイク
ロコンピュータの構成を示す図である。
【００２６】図１において、マイクロコンピュータ１
は、種々の演算処理を行い制御中枢となるＣＰＵ２と、
ＣＰＵ２ならびに外部からアクセス可能な例えばフラッ
シュメモリやＳＲＡＭ、ＤＲＡＭ、ＭＲＯＭ等のメモリ
３と、ＣＰＵ２又は外部からメモリ３にアクセスアドレ
スが転送されるアドレスバス４と、ＣＰＵ２又は外部と
メモリ３との間を入出力するデータが転送されるデータ
バス５と、メモリ３の読み出しが行われる際にＣＰＵ２
又は外部からメモリ３に読み出し制御信号（ＲＤ信号）
が転送される読み出し制御信号線６と、メモリ３の書き
込みが行われる際にＣＰＵ２又は外部からメモリ３に書
き込み制御信号（ＷＲ信号）が転送される書き込み制御
信号線７と、データバス５と外部とのデータの入出力を
制御する入出力バッファ８と、アドレスバス４のアドレ
スを受けてメモリ３をイネーブル状態に選択するアドレ
スデコーダ９と、書き込み制御信号とライトイネーブル
（ＷＥ）信号の論理積をとりメモリ３を書き込み可能状
態とするＡＮＤ（アンド）ゲート１０と、入出力バッフ
ァ８のデータ出力を制御するアウトプットイネーブル
（ＯＥ）信号を生成して入出力バッファ８に供給するＯ
Ｅ制御回路１１と、ライトイネーブル（ＷＥ）信号を生
成してＡＮＤゲート１０に供給するＷＥ制御回路１２を
備えて構成されている。
【００２７】ＣＰＵ２は、メモリ３の全ての記憶領域に
対してアクセス可能であり、アドレスバス４ならびにデ
ータバス５のバス権を支配する。ＣＰＵ２は、外部のバ
スマスタ（図示せず）からバス権の使用を要求するバス
権要求信号（ＢＲＥＱ）を受けて許可するとバス権譲渡
承認信号（ＢＡＣＫ）を外部バスマスタに与えてバス権
を外部バスマスタに譲渡する。
【００２８】ＯＥ制御回路１１は、読み出し禁止領域指
定レジスタ１３を備えている。読み出し禁止領域指定レ
ジスタ１３は、メモリ３の外部からの読み出しを禁止す
る記憶領域を設定する情報、例えば先頭番地と終了番地
又は先頭番地と領域の長さがマイコン１のリセット直後
のブートプログラムにより予めセットされるレジスタで
ある。ＯＥ制御回路１１は、書き込み制御信号（ＷＲ信
号）、読み出し制御信号（ＲＤ信号）、アドレスバス４
の読み出しアドレスならびにバス権譲渡承認信号（ＢＡ
ＣＫ）を受けて、ＣＰＵ２がバスマスタでかつ書き込み
サイクルである場合（ＣＰＵ２がメモリ３を書き込みア
クセスする場合）、あるいは外部バスマスタがバス権を
取得してバスマスタとなりまた読み出しサイクルでかつ
読み出しアドレスが禁止領域に含まれない場合には、Ｏ
Ｅ信号をアサートする。
【００２９】このようなＯＥ制御回路１１は、例えば図
２に示すよう、読み出し禁止領域の先頭番地を格納する
レジスタ１５と、読み出し禁止領域の終了番地を格納す
るレジスタ１６と、読み出しアドレスとレジスタ１５の
アドレスを比較して先頭番地＞読み出しアドレスを検出
するコンパレータ１７と、読み出しアドレスとレジスタ
１６のアドレスを比較して終了番地＜読み出しアドレス
を検出するコンパレータ１８と、コンパレータ１７，１
８の検出結果の論理和をとるＯＲゲート１９を有する禁
止領域比較回路２０を複数備え、かつそれぞれの禁止領
域比較回路２０の比較結果と読み出し制御信号（ＲＤ信
号）とバス権譲渡承認信号（ＢＡＣＫ）を受けるＡＮＤ
ゲート２１と、反転ゲート２２で反転されたバス権譲渡
承認信号と書き込み制御信号（ＷＲ信号）を受けるＡＮ
Ｄゲート２３と、ＡＮＤゲート２１、２３の出力を受け
てＯＥ信号を出力するＯＲゲート２４を備えて構成され
る。
【００３０】ＷＥ制御回路１２は、書き込み禁止領域指
定レジスタ１４を備えている。書き込み禁止領域指定レ
ジスタ１４は、メモリ３に外部からの書き込みを禁止す
る領域を設定する情報、例えば先頭番地と終了番地又は
先頭番地と領域の長さがマイコン１のリセット直後のブ
ートプログラムにより予めセットされるレジスタであ
る。ＷＥ制御回路１２は、書き込み制御信号（ＷＲ信
号）、読み出し制御信号（ＲＤ信号）、アドレスバス４
の書き込みアドレスならびにバス権譲渡承認信号（ＢＡ
ＣＫ）を受けて、外部バスマスタがバス権を取得してバ
スマスタとなりまた書き込みサイクルでかつ書き込みア
ドレスが禁止領域に含まれない場合に、ＷＥ信号をアサ
ートする。ＷＥ制御回路１２は、図２に示すＯＥ制御回
路に対して、例えば反転ゲート２２、ＡＮＤゲート２３
ならびにＯＲゲート２４を削除し、ＲＤ信号に代えてＷ
Ｒ信号をＡＮＤゲート２１に入力し、ＡＮＤゲート２１
の出力をＷＥ信号とすることにより実現される。
【００３１】このような構成において、外部バスマスタ
がバス権を取得してバスサイクルを開始しメモリ３をア
クセスした場合に、アクセスアドレスがアクセス禁止領
域に含まれるか否かが禁止領域比較回路２０により判別
され、含まれる場合には上述したようにＯＥ信号又はＷ
Ｅ信号が制御されてメモリ３の外部からのアクセスが不
可能となる。これにより、例えば図５に示すような簡単
な外部回路によりメモリ３の不正なアクセスを禁止する
ことができ、マイコン１に内蔵されたメモリ３の記憶情
報の機密保護ならびに安全性を確保することができる。
【００３２】なお、本発明は、メモリ３に対して読み込
みだけを禁止する、又は書き込みだけを禁止するように
してもよい。また、メモリ３の読み出し禁止領域をアク
セスした場合に、データバス５をフローティング状態と
し、あるいは割り込み処理を起動してメモリ３の該当す
るデータを消去するようにしてもよい。メモリ３のアク
セス禁止領域は、例えば外部に知られたくないプログラ
ムや特定のデータが格納された領域等に設定され、任意
の領域に設定されるものであり、全領域であってもよ
い。また、上述したマイクロコンピュータ１は、ＣＰＵ
２にバス権を要求するバス権要求信号を出力し、要求が
受け付けられてＣＰＵ２からバス権譲渡承認信号を受け
てバス権を取得すると、アドレスバス４及びデータバス
５を介してメモリ３をアクセスする外部バスマスタとと
もに情報処理装置を構築してもよく、この情報処理装置
は、ＣＰＵ２又は外部バスマスタがアクセス可能な外部
メモリを備えるようにしてもよく、さらに上記マイクロ
コンピュータ１を１チップ化し、上記外部バスマスタと
外部メモリを１チップ化するようにして様々な用途に柔
軟に対応できるようにしてもよい。
【００３３】
【発明の効果】以上説明したように、この発明によれ
ば、マイクロコンピュータに内蔵されるメモリに外部か
らのアクセスを禁止する記憶領域を設定するようにした
ので、外部からのメモリのアクセスが制限され、記憶情
報の保護ならびに安全性の確保を達成することができ
る。
【図面の簡単な説明】
【図１】本発明の一実施形態に係わるマイクロコンピュ
ータの構成を示す図である。
【図２】図１に示すＯＥ制御回路の構成を示す図であ
る。
【図３】従来のマイクロコンピュータ及び情報処理装置
の構成を示す図である。
【図４】図３に示す情報処理装置の動作タイミングチャ
ートを示す図である。
【図５】マイクロコンピュータに内蔵されたメモリをア
クセスする手法を示す図である。
【符号の説明】
１ マイクロコンピュータ ２ ＣＰＵ ３ メモリ ４ アドレスバス ５ データバス ６，７ 制御信号線 ８ 入出力バッファ ９ アドレスデコーダ １０，２１，２３ ＡＮＤゲート １１ ＯＥ制御回路 １２ ＷＥ制御回路 １３ 読み出し禁止領域指定レジスタ １４ 書き込み禁止領域指定レジスタ １５ 禁止領域先頭番地格納レジスタ １６ 禁止領域終了番地格納レジスタ １７，１８ コンパレータ １９，２４ ＯＲゲート ２０ 禁止領域比較回路 ２２ 反転ゲート

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 記憶情報を外部からアクセス可能なメモ
    リと、 前記メモリとの間に設けられたアドレスバスとデータバ
    スのバス権を支配し、外部からバス権の要求を受けて受
    け付けるとバス権を与えて前記バスの使用を許可するＣ
    ＰＵと、 前記メモリの記憶領域に対して外部からのアクセスを禁
    止する記憶領域を示すアクセス禁止アドレスを保持する
    レジスタと、 外部にバス権が与えられて前記メモリが外部から読み出
    し又は書き込みアクセスされた時に、アクセスアドレス
    と前記レジスタに保持されたアクセス禁止アドレスを比
    較し、アクセスアドレスがアクセス禁止アドレスに含ま
    れている場合には、前記メモリの読み出しアドレスに対
    応した記憶情報の外部への読み出し又は外部から与えら
    れた書き込みデータの前記メモリへの書き込みを禁止す
    る制御回路とを有することを特徴とするマイクロコンピ
    ュータ。
  2. 【請求項２】 前記アクセス禁止アドレスは、前記メモ
    リにプログラムが格納された記憶領域又は特定のデータ
    が格納された記憶領域を示すアドレスであることを特徴
    とする請求項１記載のマイクロコンピュータ。
  3. 【請求項３】 ＣＰＵと、 このＣＰＵ及び外部からアクセス可能なメモリと、 前記ＣＰＵ又は外部から前記メモリにアクセスアドレス
    が転送されるアドレスバスと、 前記ＣＰＵ又は外部と前記メモリとの間を入出力するデ
    ータが転送されるデータバスと、 前記メモリの読み出しが行われる際に、前記ＣＰＵ又は
    外部から前記メモリに読み出し制御信号が転送される読
    み出し制御信号線と、 前記メモリの書き込みが行われる際に、前記ＣＰＵ又は
    外部から前記メモリに書き込み制御信号が転送される書
    き込み制御信号線と、 前記データバスと外部との入出力を制御する入出力バッ
    ファと、 前記アドレスバスのアドレスを受けて前記メモリを許可
    状態に選択するアドレスデコーダと、 前記書き込み制御信号と書き込み許可信号により前記メ
    モリを書き込み可能状態とするゲートと、 前記入出力バッファのデータ出力を制御する出力許可信
    号を生成して、前記入出力バッファに供給する出力制御
    回路と、 書き込み許可信号を生成して前記ゲートに供給する書き
    込み制御回路とを有することを特徴とするマイクロコン
    ピュータ。
  4. 【請求項４】 ＣＰＵと、 このＣＰＵ及び外部からアクセス可能なメモリと、 前記ＣＰＵ又は外部から前記メモリに読み出しアドレス
    が転送されるアドレスバスと、 前記ＣＰＵ又は外部と前記メモリとの間を入出力するデ
    ータが転送されるデータバスと、 前記メモリの読み出しが行われる際に、前記ＣＰＵ又は
    外部から前記メモリに読み出し制御信号が転送される読
    み出し制御信号線と、 前記データバスと外部との入出力を制御する入出力バッ
    ファと、 前記入出力バッファのデータ出力を制御する出力許可信
    号を生成して、前記入出力バッファに供給する出力制御
    回路とを有することを特徴とするマイクロコンピュー
    タ。
  5. 【請求項５】 前記出力制御回路は、読み出し禁止指定
    レジスタを有することを特徴とする請求項３又は４記載
    のマイクロコンピュータ。
  6. 【請求項６】 前記読み出し禁止指定レジスタは、前記
    メモリの外部からの読み出しを禁止する記憶領域を設定
    する情報を有することを特徴とする請求項５記載のマイ
    クロコンピュータ。
  7. 【請求項７】 前記出力制御回路は、前記ＣＰＵがバス
    マスタでかつ書き込みサイクルである場合、あるいは外
    部バスマスタがバス権を取得してバスマスタでかつ読み
    出しサイクルであり、前記読み出しアドレスが禁止領域
    に含まれない場合には、出力許可信号を出力することを
    特徴とする請求項３又は４記載のマイクロコンピュー
    タ。
  8. 【請求項８】 前記出力制御回路は、読み出しアドレス
    が読み出しを禁止する領域に含まれるか否かを判別する
    禁止領域比較回路を有することを特徴とする請求項３又
    は４記載のマイクロコンピュータ。
  9. 【請求項９】 ＣＰＵと、 このＣＰＵ及び外部からアクセス可能なメモリと、 前記ＣＰＵ又は外部から前記メモリに書き込みアドレス
    が転送されるアドレスバスと、 前記ＣＰＵ又は外部と前記メモリとの間を入出力するデ
    ータが転送されるデータバスと、 前記メモリの書き込みが行われる際に、前記ＣＰＵ又は
    外部から前記メモリに書き込み制御信号が転送される書
    き込み制御信号線と、 前記書き込み制御信号と書き込み許可信号の論理積をと
    り前記メモリを書き込み可能状態とするゲートと、 書き込み許可信号を生成して前記ゲートに供給する書き
    込み制御回路とを有することを特徴とするマイクロコン
    ピュータ。
  10. 【請求項１０】 前記書き込み制御回路は、書き込み禁
    止指定レジスタを有することを特徴とする請求項３又は
    ９記載のマイクロコンピュータ。
  11. 【請求項１１】 前記書き込み禁止指定レジスタは、前
    記メモリの外部からの書き込みを禁止する記憶領域を設
    定する情報を有することを特徴とする請求項１０記載の
    マイクロコンピュータ。
  12. 【請求項１２】 前記書き込み制御回路は、外部バスマ
    スタがバス権を取得してバスマスタでかつ書き込みサイ
    クルであり、前記書き込みアドレスが禁止領域に含まれ
    ない場合には、書き込み許可信号を出力することを特徴
    とする請求項３又は９記載のマイクロコンピュータ。
  13. 【請求項１３】 前記書き込み制御回路は、書き込みア
    ドレスが書き込みを禁止する領域に含まれるか否かを判
    別する禁止領域比較回路を有することを特徴とする請求
    項３又は９記載のマイクロコンピュータ。
  14. 【請求項１４】 記憶情報を外部からアクセス可能なメ
    モリと、前記メモリとの間に設けられたアドレスバスと
    データバスのバス権を支配し、外部からバス権の要求を
    受けて受け付けるとバス権を与えて前記バスの使用を許
    可するＣＰＵと、前記メモリの記憶領域に対して外部か
    らのアクセスを禁止する記憶領域を示すアクセス禁止ア
    ドレスを保持するレジスタと、外部にバス権が与えられ
    て前記メモリが外部から読み出し又は書き込みアクセス
    された時に、アクセスアドレスと前記レジスタに保持さ
    れたアクセス禁止アドレスを比較し、アクセスアドレス
    がアクセス禁止アドレスに含まれている場合には、前記
    メモリの読み出しアドレスに対応した記憶情報の外部へ
    の読み出し又は外部から与えられた書き込みデータの前
    記メモリへの書き込みを禁止する制御回路とを有するマ
    イクロコンピュータと、 前記ＣＰＵにバス権を要求するバス権要求信号を出力
    し、要求が受け付けられて前記ＣＰＵからバス権許可信
    号を受けてバス権を取得すると、前記アドレスバス及び
    データバスを介して前記メモリをアクセスする外部バス
    マスタとを有することを特徴とする情報処理装置。
  15. 【請求項１５】 前記ＣＰＵ又は前記外部バスマスタが
    アクセス可能な外部メモリを備えてなることを特徴とす
    る請求項１４記載の情報処理装置。
  16. 【請求項１６】 前記マイクロコンピュータは１チップ
    化され、前記外部バスマスタと前記外部メモリは１チッ
    プ化されてなることを特徴とする請求項１５記載の情報
    処理装置。
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