JPH06103171A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH06103171A JPH06103171A JP4251739A JP25173992A JPH06103171A JP H06103171 A JPH06103171 A JP H06103171A JP 4251739 A JP4251739 A JP 4251739A JP 25173992 A JP25173992 A JP 25173992A JP H06103171 A JPH06103171 A JP H06103171A
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Abstract
(57)【要約】
【目的】 記憶領域上に自由な再書き込みからデータを
保護することが可能な記憶装置を提供することである。 【構成】 記憶装置に、任意のアドレスに記憶されたデ
ータの状態によって当該アドレスへのデータの書き込み
制御を行う制御手段を設ける。
保護することが可能な記憶装置を提供することである。 【構成】 記憶装置に、任意のアドレスに記憶されたデ
ータの状態によって当該アドレスへのデータの書き込み
制御を行う制御手段を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリや磁気デ
ィスクなどで構成される記憶装置に関する。
ィスクなどで構成される記憶装置に関する。
【０００２】
【従来の技術】ＣＰＵを搭載した電子機器は、データを
記憶保持するための記憶装置を備えている。この記憶装
置には、ＣＰＵのプログラム、処理中のデータ、画像デ
ータなどが記憶される。さて、例えば複数のＣＰＵを有
するような複雑化したシステムでは、記憶装置を共用す
るようにしてコストアップを防ぐようにしている。この
ような場合、一方のＣＰＵにとって書き換えられて困る
データが他方のＣＰＵによって書き換えられてしまうこ
とも考えられ、データの保護は重要な課題である。又、
１つのＣＰＵで記憶装置に蓄積されたデータをファイル
管理するような場合に、任意のファイルデータの格納ア
ドレスの値やファイルの大きさといったデータが書き換
えられてしまうと、そのファイルデータのアクセスが出
来なくなってしまうので、こうしたデータの再書き込み
による破壊は防がなければならない。即ち、記憶装置に
記憶されるデータには、絶対に書き換えられては困るも
の、一次的に書換えを禁止したいもの、随時書き換えて
もよいものが混在しており、それぞれに対応可能な記憶
装置を提供する必要がある。
記憶保持するための記憶装置を備えている。この記憶装
置には、ＣＰＵのプログラム、処理中のデータ、画像デ
ータなどが記憶される。さて、例えば複数のＣＰＵを有
するような複雑化したシステムでは、記憶装置を共用す
るようにしてコストアップを防ぐようにしている。この
ような場合、一方のＣＰＵにとって書き換えられて困る
データが他方のＣＰＵによって書き換えられてしまうこ
とも考えられ、データの保護は重要な課題である。又、
１つのＣＰＵで記憶装置に蓄積されたデータをファイル
管理するような場合に、任意のファイルデータの格納ア
ドレスの値やファイルの大きさといったデータが書き換
えられてしまうと、そのファイルデータのアクセスが出
来なくなってしまうので、こうしたデータの再書き込み
による破壊は防がなければならない。即ち、記憶装置に
記憶されるデータには、絶対に書き換えられては困るも
の、一次的に書換えを禁止したいもの、随時書き換えて
もよいものが混在しており、それぞれに対応可能な記憶
装置を提供する必要がある。
【０００３】従来のこうした記憶装置の例として、特開
平２−２７０１９６号公報や特開平３−６５７５２号公
報に開示された技術がある。前者の技術は、記憶装置内
部の記憶領域の一部のみを選択的に書き換える手段を備
え、この書換手段に制御される記憶領域については自由
にデータの書換えが行え、そうでない記憶領域について
はデータの書換えが禁止されてデータが保護されるとい
うものである。後者の技術は、記憶領域が書き込み禁止
かどうかを管理するテーブルを設けて、このテーブルに
保持された情報に応じて記憶領域のアクセスを制御しよ
うとするものである。
平２−２７０１９６号公報や特開平３−６５７５２号公
報に開示された技術がある。前者の技術は、記憶装置内
部の記憶領域の一部のみを選択的に書き換える手段を備
え、この書換手段に制御される記憶領域については自由
にデータの書換えが行え、そうでない記憶領域について
はデータの書換えが禁止されてデータが保護されるとい
うものである。後者の技術は、記憶領域が書き込み禁止
かどうかを管理するテーブルを設けて、このテーブルに
保持された情報に応じて記憶領域のアクセスを制御しよ
うとするものである。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
こうした技術には次のような問題がある。 （１）記憶領域の特定部分に専用の書き込み制御回路を
設けた場合、書き込みデータの保護される領域が特定さ
れてしまう。 （２）記憶領域の書き込み許可をテーブルで管理する場
合は、書き込み禁止、即ちデータが保護される記憶領域
の設定は自由に出来るものの、テーブルを記憶する手段
を設ける必要があり、また制御回路も複雑なものになっ
てしまう。
こうした技術には次のような問題がある。 （１）記憶領域の特定部分に専用の書き込み制御回路を
設けた場合、書き込みデータの保護される領域が特定さ
れてしまう。 （２）記憶領域の書き込み許可をテーブルで管理する場
合は、書き込み禁止、即ちデータが保護される記憶領域
の設定は自由に出来るものの、テーブルを記憶する手段
を設ける必要があり、また制御回路も複雑なものになっ
てしまう。
【０００５】このように従来の技術では、簡単な構成で
任意の記憶領域（メモリアドレス空間）上に自由な再書
き込みからデータを保護することができなかった。従っ
て、本発明の目的は、記憶領域上に自由な再書き込みか
らデータを保護することが可能な記憶装置を提供するこ
とである。
任意の記憶領域（メモリアドレス空間）上に自由な再書
き込みからデータを保護することができなかった。従っ
て、本発明の目的は、記憶領域上に自由な再書き込みか
らデータを保護することが可能な記憶装置を提供するこ
とである。
【０００６】
【課題を解決するための手段】本発明に係る記憶装置
は、上記目的を達成するために、任意のアドレスに記憶
されたデータの状態によって、当該アドレスへのデータ
の書き込み制御を行う制御手段を備えたことを特徴とす
る。
は、上記目的を達成するために、任意のアドレスに記憶
されたデータの状態によって、当該アドレスへのデータ
の書き込み制御を行う制御手段を備えたことを特徴とす
る。
【０００７】
【作用】本発明によれば、記憶データのビットの状態に
よってそのデータへの上書きを許可するか否かを判定す
るようにしたので、記憶領域の任意のアドレスにデータ
保護領域を設定することができる。
よってそのデータへの上書きを許可するか否かを判定す
るようにしたので、記憶領域の任意のアドレスにデータ
保護領域を設定することができる。
【０００８】
【実施例】以下、実施例に従って本発明を詳細に説明す
る。図１は本発明の一実施例の構成を示した図である。
１は、本発明の記憶装置のアドレスバスであり、２は、
本発明の記憶装置の外部から見たデータバスである。
る。図１は本発明の一実施例の構成を示した図である。
１は、本発明の記憶装置のアドレスバスであり、２は、
本発明の記憶装置の外部から見たデータバスである。
【０００９】制御信号ＤＳとＲ／Ｗは本発明の記憶装置
をアクセスする時に組み合わせて使用する制御信号であ
る。制御信号Ｒ／Ｗがハイレベルの時に制御信号ＤＳを
ローレベルにすると、本発明による記憶装置への読み出
しアクセスが開始される。又、制御信号Ｒ／Ｗがローレ
ベルの時に制御信号ＤＳをローレベルにすると、本発明
による記憶装置への書き込みアクセスが開始される。
をアクセスする時に組み合わせて使用する制御信号であ
る。制御信号Ｒ／Ｗがハイレベルの時に制御信号ＤＳを
ローレベルにすると、本発明による記憶装置への読み出
しアクセスが開始される。又、制御信号Ｒ／Ｗがローレ
ベルの時に制御信号ＤＳをローレベルにすると、本発明
による記憶装置への書き込みアクセスが開始される。
【００１０】出力信号ＡＣＫは、本発明の記憶装置の読
み出し／書き込みアクセスが受け付けられて、読み出し
アクセス時には当該アドレスのメモリの内容が読み出さ
れてデータバス２上に出力されていることを示し、そし
て書き込みアクセス時には当該アドレスのメモリへデー
タバス２上のデータを書き込んだことを示す信号であ
る。
み出し／書き込みアクセスが受け付けられて、読み出し
アクセス時には当該アドレスのメモリの内容が読み出さ
れてデータバス２上に出力されていることを示し、そし
て書き込みアクセス時には当該アドレスのメモリへデー
タバス２上のデータを書き込んだことを示す信号であ
る。
【００１１】モード信号ＭＯＤＥは、本発明の記憶装置
の動作を制御する信号である。この信号は、本発明によ
る記憶装置を書き込み保護モードで動作させるか否かを
決める信号で、モード信号ＭＯＤＥがハイレベルの時に
メモリ９の任意のアドレスに対してデータを書き込もう
とした場合、そのアドレスのデータの内容によって、当
該データをデータバス２上のデータに更新するか否かが
制御される。
の動作を制御する信号である。この信号は、本発明によ
る記憶装置を書き込み保護モードで動作させるか否かを
決める信号で、モード信号ＭＯＤＥがハイレベルの時に
メモリ９の任意のアドレスに対してデータを書き込もう
とした場合、そのアドレスのデータの内容によって、当
該データをデータバス２上のデータに更新するか否かが
制御される。
【００１２】データ制御部３は、メモリ９から読み出さ
れたデータをデータバス２上に出力したり、モード信号
ＭＯＤＥの状態に応じて内部データバス５に出力すべき
書き込みデータを選択して制御するブロックである。書
き込み／読み出し制御部４は、外部からの制御信号Ｄ
Ｓ，Ｒ／Ｗ，ＭＯＤＥとからメモリ９の書き込み制御信
号６（ＷＲ）、メモリ９の読み出し制御信号７（Ｒ
Ｄ）、及びＡＣＫ信号を生成したり、データ制御部３の
制御信号８を生成するブロックである。
れたデータをデータバス２上に出力したり、モード信号
ＭＯＤＥの状態に応じて内部データバス５に出力すべき
書き込みデータを選択して制御するブロックである。書
き込み／読み出し制御部４は、外部からの制御信号Ｄ
Ｓ，Ｒ／Ｗ，ＭＯＤＥとからメモリ９の書き込み制御信
号６（ＷＲ）、メモリ９の読み出し制御信号７（Ｒ
Ｄ）、及びＡＣＫ信号を生成したり、データ制御部３の
制御信号８を生成するブロックである。
【００１３】内部データバス５は、メモリ９のデータバ
スであり、メモリ９は、半導体メモリや磁気ディスクな
どで構成される。書き込み／読み出し制御部４につい
て、更に詳細に説明する。図２は書き込み／読み出し制
御部４に関わる信号のタイミングを示したものである。
図中、Ｔ１，Ｔ２サイクルは通常のメモリ読み出し／書
き込みサイクルを、Ｔ３，Ｔ４サイクルは書き込み保護
モードにおけるメモリ読み出し／書き込みサイクルを示
している。
スであり、メモリ９は、半導体メモリや磁気ディスクな
どで構成される。書き込み／読み出し制御部４につい
て、更に詳細に説明する。図２は書き込み／読み出し制
御部４に関わる信号のタイミングを示したものである。
図中、Ｔ１，Ｔ２サイクルは通常のメモリ読み出し／書
き込みサイクルを、Ｔ３，Ｔ４サイクルは書き込み保護
モードにおけるメモリ読み出し／書き込みサイクルを示
している。
【００１４】Ｔ１サイクルでは、Ｒ／Ｗ信号がハイレベ
ルにあって読み出しモードが指定されており、ＤＳ信号
がローレベルにアサートされるとメモリ読み出し制御信
号ＲＤがアサートされて所定のアドレス番地からデータ
ＲＤ０が読み出され、そのままデータバス２上へ出力さ
れる。Ｔ２サイクルでは、Ｒ／Ｗ信号ががローレベルに
あって書き込みモードが指定されており、データバス２
上のデータＷＲ０は内部データバス５にそのまま出力さ
れる。そしてＤＳ信号がローレベルにアサートされる
と、メモリ書き込み制御信号ＷＲがアサートされて所定
のアドレス番地にデータＷＲ０が書き込まれる。
ルにあって読み出しモードが指定されており、ＤＳ信号
がローレベルにアサートされるとメモリ読み出し制御信
号ＲＤがアサートされて所定のアドレス番地からデータ
ＲＤ０が読み出され、そのままデータバス２上へ出力さ
れる。Ｔ２サイクルでは、Ｒ／Ｗ信号ががローレベルに
あって書き込みモードが指定されており、データバス２
上のデータＷＲ０は内部データバス５にそのまま出力さ
れる。そしてＤＳ信号がローレベルにアサートされる
と、メモリ書き込み制御信号ＷＲがアサートされて所定
のアドレス番地にデータＷＲ０が書き込まれる。
【００１５】Ｔ３サイクルは書き込み保護モードにけお
るメモリ読み出しサイクルであり、通常のメモリ読み出
しサイクルのＴ１サイクルと同じである。Ｔ４サイクル
は、Ｒ／Ｗ信号がローレベルにあり、データバス２上に
書き込みデータＷＲ１が設定されているが、最初に所定
のアドレス番地に記憶されているデータが読み出され
る。つまりＤＳ信号がローレベルにアサートされると、
メモリ読み出し制御信号ＲＤがアサートされて所定のア
ドレス番地からデータＲＤ２が読み出されて一次記憶さ
れる。データＲＤ２の読み出しが完了すると、そのビッ
トの状態が調べられる。データＲＤ２が書き込み保護さ
れるべきデータである場合は、内部データバス５にはデ
ータＲＤ２を出力した上でメモリ書き込み制御信号ＷＲ
をアサートして以前に記憶されていたデータの再書き込
みを行う。データＲＤ２が書き込み保護しないデータで
ある場合は、内部データバス５にはデータＷＲ１を出力
した上でメモリ書き込み制御信号ＷＲをアサートして所
定のアドレス番地にデータＷＲ１が書き込まれる。一旦
メモリ９から読み出されたデータのビットの状態を調
べ、データバス２上のデータをメモリ９へ入力するの
か、あるいは読み出されデータを再度メモリ９へ入力す
るのかは、データ制御部３で行われる。
るメモリ読み出しサイクルであり、通常のメモリ読み出
しサイクルのＴ１サイクルと同じである。Ｔ４サイクル
は、Ｒ／Ｗ信号がローレベルにあり、データバス２上に
書き込みデータＷＲ１が設定されているが、最初に所定
のアドレス番地に記憶されているデータが読み出され
る。つまりＤＳ信号がローレベルにアサートされると、
メモリ読み出し制御信号ＲＤがアサートされて所定のア
ドレス番地からデータＲＤ２が読み出されて一次記憶さ
れる。データＲＤ２の読み出しが完了すると、そのビッ
トの状態が調べられる。データＲＤ２が書き込み保護さ
れるべきデータである場合は、内部データバス５にはデ
ータＲＤ２を出力した上でメモリ書き込み制御信号ＷＲ
をアサートして以前に記憶されていたデータの再書き込
みを行う。データＲＤ２が書き込み保護しないデータで
ある場合は、内部データバス５にはデータＷＲ１を出力
した上でメモリ書き込み制御信号ＷＲをアサートして所
定のアドレス番地にデータＷＲ１が書き込まれる。一旦
メモリ９から読み出されたデータのビットの状態を調
べ、データバス２上のデータをメモリ９へ入力するの
か、あるいは読み出されデータを再度メモリ９へ入力す
るのかは、データ制御部３で行われる。
【００１６】次に、データ制御部３について更に詳細に
説明する。図３はデータ制御部３を示した図である。デ
ータバス２と内部データバス５は、それぞれ３ステート
バッファ１４ａ，１４ｂと３ステートバッファ１５ａ，
１５ｂによって入力と出力が分離されている。書き込み
／読み出し制御部４からの制御信号８は、ここではモー
ド信号ＭＯＤＥとメモリ読み出し制御信号ＲＤに相当し
ている。
説明する。図３はデータ制御部３を示した図である。デ
ータバス２と内部データバス５は、それぞれ３ステート
バッファ１４ａ，１４ｂと３ステートバッファ１５ａ，
１５ｂによって入力と出力が分離されている。書き込み
／読み出し制御部４からの制御信号８は、ここではモー
ド信号ＭＯＤＥとメモリ読み出し制御信号ＲＤに相当し
ている。
【００１７】セレクタ１０は、選択制御信号ＳＥＬがロ
ーレベルの時には入力信号Ａを、選択制御信号ＳＥＬが
ハイレベルの時には入力信号Ｂをそれぞれ選択して出力
する。従って、モード信号ＭＯＤＥがローレベルの時は
ＮＡＮＤゲート１３の出力が常にハイレベルであるの
で、３ステートバッファ１４ａを介してデータバス２上
のデータが選択され、３ステートバッファ１５ａを介し
て内部データバス５に出力される。
ーレベルの時には入力信号Ａを、選択制御信号ＳＥＬが
ハイレベルの時には入力信号Ｂをそれぞれ選択して出力
する。従って、モード信号ＭＯＤＥがローレベルの時は
ＮＡＮＤゲート１３の出力が常にハイレベルであるの
で、３ステートバッファ１４ａを介してデータバス２上
のデータが選択され、３ステートバッファ１５ａを介し
て内部データバス５に出力される。
【００１８】メモリ読み出しサイクルでは、メモリ９か
ら読み出されたデータは３ステートバッファ１５ｂを介
してラッチ回路１１に入り、メモリ読み出し制御信号Ｒ
Ｄの立ち上がりエッジでラッチ回路１１に書き込まれ
る。ラッチ回路１１の出力信号１６は、３ステートバッ
ファ１４ｂを介してデータバス２上へ出力される。モー
ド信号ＭＯＤＥがハイレベル、即ち書き込み保護モード
の時のメモリ書き込みサイクルでは、前述のように一旦
メモリ９から読み出されたデータはラッチ回路１１に一
次記憶される。ラッチ回路１１に一次記憶されたデータ
はデータ分析部１２でビットの状態が調べられ、その内
容が書き込み保護を示していた場合はデータ分析１２は
ハイレベルの信号を出力する。この時ＮＡＮＤゲート１
３の出力はローレベルになるので、内部データバス５へ
のセレクタ１０の出力はラッチ回路１１に一次記憶され
ているデータとなる。従って、メモリ９の当該アドレス
へのデータ書き込みは、そのアドレスに記憶されていた
内容がそのまま再書き込みされ、データバス２から入力
したデータは無視される。即ち、当該アドレスへのデー
タ上書きが保護されたことになる。
ら読み出されたデータは３ステートバッファ１５ｂを介
してラッチ回路１１に入り、メモリ読み出し制御信号Ｒ
Ｄの立ち上がりエッジでラッチ回路１１に書き込まれ
る。ラッチ回路１１の出力信号１６は、３ステートバッ
ファ１４ｂを介してデータバス２上へ出力される。モー
ド信号ＭＯＤＥがハイレベル、即ち書き込み保護モード
の時のメモリ書き込みサイクルでは、前述のように一旦
メモリ９から読み出されたデータはラッチ回路１１に一
次記憶される。ラッチ回路１１に一次記憶されたデータ
はデータ分析部１２でビットの状態が調べられ、その内
容が書き込み保護を示していた場合はデータ分析１２は
ハイレベルの信号を出力する。この時ＮＡＮＤゲート１
３の出力はローレベルになるので、内部データバス５へ
のセレクタ１０の出力はラッチ回路１１に一次記憶され
ているデータとなる。従って、メモリ９の当該アドレス
へのデータ書き込みは、そのアドレスに記憶されていた
内容がそのまま再書き込みされ、データバス２から入力
したデータは無視される。即ち、当該アドレスへのデー
タ上書きが保護されたことになる。
【００１９】データ分析部１２は、ラッチ回路１１に一
次記憶されたデータのビットパターンと、所定の基準ビ
ットパターンとの一致比較を行う。比較される基準ビッ
トパターンの一例を図４に示す。図４（ａ）は特定ビッ
ト（最上位ビット１５）が“１”の時にそのデータが書
き込み保護される例を、図４（ｂ）は上位４ビット（ビ
ット１２〜ビット１５）が“０１１１”という特定パタ
ーンの時にそのデータが書き込み保護される例をそれぞ
れ示している。いずれの場合でもデータ分析部１２は簡
単な組合せ論理回路で構成することが可能である。
次記憶されたデータのビットパターンと、所定の基準ビ
ットパターンとの一致比較を行う。比較される基準ビッ
トパターンの一例を図４に示す。図４（ａ）は特定ビッ
ト（最上位ビット１５）が“１”の時にそのデータが書
き込み保護される例を、図４（ｂ）は上位４ビット（ビ
ット１２〜ビット１５）が“０１１１”という特定パタ
ーンの時にそのデータが書き込み保護される例をそれぞ
れ示している。いずれの場合でもデータ分析部１２は簡
単な組合せ論理回路で構成することが可能である。
【００２０】本発明による記憶装置に書き込み保護した
いアドレスにデータを書き込むには、モード信号ＭＯＤ
Ｅをローレベルにしてから所定のアドレスにデータ書き
込みを行えばよい。そして書き込みが終了した後にモー
ド信号ＭＯＤＥをハイレベルにすれば、当該アドレスへ
のデータ書き込みは行われない。実施例はメモリ９とし
てスタチックＲＡＭを想定して説明しているが、ダイナ
ミックＲＡＭであってもよいし、ハードディスクのよう
な磁気記憶装置であってもよいことは明らかであろう。
いアドレスにデータを書き込むには、モード信号ＭＯＤ
Ｅをローレベルにしてから所定のアドレスにデータ書き
込みを行えばよい。そして書き込みが終了した後にモー
ド信号ＭＯＤＥをハイレベルにすれば、当該アドレスへ
のデータ書き込みは行われない。実施例はメモリ９とし
てスタチックＲＡＭを想定して説明しているが、ダイナ
ミックＲＡＭであってもよいし、ハードディスクのよう
な磁気記憶装置であってもよいことは明らかであろう。
【００２１】
【発明の効果】以上説明してきたように、本発明によれ
ば記憶データのビットの状態によってそのデータへの上
書きを許可するか否かを判定するようにしたので、記憶
領域の任意のアドレスにデータ保護領域を設定すること
ができるという効果がある。
ば記憶データのビットの状態によってそのデータへの上
書きを許可するか否かを判定するようにしたので、記憶
領域の任意のアドレスにデータ保護領域を設定すること
ができるという効果がある。
【図１】本発明の一実施例の構成を示した図である。
【図２】書き込み読み出し制御部に関する信号のタイミ
ングを示した図である。
ングを示した図である。
【図３】データ制御部を示す図である。
【図４】比較される基準ビットパターンの一例を示した
図である。
図である。
１ アドレスバス ２ データバス ３ データ制御部 ４ 書き込み／読み出し制御部 ５ 内部データバス ６ メモリ書き込み制御信号 ７ メモリ読み出し制御信号 ８ データ制御部３の制御信号 ９ メモリ １０ セレクタ １１ ラッチ回路 １２ データ分析部 １３ ＮＡＮＤゲート １４ａ，１４ｂ，１５ａ，１５ｂ ３ステートバッファ １６ ラッチ回路１１の出力信号
Claims (2)
- 【請求項１】 任意のアドレスに記憶されたデータの状
態によって、当該アドレスへのデータの書き込み制御を
行う制御手段を備えたことを特徴とする記憶装置。 - 【請求項２】 任意のアドレスに書き込む第１のデータ
と、当該アドレスに記憶されていた第２のデータとか
ら、前記第２のデータの内容に応じて当該アドレスに書
き込むべきデータを選択して書き込む制御手段を備えた
ことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4251739A JPH06103171A (ja) | 1992-09-22 | 1992-09-22 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4251739A JPH06103171A (ja) | 1992-09-22 | 1992-09-22 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103171A true JPH06103171A (ja) | 1994-04-15 |
Family
ID=17227219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4251739A Pending JPH06103171A (ja) | 1992-09-22 | 1992-09-22 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103171A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001061503A1 (en) * | 2000-02-16 | 2001-08-23 | Fujitsu Limited | Nonvolatile memory |
| US6954274B2 (en) | 2001-03-30 | 2005-10-11 | Nec Electronics Corporation | Method of inspecting semiconductor integrated circuit which can quickly measure a cubic body |
-
1992
- 1992-09-22 JP JP4251739A patent/JPH06103171A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001061503A1 (en) * | 2000-02-16 | 2001-08-23 | Fujitsu Limited | Nonvolatile memory |
| US6954274B2 (en) | 2001-03-30 | 2005-10-11 | Nec Electronics Corporation | Method of inspecting semiconductor integrated circuit which can quickly measure a cubic body |
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