JP2001043140A - メモリアクセス制御回路 - Google Patents
メモリアクセス制御回路Info
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- JP2001043140A JP2001043140A JP11219723A JP21972399A JP2001043140A JP 2001043140 A JP2001043140 A JP 2001043140A JP 11219723 A JP11219723 A JP 11219723A JP 21972399 A JP21972399 A JP 21972399A JP 2001043140 A JP2001043140 A JP 2001043140A
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- JP
- Japan
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- access
- signal
- nonvolatile memory
- memory
- control circuit
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Abstract
(57)【要約】
【課題】 不揮発性メモリに外部からアクセス可能なテ
ストパッドや配線経路が存在していても、不揮発性メモ
リ内部のデータの不正な読み書きを防止する。 【解決手段】 アクセス制限信号記憶回路101に格納
された不揮発性メモリへのアクセスの制限情報102か
ら、アクセス制限信号生成回路103によりアクセス制
限信号104を生成し、アクセス制限信号104がアク
セス許可モードの場合は外部入力信号15は不揮発性メ
モリ12へ入力され、アクセス制限信号104がアクセ
ス禁止モードの場合は外部入力信号15は不揮発性メモ
リ12へ入力されない。
ストパッドや配線経路が存在していても、不揮発性メモ
リ内部のデータの不正な読み書きを防止する。 【解決手段】 アクセス制限信号記憶回路101に格納
された不揮発性メモリへのアクセスの制限情報102か
ら、アクセス制限信号生成回路103によりアクセス制
限信号104を生成し、アクセス制限信号104がアク
セス許可モードの場合は外部入力信号15は不揮発性メ
モリ12へ入力され、アクセス制限信号104がアクセ
ス禁止モードの場合は外部入力信号15は不揮発性メモ
リ12へ入力されない。
Description
【0001】
【発明の属する技術分野】本発明はLSIの不揮発性メモ
リ内のデータの不正な読み出しを防止するメモリアクセ
ス制御回路に関するものである。
リ内のデータの不正な読み出しを防止するメモリアクセ
ス制御回路に関するものである。
【0002】
【従来の技術】近年、電子商取引が利用されるようにな
り、情報セキュリティーが注目されている。ICカードの
物理的なセキュリティーとして、重要なデータが記憶さ
れる不揮発性メモリの不正な読み出しからの保護などの
耐タンパー技術が知られている。
り、情報セキュリティーが注目されている。ICカードの
物理的なセキュリティーとして、重要なデータが記憶さ
れる不揮発性メモリの不正な読み出しからの保護などの
耐タンパー技術が知られている。
【0003】以下、従来の耐タンパー技術であるメモリ
アクセス制御回路について説明する。図6は従来のメモ
リアクセス制御回路の構成図であり、11はLSI、12
は不揮発性メモリ、13は不揮発性メモリ12の動作試
験のための入力用テストパッド、14は不揮発性メモリ
12の動作試験のための出力用テストパッド、15は入
力用テストパッド13からの外部入力信号、16は不揮
発性メモリ12からのメモリ出力信号、17はLSI11
をスクライブするスクライブラインである。以上のよう
に構成されたメモリアクセス制御回路について、以下そ
の動作を説明する。
アクセス制御回路について説明する。図6は従来のメモ
リアクセス制御回路の構成図であり、11はLSI、12
は不揮発性メモリ、13は不揮発性メモリ12の動作試
験のための入力用テストパッド、14は不揮発性メモリ
12の動作試験のための出力用テストパッド、15は入
力用テストパッド13からの外部入力信号、16は不揮
発性メモリ12からのメモリ出力信号、17はLSI11
をスクライブするスクライブラインである。以上のよう
に構成されたメモリアクセス制御回路について、以下そ
の動作を説明する。
【0004】不揮発性メモリ12の動作試験を行うため
の入力用テストパッド13をLSI11相互間のスクライ
ブライン17を越えた近隣のLSI11に作成する。不揮
発性メモリ12の動作試験は、入力用テストパッド13
から外部入力信号15を印可し、不揮発性メモリからの
メモリ出力信号16を出力用テストパッド14に出力さ
せて行う。不揮発性メモリ12の動作試験終了後LSI1
1をスクライブし、動作試験に用いた入力用テストパッ
ド13および出力用テストパッド14と不揮発性メモリ
12を切断することにより、テストパッドを切り離して
不揮発性メモリ12の不正読み書きを防止するものであ
る。
の入力用テストパッド13をLSI11相互間のスクライ
ブライン17を越えた近隣のLSI11に作成する。不揮
発性メモリ12の動作試験は、入力用テストパッド13
から外部入力信号15を印可し、不揮発性メモリからの
メモリ出力信号16を出力用テストパッド14に出力さ
せて行う。不揮発性メモリ12の動作試験終了後LSI1
1をスクライブし、動作試験に用いた入力用テストパッ
ド13および出力用テストパッド14と不揮発性メモリ
12を切断することにより、テストパッドを切り離して
不揮発性メモリ12の不正読み書きを防止するものであ
る。
【0005】
【発明が解決しようとする課題】しかしながら、上記従
来のメモリアクセス制御回路では、切断した後のLSIに
は依然配線経路が残っており、FIB加工などを用いてテ
ストパッドを再形成し、不揮発性メモリへのアクセスが
可能となることが問題であった。
来のメモリアクセス制御回路では、切断した後のLSIに
は依然配線経路が残っており、FIB加工などを用いてテ
ストパッドを再形成し、不揮発性メモリへのアクセスが
可能となることが問題であった。
【0006】本発明は上記従来の問題点を解決するもの
で、LSIにテストパッドやテストパッド切断後の配線経
路が存在していても不揮発性メモリの不正読み書きを防
止することができるメモリアクセス制御回路を提供する
ことを目的とする。
で、LSIにテストパッドやテストパッド切断後の配線経
路が存在していても不揮発性メモリの不正読み書きを防
止することができるメモリアクセス制御回路を提供する
ことを目的とする。
【0007】
【課題を解決するための手段】この目的を達成するため
に、本発明のメモリアクセス制御回路は、不揮発性メモ
リと、前記不揮発性メモリのアクセス制限情報を記憶す
るためのアクセス制限情報記憶回路と、前記アクセス制
限情報よりアクセス制限信号を生成するアクセス制限信
号生成回路と、前記アクセス制限信号と外部からの入力
信号からアクセスの正当性を判断して前記不揮発性メモ
リへの入力を制御する入力制御回路から構成されてい
る。
に、本発明のメモリアクセス制御回路は、不揮発性メモ
リと、前記不揮発性メモリのアクセス制限情報を記憶す
るためのアクセス制限情報記憶回路と、前記アクセス制
限情報よりアクセス制限信号を生成するアクセス制限信
号生成回路と、前記アクセス制限信号と外部からの入力
信号からアクセスの正当性を判断して前記不揮発性メモ
リへの入力を制御する入力制御回路から構成されてい
る。
【0008】この構成によって、アクセス制限情報記憶
回路に記憶されたアクセス制限情報により外部からの不
揮発性メモリへのアクセスが制御できるため、不揮発性
メモリの不正な読み書きを防止することができる。
回路に記憶されたアクセス制限情報により外部からの不
揮発性メモリへのアクセスが制御できるため、不揮発性
メモリの不正な読み書きを防止することができる。
【0009】また、本発明のメモリアクセス制御回路
は、不揮発性メモリと、前記不揮発性メモリのアクセス
制限情報を記憶するためのアクセス制限情報記憶回路
と、前記アクセス制限情報からアクセス制限信号を生成
するアクセス制限信号生成回路と、前記アクセス制限信
号と前記不揮発性メモリからの出力信号からアクセスの
正当性を判断して外部への出力を制御する出力制御回路
から構成されている。
は、不揮発性メモリと、前記不揮発性メモリのアクセス
制限情報を記憶するためのアクセス制限情報記憶回路
と、前記アクセス制限情報からアクセス制限信号を生成
するアクセス制限信号生成回路と、前記アクセス制限信
号と前記不揮発性メモリからの出力信号からアクセスの
正当性を判断して外部への出力を制御する出力制御回路
から構成されている。
【0010】この構成によって、アクセス制限情報記憶
回路に記憶されたアクセス制限情報によって外部への不
揮発性メモリの出力信号が制御できるため、不揮発性メ
モリの不正な読み出しを防止することができる。
回路に記憶されたアクセス制限情報によって外部への不
揮発性メモリの出力信号が制御できるため、不揮発性メ
モリの不正な読み出しを防止することができる。
【0011】
【発明の実施の形態】(第1の実施形態)以下本発明の
第1の実施形態について、図面を参照しながら説明す
る。
第1の実施形態について、図面を参照しながら説明す
る。
【0012】図1は本発明の第1の実施形態におけるメ
モリアクセス制御回路の構成図を示すものである。図1
において、12は不揮発性メモリ、15は不揮発性メモ
リ12への外部入力信号、101は不揮発性メモリ12
のアクセス制限情報を記憶するアクセス制限情報記憶回
路、102はアクセス制限情報記憶回路101から出力
されるアクセス制限情報、103はアクセス制限情報1
02よりアクセス制限信号を生成するアクセス制限信号
生成回路、104はアクセス制限信号生成回路103に
より生成されたアクセス制限信号、105はアクセス制
限信号104と外部入力信号15からアクセスの正当性
を判断し不揮発性メモリ12への入力を制御する入力制
御回路、106は入力制御回路105で制御された不揮
発性メモリ12へのメモリ入力信号である。
モリアクセス制御回路の構成図を示すものである。図1
において、12は不揮発性メモリ、15は不揮発性メモ
リ12への外部入力信号、101は不揮発性メモリ12
のアクセス制限情報を記憶するアクセス制限情報記憶回
路、102はアクセス制限情報記憶回路101から出力
されるアクセス制限情報、103はアクセス制限情報1
02よりアクセス制限信号を生成するアクセス制限信号
生成回路、104はアクセス制限信号生成回路103に
より生成されたアクセス制限信号、105はアクセス制
限信号104と外部入力信号15からアクセスの正当性
を判断し不揮発性メモリ12への入力を制御する入力制
御回路、106は入力制御回路105で制御された不揮
発性メモリ12へのメモリ入力信号である。
【0013】以上のように構成された本実施形態のメモ
リアクセス制御回路について、以下、その動作を説明す
る。
リアクセス制御回路について、以下、その動作を説明す
る。
【0014】まず、外部からの入出力信号を用いて不揮
発性メモリ12の動作試験を行う場合、アクセス制限情
報記憶回路101は、動作試験前にアクセス制限情報記
憶回路101が記憶しているアクセス制限情報102を
出力する。アクセス制限情報102が不揮発性メモリ1
2への外部からのアクセスを許可する情報であればアク
セス制限信号生成回路103により生成されたアクセス
制限信号104はアクセス許可モードとなり、入力制御
回路105は外部入力信号15をメモリ入力信号106
として不揮発性メモリ12に入力し、外部から不揮発性
メモリ12への正常なアクセスが実現される。一方、不
揮発性メモリ12の動作試験終了後、不揮発性メモリ1
2への外部入力を禁止する情報をアクセス制限情報記憶
回路101に入力すれば、アクセス制限信号生成回路1
03が生成したアクセス制限信号104はアクセス禁止
モードとなり外部からのアクセスは禁止される。それに
もかかわらず外部入力信号15が印可された場合、入力
制御回路105により不正なアクセスと判断されメモリ
入力信号106は外部入力信号15の影響を受けずに固
定値を不揮発性メモリ12へ入力する。
発性メモリ12の動作試験を行う場合、アクセス制限情
報記憶回路101は、動作試験前にアクセス制限情報記
憶回路101が記憶しているアクセス制限情報102を
出力する。アクセス制限情報102が不揮発性メモリ1
2への外部からのアクセスを許可する情報であればアク
セス制限信号生成回路103により生成されたアクセス
制限信号104はアクセス許可モードとなり、入力制御
回路105は外部入力信号15をメモリ入力信号106
として不揮発性メモリ12に入力し、外部から不揮発性
メモリ12への正常なアクセスが実現される。一方、不
揮発性メモリ12の動作試験終了後、不揮発性メモリ1
2への外部入力を禁止する情報をアクセス制限情報記憶
回路101に入力すれば、アクセス制限信号生成回路1
03が生成したアクセス制限信号104はアクセス禁止
モードとなり外部からのアクセスは禁止される。それに
もかかわらず外部入力信号15が印可された場合、入力
制御回路105により不正なアクセスと判断されメモリ
入力信号106は外部入力信号15の影響を受けずに固
定値を不揮発性メモリ12へ入力する。
【0015】以上のように本実施形態によれば、不揮発
性メモリ12のテスト終了後、アクセス制限情報記憶回
路101に外部入力を禁止する情報を入力すれば、たと
え外部から不正なアクセスがあったとしても入力制御回
路105により外部入力信号15は不揮発性メモリ12
に入力されないため不揮発性メモリ12内部のデータの
不正な読み書きが不可能となる。
性メモリ12のテスト終了後、アクセス制限情報記憶回
路101に外部入力を禁止する情報を入力すれば、たと
え外部から不正なアクセスがあったとしても入力制御回
路105により外部入力信号15は不揮発性メモリ12
に入力されないため不揮発性メモリ12内部のデータの
不正な読み書きが不可能となる。
【0016】なお、第1の実施形態において、アクセス
制限情報記憶回路101が物理的に故障していた場合で
も正しいアクセス制限信号104を生成するために、ア
クセス制御情報記憶回路101を複数備えてもよい。
制限情報記憶回路101が物理的に故障していた場合で
も正しいアクセス制限信号104を生成するために、ア
クセス制御情報記憶回路101を複数備えてもよい。
【0017】(第2の実施形態)図2は本発明の第2の
実施形態におけるメモリアクセス制御回路の構成図を示
すものである。図2において、201は入力制御回路1
05により生成された不正アクセス検知信号、202は
消去回路、203は消去回路202により生成された消
去信号である。なお、第1の実施形態と同一の番号を付
したものは、第1の実施形態と同じ構成要素である。
実施形態におけるメモリアクセス制御回路の構成図を示
すものである。図2において、201は入力制御回路1
05により生成された不正アクセス検知信号、202は
消去回路、203は消去回路202により生成された消
去信号である。なお、第1の実施形態と同一の番号を付
したものは、第1の実施形態と同じ構成要素である。
【0018】以上のように構成された第2の実施形態の
メモリアクセス制御回路について、以下、その動作を説
明する。
メモリアクセス制御回路について、以下、その動作を説
明する。
【0019】アクセス制限情報記憶回路101に外部入
力を禁止する情報を入力し、不揮発性メモリ12への外
部からのアクセスを禁止しているにもかかわらず、外部
入力信号15が印加された場合、入力制御回路105が
アクセス制限信号104と外部入力信号15から不正ア
クセス検知信号201を発生させる。不正アクセス検知
信号201により消去回路202は消去信号203を生
成し不揮発性メモリ12内部のデータを消去する。この
際入力制御回路105はメモリ入力信号106を不揮発
性メモリ12に入力しない。
力を禁止する情報を入力し、不揮発性メモリ12への外
部からのアクセスを禁止しているにもかかわらず、外部
入力信号15が印加された場合、入力制御回路105が
アクセス制限信号104と外部入力信号15から不正ア
クセス検知信号201を発生させる。不正アクセス検知
信号201により消去回路202は消去信号203を生
成し不揮発性メモリ12内部のデータを消去する。この
際入力制御回路105はメモリ入力信号106を不揮発
性メモリ12に入力しない。
【0020】以上のように第2の実施形態によれば、前
記第1の実施形態に不正アクセス検知信号201と消去
回路202と消去信号203を追加したことにより、不
揮発性メモリ12への外部入力を禁止しているにもかか
わらず不正アクセスが行われた場合、不揮発性メモリ1
2内部のデータを消去することができ、より安全性を向
上することができる。
記第1の実施形態に不正アクセス検知信号201と消去
回路202と消去信号203を追加したことにより、不
揮発性メモリ12への外部入力を禁止しているにもかか
わらず不正アクセスが行われた場合、不揮発性メモリ1
2内部のデータを消去することができ、より安全性を向
上することができる。
【0021】なお、第2の実施形態において、アクセス
制限情報記憶回路101が物理的に故障していた場合で
も正しいアクセス制限信号104を生成するために、ア
クセス制御情報記憶回路101を複数備えてもよい。
制限情報記憶回路101が物理的に故障していた場合で
も正しいアクセス制限信号104を生成するために、ア
クセス制御情報記憶回路101を複数備えてもよい。
【0022】(第3の実施形態)図3は本発明の第3の
実施形態におけるメモリアクセス制御回路の構成図を示
すものである。図3において、12は不揮発性メモリ、
16は不揮発性メモリ12からのメモリ出力信号、10
1は不揮発性メモリ12のアクセス制限情報を記憶する
アクセス制限情報記憶回路、102はアクセス制限情報
記憶回路101から出力されるアクセス制限情報、10
3は制限情報102よりアクセス制限信号を生成するア
クセス制限信号生成回路、104はアクセス制限信号生
成回路103により生成されたアクセス制限信号、30
1はアクセス制限信号104と不揮発性メモリ12から
のメモリ出力信号16からアクセスの正当性を判断し外
部への出力を制御する出力制御回路、302は出力制御
回路301によって制御された外部への外部出力信号で
ある。なお、第1の実施形態と同一の番号を付したもの
は、第1の実施形態と同じ構成要素である。
実施形態におけるメモリアクセス制御回路の構成図を示
すものである。図3において、12は不揮発性メモリ、
16は不揮発性メモリ12からのメモリ出力信号、10
1は不揮発性メモリ12のアクセス制限情報を記憶する
アクセス制限情報記憶回路、102はアクセス制限情報
記憶回路101から出力されるアクセス制限情報、10
3は制限情報102よりアクセス制限信号を生成するア
クセス制限信号生成回路、104はアクセス制限信号生
成回路103により生成されたアクセス制限信号、30
1はアクセス制限信号104と不揮発性メモリ12から
のメモリ出力信号16からアクセスの正当性を判断し外
部への出力を制御する出力制御回路、302は出力制御
回路301によって制御された外部への外部出力信号で
ある。なお、第1の実施形態と同一の番号を付したもの
は、第1の実施形態と同じ構成要素である。
【0023】以上のように構成された本実施例のメモリ
アクセス制御回路について、以下、その動作を説明す
る。
アクセス制御回路について、以下、その動作を説明す
る。
【0024】まず、外部からの入出力信号を用いて不揮
発性メモリ12の動作試験を行う場合、アクセス制限情
報記憶回路101は、動作試験前にアクセス制限情報記
憶回路101が記憶しているアクセス制限情報102を
不揮発性メモリ12への外部入力を許可する情報とし出
力する。アクセス制限情報102が不揮発性メモリ12
への外部からのアクセスを許可する情報であればアクセ
ス制限信号生成回路103により生成されたアクセス制
限信号104はアクセス許可モードとなり、出力制御回
路301はメモリ出力信号16を外部出力信号302と
して外部に出力する。一方、不揮発性メモリ12の動作
試験終了後、不揮発性メモリ12からの外部出力を禁止
する情報をアクセス制限情報記憶回路101に入力すれ
ば、アクセス制限信号生成回路103が生成したアクセ
ス制限信号104はアクセス禁止モードとなり不揮発性
メモリ12からのアクセスは禁止される。それにもかか
わらず不揮発性メモリ12からのメモリ出力信号16が
認められた場合、出力制御回路301により不正なアク
セスと判断され、外部出力信号302はメモリ出力信号
16の影響を受けず固定値を外部へ出力する。
発性メモリ12の動作試験を行う場合、アクセス制限情
報記憶回路101は、動作試験前にアクセス制限情報記
憶回路101が記憶しているアクセス制限情報102を
不揮発性メモリ12への外部入力を許可する情報とし出
力する。アクセス制限情報102が不揮発性メモリ12
への外部からのアクセスを許可する情報であればアクセ
ス制限信号生成回路103により生成されたアクセス制
限信号104はアクセス許可モードとなり、出力制御回
路301はメモリ出力信号16を外部出力信号302と
して外部に出力する。一方、不揮発性メモリ12の動作
試験終了後、不揮発性メモリ12からの外部出力を禁止
する情報をアクセス制限情報記憶回路101に入力すれ
ば、アクセス制限信号生成回路103が生成したアクセ
ス制限信号104はアクセス禁止モードとなり不揮発性
メモリ12からのアクセスは禁止される。それにもかか
わらず不揮発性メモリ12からのメモリ出力信号16が
認められた場合、出力制御回路301により不正なアク
セスと判断され、外部出力信号302はメモリ出力信号
16の影響を受けず固定値を外部へ出力する。
【0025】以上のように本実施形態によれば、動作試
験終了後アクセス制限情報記憶回路101に外部出力を
禁止する情報を入力すれば、たとえ不正なアクセスがあ
ったとしても出力制御回路301によりメモリ出力信号
16は外部に出力されないため不揮発性メモリ12内部
のデータの不正な読み出しが不可能となる。
験終了後アクセス制限情報記憶回路101に外部出力を
禁止する情報を入力すれば、たとえ不正なアクセスがあ
ったとしても出力制御回路301によりメモリ出力信号
16は外部に出力されないため不揮発性メモリ12内部
のデータの不正な読み出しが不可能となる。
【0026】なお、第3の実施形態において、アクセス
制限情報記憶回路101が物理的に故障していた場合で
も正しいアクセス制限信号104を生成するために、ア
クセス制御情報記憶回路101を複数備えてもよい。
制限情報記憶回路101が物理的に故障していた場合で
も正しいアクセス制限信号104を生成するために、ア
クセス制御情報記憶回路101を複数備えてもよい。
【0027】(第4の実施形態)図4は本発明の第4の
実施形態におけるメモリアクセス制御回路の構成図を示
すものである。図4において、401は出力制御回路3
01により生成された不正アクセス検知信号、402は
乱数発生回路、403は乱数発生回路402により生成
した乱数である。なお、第3の実施形態と同一の番号を
付したものは、第3の実施形態と同じ構成要素である。
実施形態におけるメモリアクセス制御回路の構成図を示
すものである。図4において、401は出力制御回路3
01により生成された不正アクセス検知信号、402は
乱数発生回路、403は乱数発生回路402により生成
した乱数である。なお、第3の実施形態と同一の番号を
付したものは、第3の実施形態と同じ構成要素である。
【0028】以上のように構成された第4の実施形態の
メモリアクセス制御回路について、以下その動作を説明
する。
メモリアクセス制御回路について、以下その動作を説明
する。
【0029】アクセス制限情報記憶回路101に外部出
力を禁止する情報を入力し、不揮発性メモリ12からの
アクセスを禁止しているにもかかわらず、不揮発性メモ
リ12からなんらかの出力信号が認められた場合、出力
制御回路301はアクセス制限信号104とメモリ出力
信号16より不正アクセス検知信号401を発生させ
る。次に不正アクセス検知信号401より乱数発生回路
402は乱数403を生成し、出力制御回路301は乱
数403を外部出力信号302として外部へ出力する。
力を禁止する情報を入力し、不揮発性メモリ12からの
アクセスを禁止しているにもかかわらず、不揮発性メモ
リ12からなんらかの出力信号が認められた場合、出力
制御回路301はアクセス制限信号104とメモリ出力
信号16より不正アクセス検知信号401を発生させ
る。次に不正アクセス検知信号401より乱数発生回路
402は乱数403を生成し、出力制御回路301は乱
数403を外部出力信号302として外部へ出力する。
【0030】以上のように第4の実施形態によれば、前
記第3の実施形態に不正アクセス制御回路401と乱数
発生回路402と乱数403を追加したことにより、外
部出力としてデータにみせかけた乱数を出力することに
より、より安全性を向上することができる。
記第3の実施形態に不正アクセス制御回路401と乱数
発生回路402と乱数403を追加したことにより、外
部出力としてデータにみせかけた乱数を出力することに
より、より安全性を向上することができる。
【0031】なお、第4の実施形態において、アクセス
制限情報記憶回路101が物理的に故障していた場合で
も正しいアクセス制限信号104を生成するために、ア
クセス制御情報記憶回路101を複数備えてもよい。
制限情報記憶回路101が物理的に故障していた場合で
も正しいアクセス制限信号104を生成するために、ア
クセス制御情報記憶回路101を複数備えてもよい。
【0032】(第5の実施形態)図5は本発明の第5の
実施形態におけるメモリアクセス制御回路の構成図を示
すものである。501は不揮発性メモリ12のアクセス
制限情報を記憶するアクセス制限情報記憶回路、502
はアクセス制限情報記憶回路501から出力されるアク
セス制限情報、503はアクセス制限信号104と外部
入力信号15から生成された不正アクセス検知信号、5
04は不正アクセス検知信号503により乱数を生成す
る乱数発生回路、505は乱数発生回路504が生成し
た乱数、506は外部への出力を制御する出力制御回路
である。なお、第1の実施形態、第2の実施形態および
第3の実施形態と同一の番号を付したものは、第1の実
施形態、第2の実施形態および第4の実施形態と同じ構
成要素である。
実施形態におけるメモリアクセス制御回路の構成図を示
すものである。501は不揮発性メモリ12のアクセス
制限情報を記憶するアクセス制限情報記憶回路、502
はアクセス制限情報記憶回路501から出力されるアク
セス制限情報、503はアクセス制限信号104と外部
入力信号15から生成された不正アクセス検知信号、5
04は不正アクセス検知信号503により乱数を生成す
る乱数発生回路、505は乱数発生回路504が生成し
た乱数、506は外部への出力を制御する出力制御回路
である。なお、第1の実施形態、第2の実施形態および
第3の実施形態と同一の番号を付したものは、第1の実
施形態、第2の実施形態および第4の実施形態と同じ構
成要素である。
【0033】以上のように構成された本実施例のメモリ
アクセス制御回路について、以下、その動作を説明す
る。
アクセス制御回路について、以下、その動作を説明す
る。
【0034】まず、外部からの入出力信号を用いて不揮
発性メモリ12の動作試験を行う場合、アクセス制限情
報記憶回路101およびアクセス制限情報記憶回路50
1は、動作試験前にアクセス制限情報記憶回路101お
よびアクセス制限情報記憶回路501が記憶しているア
クセス制限情報102およびアクセス制限情報502を
出力する。アクセス制限情報102およびアクセス制限
情報502が外部入力を許可する情報であれば、アクセ
ス制限信号生成回路103の生成したアクセス制限信号
104はアクセス許可モードとなり、外部入力信号15
はメモリ入力信号106として不揮発性メモリ12へ入
力され、メモリ出力信号16は外部出力として外部に出
力される。一方、不揮発性メモリ12の動作試験終了
後、不揮発性メモリ12への外部入出力を禁止する情報
をアクセス制限情報記憶回路101およびアクセス制限
情報記憶回路501に入力する。アクセス制限情報記憶
回路101およびアクセス制限情報記憶回路501から
それぞれ出力されたアクセス制限情報102かアクセス
制限情報502のいずれかが外部入力を禁止する情報で
あれば、アクセス制限信号生成回路103の生成したア
クセス制限信号104はアクセス禁止モードとなる。そ
れにもかかわらず外部入力信号15が印可された場合、
入力制御回路105がアクセス制限信号104と外部入
力信号15から不正アクセス検知信号503を発生させ
る。不正アクセス検知信号503により乱数発生回路5
04は乱数505を生成し、出力制御回路506は乱数
505を外部出力信号302として外部へ出力し、それ
と同時に不正アクセス検知信号503により消去回路2
02が消去信号203を生成し、入力制御回路105は
メモリ入力信号106を不揮発性メモリ12に入力せ
ず、不揮発性メモリ12内部のデータを消去する。
発性メモリ12の動作試験を行う場合、アクセス制限情
報記憶回路101およびアクセス制限情報記憶回路50
1は、動作試験前にアクセス制限情報記憶回路101お
よびアクセス制限情報記憶回路501が記憶しているア
クセス制限情報102およびアクセス制限情報502を
出力する。アクセス制限情報102およびアクセス制限
情報502が外部入力を許可する情報であれば、アクセ
ス制限信号生成回路103の生成したアクセス制限信号
104はアクセス許可モードとなり、外部入力信号15
はメモリ入力信号106として不揮発性メモリ12へ入
力され、メモリ出力信号16は外部出力として外部に出
力される。一方、不揮発性メモリ12の動作試験終了
後、不揮発性メモリ12への外部入出力を禁止する情報
をアクセス制限情報記憶回路101およびアクセス制限
情報記憶回路501に入力する。アクセス制限情報記憶
回路101およびアクセス制限情報記憶回路501から
それぞれ出力されたアクセス制限情報102かアクセス
制限情報502のいずれかが外部入力を禁止する情報で
あれば、アクセス制限信号生成回路103の生成したア
クセス制限信号104はアクセス禁止モードとなる。そ
れにもかかわらず外部入力信号15が印可された場合、
入力制御回路105がアクセス制限信号104と外部入
力信号15から不正アクセス検知信号503を発生させ
る。不正アクセス検知信号503により乱数発生回路5
04は乱数505を生成し、出力制御回路506は乱数
505を外部出力信号302として外部へ出力し、それ
と同時に不正アクセス検知信号503により消去回路2
02が消去信号203を生成し、入力制御回路105は
メモリ入力信号106を不揮発性メモリ12に入力せ
ず、不揮発性メモリ12内部のデータを消去する。
【0035】以上のように第5の実施形態によれば、前
記第1の実施形態、前記第2の実施形態および前記第3
の実施形態にアクセス制限情報記憶回路501とアクセ
ス制限情報502と不正アクセス検知信号503と乱数
発生回路504と乱数505と出力制御回路506を追
加したことにより、動作試験終了後アクセス制限情報記
憶回路101およびアクセス制限情報記憶回路501に
外部出力を禁止する情報を入力すれば、アクセス制限情
報記憶回路101かアクセス制限情報記憶回路501の
いずれかが物理的に故障していても正しいアクセス制御
信号104を生成することができ、たとえ不正なアクセ
スがあったとしても、外部出力信号302として不揮発
性メモリ12内部のデータにみせかけた乱数505を出
力しながら、消去回路202により不揮発性メモリ12
内部のデータを消去することにより不揮発性メモリ12
への外部からの不正な読み書きを防止することができ
る。
記第1の実施形態、前記第2の実施形態および前記第3
の実施形態にアクセス制限情報記憶回路501とアクセ
ス制限情報502と不正アクセス検知信号503と乱数
発生回路504と乱数505と出力制御回路506を追
加したことにより、動作試験終了後アクセス制限情報記
憶回路101およびアクセス制限情報記憶回路501に
外部出力を禁止する情報を入力すれば、アクセス制限情
報記憶回路101かアクセス制限情報記憶回路501の
いずれかが物理的に故障していても正しいアクセス制御
信号104を生成することができ、たとえ不正なアクセ
スがあったとしても、外部出力信号302として不揮発
性メモリ12内部のデータにみせかけた乱数505を出
力しながら、消去回路202により不揮発性メモリ12
内部のデータを消去することにより不揮発性メモリ12
への外部からの不正な読み書きを防止することができ
る。
【0036】なお、第5の実施形態において、ふたつの
アクセス制限情報記憶回路101、501を用いたが、
物理的な故障を考えなければひとつのアクセス制限情報
回路を用いてもよい。また、物理的に故障していた場合
でもより安全に正しいアクセス制限信号104を生成す
るために、3個以上のアクセス制御情報記憶回路を備え
てもよい。
アクセス制限情報記憶回路101、501を用いたが、
物理的な故障を考えなければひとつのアクセス制限情報
回路を用いてもよい。また、物理的に故障していた場合
でもより安全に正しいアクセス制限信号104を生成す
るために、3個以上のアクセス制御情報記憶回路を備え
てもよい。
【0037】
【発明の効果】本発明は、不揮発性メモリと、不揮発性
メモリへの外部入力信号と、不揮発性メモリへのアクセ
スの制限情報を記憶するアクセス制限情報記憶回路と、
制限情報からアクセス制限信号を生成するアクセス制限
信号生成回路と、アクセス制限信号により不揮発性メモ
リと外部からの入出力のアクセスを制御するアクセス制
御回路を設けることにより、不揮発性メモリの不正読み
書きを防止することができる優れたメモリアクセス制御
回路を実現するものである。
メモリへの外部入力信号と、不揮発性メモリへのアクセ
スの制限情報を記憶するアクセス制限情報記憶回路と、
制限情報からアクセス制限信号を生成するアクセス制限
信号生成回路と、アクセス制限信号により不揮発性メモ
リと外部からの入出力のアクセスを制御するアクセス制
御回路を設けることにより、不揮発性メモリの不正読み
書きを防止することができる優れたメモリアクセス制御
回路を実現するものである。
【図1】本発明の第1の実施形態におけるメモリアクセ
ス制御回路を示す構成図
ス制御回路を示す構成図
【図2】本発明の第2の実施形態におけるメモリアクセ
ス制御回路を示す構成図
ス制御回路を示す構成図
【図3】本発明の第3の実施形態におけるメモリアクセ
ス制御回路を示す構成図
ス制御回路を示す構成図
【図4】本発明の第4の実施形態におけるメモリアクセ
ス制御回路を示す構成図
ス制御回路を示す構成図
【図5】本発明の第5の実施形態におけるメモリアクセ
ス制御回路を示す構成図
ス制御回路を示す構成図
【図6】従来のメモリアクセス制御回路を示す構成図
11 LSI 12 不揮発性メモリ 13 入力用テストパッド 14 出力用テストパッド 15 外部入力信号 16 メモリ出力信号 17 スクライブライン 101 アクセス制限情報記憶回路 102 アクセス制限情報 103 アクセス制限信号生成回路 104 アクセス制限信号 105 入力制御回路 106 メモリ入力信号 201 不正アクセス検知信号 202 消去回路 203 消去信号 301 出力制御回路 302 外部出力信号 401 不正アクセス検知信号 402 乱数発生回路 403 乱数 501 アクセス制限情報記憶回路 502 アクセス制限情報 503 不正アクセス検知信号 504 乱数発生回路 505 乱数 506 出力制御回路
Claims (4)
- 【請求項1】 不揮発性メモリと、前記不揮発性メモリ
のアクセス制限情報を記憶するためのアクセス制限情報
記憶回路と、前記アクセス制限情報からアクセス制限信
号を生成するアクセス制限信号生成回路と、前記アクセ
ス制限信号と外部からの入力信号からアクセスの正当性
を判断して前記不揮発性メモリへの入力を制御する入力
制御回路を備えたメモリアクセス制御回路。 - 【請求項2】 請求項1記載のメモリアクセス制御回路
において、前記入力制御回路で不正アクセスと判断した
際に前記不揮発性メモリのデータを消去する消去回路を
備えたメモリアクセス制御回路。 - 【請求項3】 不揮発性メモリと、前記不揮発性メモリ
のアクセス制限情報を記憶するためのアクセス制限情報
記憶回路と、前記アクセス制限情報からアクセス制限信
号を生成するアクセス制限信号生成回路と、前記アクセ
ス制限信号と前記不揮発性メモリからの出力信号からア
クセスの正当性を判断して外部への出力を制御する出力
制御回路を備えたメモリアクセス制御回路。 - 【請求項4】 請求項3記載のメモリアクセス制御回路
において、前記出力制御回路で不正アクセスと判断した
際に乱数を発生させ外部への出力とする乱数発生回路を
備えたメモリアクセス制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11219723A JP2001043140A (ja) | 1999-08-03 | 1999-08-03 | メモリアクセス制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11219723A JP2001043140A (ja) | 1999-08-03 | 1999-08-03 | メモリアクセス制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001043140A true JP2001043140A (ja) | 2001-02-16 |
Family
ID=16739968
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11219723A Pending JP2001043140A (ja) | 1999-08-03 | 1999-08-03 | メモリアクセス制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001043140A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU2005201146B2 (en) * | 2004-03-29 | 2007-07-26 | Samsung Electronics Co., Ltd. | Test terminal negation circuit |
CN110198151A (zh) * | 2018-02-27 | 2019-09-03 | 意法半导体(格勒诺布尔2)公司 | 电机控制系统 |
WO2024040506A1 (en) * | 2022-08-25 | 2024-02-29 | Micron Technology, Inc. | Memory chip test pad access management to facilitate data security |
-
1999
- 1999-08-03 JP JP11219723A patent/JP2001043140A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU2005201146B2 (en) * | 2004-03-29 | 2007-07-26 | Samsung Electronics Co., Ltd. | Test terminal negation circuit |
CN110198151A (zh) * | 2018-02-27 | 2019-09-03 | 意法半导体(格勒诺布尔2)公司 | 电机控制系统 |
CN110198151B (zh) * | 2018-02-27 | 2023-03-24 | 意法半导体(格勒诺布尔2)公司 | 电机控制系统 |
WO2024040506A1 (en) * | 2022-08-25 | 2024-02-29 | Micron Technology, Inc. | Memory chip test pad access management to facilitate data security |
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