JP2001043140A - メモリアクセス制御回路 - Google Patents
メモリアクセス制御回路Info
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- JP2001043140A JP2001043140A JP11219723A JP21972399A JP2001043140A JP 2001043140 A JP2001043140 A JP 2001043140A JP 11219723 A JP11219723 A JP 11219723A JP 21972399 A JP21972399 A JP 21972399A JP 2001043140 A JP2001043140 A JP 2001043140A
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- Japan
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- signal
- nonvolatile memory
- memory
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Abstract
(57)【要約】
【課題】 不揮発性メモリに外部からアクセス可能なテ
ストパッドや配線経路が存在していても、不揮発性メモ
リ内部のデータの不正な読み書きを防止する。 【解決手段】 アクセス制限信号記憶回路１０１に格納
された不揮発性メモリへのアクセスの制限情報１０２か
ら、アクセス制限信号生成回路１０３によりアクセス制
限信号１０４を生成し、アクセス制限信号１０４がアク
セス許可モードの場合は外部入力信号１５は不揮発性メ
モリ１２へ入力され、アクセス制限信号１０４がアクセ
ス禁止モードの場合は外部入力信号１５は不揮発性メモ
リ１２へ入力されない。
ストパッドや配線経路が存在していても、不揮発性メモ
リ内部のデータの不正な読み書きを防止する。 【解決手段】 アクセス制限信号記憶回路１０１に格納
された不揮発性メモリへのアクセスの制限情報１０２か
ら、アクセス制限信号生成回路１０３によりアクセス制
限信号１０４を生成し、アクセス制限信号１０４がアク
セス許可モードの場合は外部入力信号１５は不揮発性メ
モリ１２へ入力され、アクセス制限信号１０４がアクセ
ス禁止モードの場合は外部入力信号１５は不揮発性メモ
リ１２へ入力されない。
Description
【０００１】
【発明の属する技術分野】本発明はLSIの不揮発性メモ
リ内のデータの不正な読み出しを防止するメモリアクセ
ス制御回路に関するものである。
リ内のデータの不正な読み出しを防止するメモリアクセ
ス制御回路に関するものである。
【０００２】
【従来の技術】近年、電子商取引が利用されるようにな
り、情報セキュリティーが注目されている。ICカードの
物理的なセキュリティーとして、重要なデータが記憶さ
れる不揮発性メモリの不正な読み出しからの保護などの
耐タンパー技術が知られている。
り、情報セキュリティーが注目されている。ICカードの
物理的なセキュリティーとして、重要なデータが記憶さ
れる不揮発性メモリの不正な読み出しからの保護などの
耐タンパー技術が知られている。
【０００３】以下、従来の耐タンパー技術であるメモリ
アクセス制御回路について説明する。図６は従来のメモ
リアクセス制御回路の構成図であり、１１はLSI、１２
は不揮発性メモリ、１３は不揮発性メモリ１２の動作試
験のための入力用テストパッド、１４は不揮発性メモリ
１２の動作試験のための出力用テストパッド、１５は入
力用テストパッド１３からの外部入力信号、１６は不揮
発性メモリ１２からのメモリ出力信号、１７はLSI１１
をスクライブするスクライブラインである。以上のよう
に構成されたメモリアクセス制御回路について、以下そ
の動作を説明する。
アクセス制御回路について説明する。図６は従来のメモ
リアクセス制御回路の構成図であり、１１はLSI、１２
は不揮発性メモリ、１３は不揮発性メモリ１２の動作試
験のための入力用テストパッド、１４は不揮発性メモリ
１２の動作試験のための出力用テストパッド、１５は入
力用テストパッド１３からの外部入力信号、１６は不揮
発性メモリ１２からのメモリ出力信号、１７はLSI１１
をスクライブするスクライブラインである。以上のよう
に構成されたメモリアクセス制御回路について、以下そ
の動作を説明する。
【０００４】不揮発性メモリ１２の動作試験を行うため
の入力用テストパッド１３をLSI１１相互間のスクライ
ブライン１７を越えた近隣のLSI１１に作成する。不揮
発性メモリ１２の動作試験は、入力用テストパッド１３
から外部入力信号１５を印可し、不揮発性メモリからの
メモリ出力信号１６を出力用テストパッド１４に出力さ
せて行う。不揮発性メモリ１２の動作試験終了後LSI１
１をスクライブし、動作試験に用いた入力用テストパッ
ド１３および出力用テストパッド１４と不揮発性メモリ
１２を切断することにより、テストパッドを切り離して
不揮発性メモリ１２の不正読み書きを防止するものであ
る。
の入力用テストパッド１３をLSI１１相互間のスクライ
ブライン１７を越えた近隣のLSI１１に作成する。不揮
発性メモリ１２の動作試験は、入力用テストパッド１３
から外部入力信号１５を印可し、不揮発性メモリからの
メモリ出力信号１６を出力用テストパッド１４に出力さ
せて行う。不揮発性メモリ１２の動作試験終了後LSI１
１をスクライブし、動作試験に用いた入力用テストパッ
ド１３および出力用テストパッド１４と不揮発性メモリ
１２を切断することにより、テストパッドを切り離して
不揮発性メモリ１２の不正読み書きを防止するものであ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のメモリアクセス制御回路では、切断した後のLSIに
は依然配線経路が残っており、FIB加工などを用いてテ
ストパッドを再形成し、不揮発性メモリへのアクセスが
可能となることが問題であった。
来のメモリアクセス制御回路では、切断した後のLSIに
は依然配線経路が残っており、FIB加工などを用いてテ
ストパッドを再形成し、不揮発性メモリへのアクセスが
可能となることが問題であった。
【０００６】本発明は上記従来の問題点を解決するもの
で、LSIにテストパッドやテストパッド切断後の配線経
路が存在していても不揮発性メモリの不正読み書きを防
止することができるメモリアクセス制御回路を提供する
ことを目的とする。
で、LSIにテストパッドやテストパッド切断後の配線経
路が存在していても不揮発性メモリの不正読み書きを防
止することができるメモリアクセス制御回路を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、本発明のメモリアクセス制御回路は、不揮発性メモ
リと、前記不揮発性メモリのアクセス制限情報を記憶す
るためのアクセス制限情報記憶回路と、前記アクセス制
限情報よりアクセス制限信号を生成するアクセス制限信
号生成回路と、前記アクセス制限信号と外部からの入力
信号からアクセスの正当性を判断して前記不揮発性メモ
リへの入力を制御する入力制御回路から構成されてい
る。
に、本発明のメモリアクセス制御回路は、不揮発性メモ
リと、前記不揮発性メモリのアクセス制限情報を記憶す
るためのアクセス制限情報記憶回路と、前記アクセス制
限情報よりアクセス制限信号を生成するアクセス制限信
号生成回路と、前記アクセス制限信号と外部からの入力
信号からアクセスの正当性を判断して前記不揮発性メモ
リへの入力を制御する入力制御回路から構成されてい
る。
【０００８】この構成によって、アクセス制限情報記憶
回路に記憶されたアクセス制限情報により外部からの不
揮発性メモリへのアクセスが制御できるため、不揮発性
メモリの不正な読み書きを防止することができる。
回路に記憶されたアクセス制限情報により外部からの不
揮発性メモリへのアクセスが制御できるため、不揮発性
メモリの不正な読み書きを防止することができる。
【０００９】また、本発明のメモリアクセス制御回路
は、不揮発性メモリと、前記不揮発性メモリのアクセス
制限情報を記憶するためのアクセス制限情報記憶回路
と、前記アクセス制限情報からアクセス制限信号を生成
するアクセス制限信号生成回路と、前記アクセス制限信
号と前記不揮発性メモリからの出力信号からアクセスの
正当性を判断して外部への出力を制御する出力制御回路
から構成されている。
は、不揮発性メモリと、前記不揮発性メモリのアクセス
制限情報を記憶するためのアクセス制限情報記憶回路
と、前記アクセス制限情報からアクセス制限信号を生成
するアクセス制限信号生成回路と、前記アクセス制限信
号と前記不揮発性メモリからの出力信号からアクセスの
正当性を判断して外部への出力を制御する出力制御回路
から構成されている。
【００１０】この構成によって、アクセス制限情報記憶
回路に記憶されたアクセス制限情報によって外部への不
揮発性メモリの出力信号が制御できるため、不揮発性メ
モリの不正な読み出しを防止することができる。
回路に記憶されたアクセス制限情報によって外部への不
揮発性メモリの出力信号が制御できるため、不揮発性メ
モリの不正な読み出しを防止することができる。
【００１１】
【発明の実施の形態】（第１の実施形態）以下本発明の
第１の実施形態について、図面を参照しながら説明す
る。
第１の実施形態について、図面を参照しながら説明す
る。
【００１２】図１は本発明の第１の実施形態におけるメ
モリアクセス制御回路の構成図を示すものである。図１
において、１２は不揮発性メモリ、１５は不揮発性メモ
リ１２への外部入力信号、１０１は不揮発性メモリ１２
のアクセス制限情報を記憶するアクセス制限情報記憶回
路、１０２はアクセス制限情報記憶回路１０１から出力
されるアクセス制限情報、１０３はアクセス制限情報１
０２よりアクセス制限信号を生成するアクセス制限信号
生成回路、１０４はアクセス制限信号生成回路１０３に
より生成されたアクセス制限信号、１０５はアクセス制
限信号１０４と外部入力信号１５からアクセスの正当性
を判断し不揮発性メモリ１２への入力を制御する入力制
御回路、１０６は入力制御回路１０５で制御された不揮
発性メモリ１２へのメモリ入力信号である。
モリアクセス制御回路の構成図を示すものである。図１
において、１２は不揮発性メモリ、１５は不揮発性メモ
リ１２への外部入力信号、１０１は不揮発性メモリ１２
のアクセス制限情報を記憶するアクセス制限情報記憶回
路、１０２はアクセス制限情報記憶回路１０１から出力
されるアクセス制限情報、１０３はアクセス制限情報１
０２よりアクセス制限信号を生成するアクセス制限信号
生成回路、１０４はアクセス制限信号生成回路１０３に
より生成されたアクセス制限信号、１０５はアクセス制
限信号１０４と外部入力信号１５からアクセスの正当性
を判断し不揮発性メモリ１２への入力を制御する入力制
御回路、１０６は入力制御回路１０５で制御された不揮
発性メモリ１２へのメモリ入力信号である。
【００１３】以上のように構成された本実施形態のメモ
リアクセス制御回路について、以下、その動作を説明す
る。
リアクセス制御回路について、以下、その動作を説明す
る。
【００１４】まず、外部からの入出力信号を用いて不揮
発性メモリ１２の動作試験を行う場合、アクセス制限情
報記憶回路１０１は、動作試験前にアクセス制限情報記
憶回路１０１が記憶しているアクセス制限情報１０２を
出力する。アクセス制限情報１０２が不揮発性メモリ１
２への外部からのアクセスを許可する情報であればアク
セス制限信号生成回路１０３により生成されたアクセス
制限信号１０４はアクセス許可モードとなり、入力制御
回路１０５は外部入力信号１５をメモリ入力信号１０６
として不揮発性メモリ１２に入力し、外部から不揮発性
メモリ１２への正常なアクセスが実現される。一方、不
揮発性メモリ１２の動作試験終了後、不揮発性メモリ１
２への外部入力を禁止する情報をアクセス制限情報記憶
回路１０１に入力すれば、アクセス制限信号生成回路１
０３が生成したアクセス制限信号１０４はアクセス禁止
モードとなり外部からのアクセスは禁止される。それに
もかかわらず外部入力信号１５が印可された場合、入力
制御回路１０５により不正なアクセスと判断されメモリ
入力信号１０６は外部入力信号１５の影響を受けずに固
定値を不揮発性メモリ１２へ入力する。
発性メモリ１２の動作試験を行う場合、アクセス制限情
報記憶回路１０１は、動作試験前にアクセス制限情報記
憶回路１０１が記憶しているアクセス制限情報１０２を
出力する。アクセス制限情報１０２が不揮発性メモリ１
２への外部からのアクセスを許可する情報であればアク
セス制限信号生成回路１０３により生成されたアクセス
制限信号１０４はアクセス許可モードとなり、入力制御
回路１０５は外部入力信号１５をメモリ入力信号１０６
として不揮発性メモリ１２に入力し、外部から不揮発性
メモリ１２への正常なアクセスが実現される。一方、不
揮発性メモリ１２の動作試験終了後、不揮発性メモリ１
２への外部入力を禁止する情報をアクセス制限情報記憶
回路１０１に入力すれば、アクセス制限信号生成回路１
０３が生成したアクセス制限信号１０４はアクセス禁止
モードとなり外部からのアクセスは禁止される。それに
もかかわらず外部入力信号１５が印可された場合、入力
制御回路１０５により不正なアクセスと判断されメモリ
入力信号１０６は外部入力信号１５の影響を受けずに固
定値を不揮発性メモリ１２へ入力する。
【００１５】以上のように本実施形態によれば、不揮発
性メモリ１２のテスト終了後、アクセス制限情報記憶回
路１０１に外部入力を禁止する情報を入力すれば、たと
え外部から不正なアクセスがあったとしても入力制御回
路１０５により外部入力信号１５は不揮発性メモリ１２
に入力されないため不揮発性メモリ１２内部のデータの
不正な読み書きが不可能となる。
性メモリ１２のテスト終了後、アクセス制限情報記憶回
路１０１に外部入力を禁止する情報を入力すれば、たと
え外部から不正なアクセスがあったとしても入力制御回
路１０５により外部入力信号１５は不揮発性メモリ１２
に入力されないため不揮発性メモリ１２内部のデータの
不正な読み書きが不可能となる。
【００１６】なお、第１の実施形態において、アクセス
制限情報記憶回路１０１が物理的に故障していた場合で
も正しいアクセス制限信号１０４を生成するために、ア
クセス制御情報記憶回路１０１を複数備えてもよい。
制限情報記憶回路１０１が物理的に故障していた場合で
も正しいアクセス制限信号１０４を生成するために、ア
クセス制御情報記憶回路１０１を複数備えてもよい。
【００１７】（第２の実施形態）図２は本発明の第２の
実施形態におけるメモリアクセス制御回路の構成図を示
すものである。図２において、２０１は入力制御回路１
０５により生成された不正アクセス検知信号、２０２は
消去回路、２０３は消去回路２０２により生成された消
去信号である。なお、第１の実施形態と同一の番号を付
したものは、第１の実施形態と同じ構成要素である。
実施形態におけるメモリアクセス制御回路の構成図を示
すものである。図２において、２０１は入力制御回路１
０５により生成された不正アクセス検知信号、２０２は
消去回路、２０３は消去回路２０２により生成された消
去信号である。なお、第１の実施形態と同一の番号を付
したものは、第１の実施形態と同じ構成要素である。
【００１８】以上のように構成された第２の実施形態の
メモリアクセス制御回路について、以下、その動作を説
明する。
メモリアクセス制御回路について、以下、その動作を説
明する。
【００１９】アクセス制限情報記憶回路１０１に外部入
力を禁止する情報を入力し、不揮発性メモリ１２への外
部からのアクセスを禁止しているにもかかわらず、外部
入力信号１５が印加された場合、入力制御回路１０５が
アクセス制限信号１０４と外部入力信号１５から不正ア
クセス検知信号２０１を発生させる。不正アクセス検知
信号２０１により消去回路２０２は消去信号２０３を生
成し不揮発性メモリ１２内部のデータを消去する。この
際入力制御回路１０５はメモリ入力信号１０６を不揮発
性メモリ１２に入力しない。
力を禁止する情報を入力し、不揮発性メモリ１２への外
部からのアクセスを禁止しているにもかかわらず、外部
入力信号１５が印加された場合、入力制御回路１０５が
アクセス制限信号１０４と外部入力信号１５から不正ア
クセス検知信号２０１を発生させる。不正アクセス検知
信号２０１により消去回路２０２は消去信号２０３を生
成し不揮発性メモリ１２内部のデータを消去する。この
際入力制御回路１０５はメモリ入力信号１０６を不揮発
性メモリ１２に入力しない。
【００２０】以上のように第２の実施形態によれば、前
記第１の実施形態に不正アクセス検知信号２０１と消去
回路２０２と消去信号２０３を追加したことにより、不
揮発性メモリ１２への外部入力を禁止しているにもかか
わらず不正アクセスが行われた場合、不揮発性メモリ１
２内部のデータを消去することができ、より安全性を向
上することができる。
記第１の実施形態に不正アクセス検知信号２０１と消去
回路２０２と消去信号２０３を追加したことにより、不
揮発性メモリ１２への外部入力を禁止しているにもかか
わらず不正アクセスが行われた場合、不揮発性メモリ１
２内部のデータを消去することができ、より安全性を向
上することができる。
【００２１】なお、第２の実施形態において、アクセス
制限情報記憶回路１０１が物理的に故障していた場合で
も正しいアクセス制限信号１０４を生成するために、ア
クセス制御情報記憶回路１０１を複数備えてもよい。
制限情報記憶回路１０１が物理的に故障していた場合で
も正しいアクセス制限信号１０４を生成するために、ア
クセス制御情報記憶回路１０１を複数備えてもよい。
【００２２】（第３の実施形態）図３は本発明の第３の
実施形態におけるメモリアクセス制御回路の構成図を示
すものである。図３において、１２は不揮発性メモリ、
１６は不揮発性メモリ１２からのメモリ出力信号、１０
１は不揮発性メモリ１２のアクセス制限情報を記憶する
アクセス制限情報記憶回路、１０２はアクセス制限情報
記憶回路１０１から出力されるアクセス制限情報、１０
３は制限情報１０２よりアクセス制限信号を生成するア
クセス制限信号生成回路、１０４はアクセス制限信号生
成回路１０３により生成されたアクセス制限信号、３０
１はアクセス制限信号１０４と不揮発性メモリ１２から
のメモリ出力信号１６からアクセスの正当性を判断し外
部への出力を制御する出力制御回路、３０２は出力制御
回路３０１によって制御された外部への外部出力信号で
ある。なお、第１の実施形態と同一の番号を付したもの
は、第１の実施形態と同じ構成要素である。
実施形態におけるメモリアクセス制御回路の構成図を示
すものである。図３において、１２は不揮発性メモリ、
１６は不揮発性メモリ１２からのメモリ出力信号、１０
１は不揮発性メモリ１２のアクセス制限情報を記憶する
アクセス制限情報記憶回路、１０２はアクセス制限情報
記憶回路１０１から出力されるアクセス制限情報、１０
３は制限情報１０２よりアクセス制限信号を生成するア
クセス制限信号生成回路、１０４はアクセス制限信号生
成回路１０３により生成されたアクセス制限信号、３０
１はアクセス制限信号１０４と不揮発性メモリ１２から
のメモリ出力信号１６からアクセスの正当性を判断し外
部への出力を制御する出力制御回路、３０２は出力制御
回路３０１によって制御された外部への外部出力信号で
ある。なお、第１の実施形態と同一の番号を付したもの
は、第１の実施形態と同じ構成要素である。
【００２３】以上のように構成された本実施例のメモリ
アクセス制御回路について、以下、その動作を説明す
る。
アクセス制御回路について、以下、その動作を説明す
る。
【００２４】まず、外部からの入出力信号を用いて不揮
発性メモリ１２の動作試験を行う場合、アクセス制限情
報記憶回路１０１は、動作試験前にアクセス制限情報記
憶回路１０１が記憶しているアクセス制限情報１０２を
不揮発性メモリ１２への外部入力を許可する情報とし出
力する。アクセス制限情報１０２が不揮発性メモリ１２
への外部からのアクセスを許可する情報であればアクセ
ス制限信号生成回路１０３により生成されたアクセス制
限信号１０４はアクセス許可モードとなり、出力制御回
路３０１はメモリ出力信号１６を外部出力信号３０２と
して外部に出力する。一方、不揮発性メモリ１２の動作
試験終了後、不揮発性メモリ１２からの外部出力を禁止
する情報をアクセス制限情報記憶回路１０１に入力すれ
ば、アクセス制限信号生成回路１０３が生成したアクセ
ス制限信号１０４はアクセス禁止モードとなり不揮発性
メモリ１２からのアクセスは禁止される。それにもかか
わらず不揮発性メモリ１２からのメモリ出力信号１６が
認められた場合、出力制御回路３０１により不正なアク
セスと判断され、外部出力信号３０２はメモリ出力信号
１６の影響を受けず固定値を外部へ出力する。
発性メモリ１２の動作試験を行う場合、アクセス制限情
報記憶回路１０１は、動作試験前にアクセス制限情報記
憶回路１０１が記憶しているアクセス制限情報１０２を
不揮発性メモリ１２への外部入力を許可する情報とし出
力する。アクセス制限情報１０２が不揮発性メモリ１２
への外部からのアクセスを許可する情報であればアクセ
ス制限信号生成回路１０３により生成されたアクセス制
限信号１０４はアクセス許可モードとなり、出力制御回
路３０１はメモリ出力信号１６を外部出力信号３０２と
して外部に出力する。一方、不揮発性メモリ１２の動作
試験終了後、不揮発性メモリ１２からの外部出力を禁止
する情報をアクセス制限情報記憶回路１０１に入力すれ
ば、アクセス制限信号生成回路１０３が生成したアクセ
ス制限信号１０４はアクセス禁止モードとなり不揮発性
メモリ１２からのアクセスは禁止される。それにもかか
わらず不揮発性メモリ１２からのメモリ出力信号１６が
認められた場合、出力制御回路３０１により不正なアク
セスと判断され、外部出力信号３０２はメモリ出力信号
１６の影響を受けず固定値を外部へ出力する。
【００２５】以上のように本実施形態によれば、動作試
験終了後アクセス制限情報記憶回路１０１に外部出力を
禁止する情報を入力すれば、たとえ不正なアクセスがあ
ったとしても出力制御回路３０１によりメモリ出力信号
１６は外部に出力されないため不揮発性メモリ１２内部
のデータの不正な読み出しが不可能となる。
験終了後アクセス制限情報記憶回路１０１に外部出力を
禁止する情報を入力すれば、たとえ不正なアクセスがあ
ったとしても出力制御回路３０１によりメモリ出力信号
１６は外部に出力されないため不揮発性メモリ１２内部
のデータの不正な読み出しが不可能となる。
【００２６】なお、第３の実施形態において、アクセス
制限情報記憶回路１０１が物理的に故障していた場合で
も正しいアクセス制限信号１０４を生成するために、ア
クセス制御情報記憶回路１０１を複数備えてもよい。
制限情報記憶回路１０１が物理的に故障していた場合で
も正しいアクセス制限信号１０４を生成するために、ア
クセス制御情報記憶回路１０１を複数備えてもよい。
【００２７】（第４の実施形態）図４は本発明の第４の
実施形態におけるメモリアクセス制御回路の構成図を示
すものである。図４において、４０１は出力制御回路３
０１により生成された不正アクセス検知信号、４０２は
乱数発生回路、４０３は乱数発生回路４０２により生成
した乱数である。なお、第３の実施形態と同一の番号を
付したものは、第３の実施形態と同じ構成要素である。
実施形態におけるメモリアクセス制御回路の構成図を示
すものである。図４において、４０１は出力制御回路３
０１により生成された不正アクセス検知信号、４０２は
乱数発生回路、４０３は乱数発生回路４０２により生成
した乱数である。なお、第３の実施形態と同一の番号を
付したものは、第３の実施形態と同じ構成要素である。
【００２８】以上のように構成された第４の実施形態の
メモリアクセス制御回路について、以下その動作を説明
する。
メモリアクセス制御回路について、以下その動作を説明
する。
【００２９】アクセス制限情報記憶回路１０１に外部出
力を禁止する情報を入力し、不揮発性メモリ１２からの
アクセスを禁止しているにもかかわらず、不揮発性メモ
リ１２からなんらかの出力信号が認められた場合、出力
制御回路３０１はアクセス制限信号１０４とメモリ出力
信号１６より不正アクセス検知信号４０１を発生させ
る。次に不正アクセス検知信号４０１より乱数発生回路
４０２は乱数４０３を生成し、出力制御回路３０１は乱
数４０３を外部出力信号３０２として外部へ出力する。
力を禁止する情報を入力し、不揮発性メモリ１２からの
アクセスを禁止しているにもかかわらず、不揮発性メモ
リ１２からなんらかの出力信号が認められた場合、出力
制御回路３０１はアクセス制限信号１０４とメモリ出力
信号１６より不正アクセス検知信号４０１を発生させ
る。次に不正アクセス検知信号４０１より乱数発生回路
４０２は乱数４０３を生成し、出力制御回路３０１は乱
数４０３を外部出力信号３０２として外部へ出力する。
【００３０】以上のように第４の実施形態によれば、前
記第３の実施形態に不正アクセス制御回路４０１と乱数
発生回路４０２と乱数４０３を追加したことにより、外
部出力としてデータにみせかけた乱数を出力することに
より、より安全性を向上することができる。
記第３の実施形態に不正アクセス制御回路４０１と乱数
発生回路４０２と乱数４０３を追加したことにより、外
部出力としてデータにみせかけた乱数を出力することに
より、より安全性を向上することができる。
【００３１】なお、第４の実施形態において、アクセス
制限情報記憶回路１０１が物理的に故障していた場合で
も正しいアクセス制限信号１０４を生成するために、ア
クセス制御情報記憶回路１０１を複数備えてもよい。
制限情報記憶回路１０１が物理的に故障していた場合で
も正しいアクセス制限信号１０４を生成するために、ア
クセス制御情報記憶回路１０１を複数備えてもよい。
【００３２】（第５の実施形態）図５は本発明の第５の
実施形態におけるメモリアクセス制御回路の構成図を示
すものである。５０１は不揮発性メモリ１２のアクセス
制限情報を記憶するアクセス制限情報記憶回路、５０２
はアクセス制限情報記憶回路５０１から出力されるアク
セス制限情報、５０３はアクセス制限信号１０４と外部
入力信号１５から生成された不正アクセス検知信号、５
０４は不正アクセス検知信号５０３により乱数を生成す
る乱数発生回路、５０５は乱数発生回路５０４が生成し
た乱数、５０６は外部への出力を制御する出力制御回路
である。なお、第１の実施形態、第２の実施形態および
第３の実施形態と同一の番号を付したものは、第１の実
施形態、第２の実施形態および第４の実施形態と同じ構
成要素である。
実施形態におけるメモリアクセス制御回路の構成図を示
すものである。５０１は不揮発性メモリ１２のアクセス
制限情報を記憶するアクセス制限情報記憶回路、５０２
はアクセス制限情報記憶回路５０１から出力されるアク
セス制限情報、５０３はアクセス制限信号１０４と外部
入力信号１５から生成された不正アクセス検知信号、５
０４は不正アクセス検知信号５０３により乱数を生成す
る乱数発生回路、５０５は乱数発生回路５０４が生成し
た乱数、５０６は外部への出力を制御する出力制御回路
である。なお、第１の実施形態、第２の実施形態および
第３の実施形態と同一の番号を付したものは、第１の実
施形態、第２の実施形態および第４の実施形態と同じ構
成要素である。
【００３３】以上のように構成された本実施例のメモリ
アクセス制御回路について、以下、その動作を説明す
る。
アクセス制御回路について、以下、その動作を説明す
る。
【００３４】まず、外部からの入出力信号を用いて不揮
発性メモリ１２の動作試験を行う場合、アクセス制限情
報記憶回路１０１およびアクセス制限情報記憶回路５０
１は、動作試験前にアクセス制限情報記憶回路１０１お
よびアクセス制限情報記憶回路５０１が記憶しているア
クセス制限情報１０２およびアクセス制限情報５０２を
出力する。アクセス制限情報１０２およびアクセス制限
情報５０２が外部入力を許可する情報であれば、アクセ
ス制限信号生成回路１０３の生成したアクセス制限信号
１０４はアクセス許可モードとなり、外部入力信号１５
はメモリ入力信号１０６として不揮発性メモリ１２へ入
力され、メモリ出力信号１６は外部出力として外部に出
力される。一方、不揮発性メモリ１２の動作試験終了
後、不揮発性メモリ１２への外部入出力を禁止する情報
をアクセス制限情報記憶回路１０１およびアクセス制限
情報記憶回路５０１に入力する。アクセス制限情報記憶
回路１０１およびアクセス制限情報記憶回路５０１から
それぞれ出力されたアクセス制限情報１０２かアクセス
制限情報５０２のいずれかが外部入力を禁止する情報で
あれば、アクセス制限信号生成回路１０３の生成したア
クセス制限信号１０４はアクセス禁止モードとなる。そ
れにもかかわらず外部入力信号１５が印可された場合、
入力制御回路１０５がアクセス制限信号１０４と外部入
力信号１５から不正アクセス検知信号５０３を発生させ
る。不正アクセス検知信号５０３により乱数発生回路５
０４は乱数５０５を生成し、出力制御回路５０６は乱数
５０５を外部出力信号３０２として外部へ出力し、それ
と同時に不正アクセス検知信号５０３により消去回路２
０２が消去信号２０３を生成し、入力制御回路１０５は
メモリ入力信号１０６を不揮発性メモリ１２に入力せ
ず、不揮発性メモリ１２内部のデータを消去する。
発性メモリ１２の動作試験を行う場合、アクセス制限情
報記憶回路１０１およびアクセス制限情報記憶回路５０
１は、動作試験前にアクセス制限情報記憶回路１０１お
よびアクセス制限情報記憶回路５０１が記憶しているア
クセス制限情報１０２およびアクセス制限情報５０２を
出力する。アクセス制限情報１０２およびアクセス制限
情報５０２が外部入力を許可する情報であれば、アクセ
ス制限信号生成回路１０３の生成したアクセス制限信号
１０４はアクセス許可モードとなり、外部入力信号１５
はメモリ入力信号１０６として不揮発性メモリ１２へ入
力され、メモリ出力信号１６は外部出力として外部に出
力される。一方、不揮発性メモリ１２の動作試験終了
後、不揮発性メモリ１２への外部入出力を禁止する情報
をアクセス制限情報記憶回路１０１およびアクセス制限
情報記憶回路５０１に入力する。アクセス制限情報記憶
回路１０１およびアクセス制限情報記憶回路５０１から
それぞれ出力されたアクセス制限情報１０２かアクセス
制限情報５０２のいずれかが外部入力を禁止する情報で
あれば、アクセス制限信号生成回路１０３の生成したア
クセス制限信号１０４はアクセス禁止モードとなる。そ
れにもかかわらず外部入力信号１５が印可された場合、
入力制御回路１０５がアクセス制限信号１０４と外部入
力信号１５から不正アクセス検知信号５０３を発生させ
る。不正アクセス検知信号５０３により乱数発生回路５
０４は乱数５０５を生成し、出力制御回路５０６は乱数
５０５を外部出力信号３０２として外部へ出力し、それ
と同時に不正アクセス検知信号５０３により消去回路２
０２が消去信号２０３を生成し、入力制御回路１０５は
メモリ入力信号１０６を不揮発性メモリ１２に入力せ
ず、不揮発性メモリ１２内部のデータを消去する。
【００３５】以上のように第５の実施形態によれば、前
記第１の実施形態、前記第２の実施形態および前記第３
の実施形態にアクセス制限情報記憶回路５０１とアクセ
ス制限情報５０２と不正アクセス検知信号５０３と乱数
発生回路５０４と乱数５０５と出力制御回路５０６を追
加したことにより、動作試験終了後アクセス制限情報記
憶回路１０１およびアクセス制限情報記憶回路５０１に
外部出力を禁止する情報を入力すれば、アクセス制限情
報記憶回路１０１かアクセス制限情報記憶回路５０１の
いずれかが物理的に故障していても正しいアクセス制御
信号１０４を生成することができ、たとえ不正なアクセ
スがあったとしても、外部出力信号３０２として不揮発
性メモリ１２内部のデータにみせかけた乱数５０５を出
力しながら、消去回路２０２により不揮発性メモリ１２
内部のデータを消去することにより不揮発性メモリ１２
への外部からの不正な読み書きを防止することができ
る。
記第１の実施形態、前記第２の実施形態および前記第３
の実施形態にアクセス制限情報記憶回路５０１とアクセ
ス制限情報５０２と不正アクセス検知信号５０３と乱数
発生回路５０４と乱数５０５と出力制御回路５０６を追
加したことにより、動作試験終了後アクセス制限情報記
憶回路１０１およびアクセス制限情報記憶回路５０１に
外部出力を禁止する情報を入力すれば、アクセス制限情
報記憶回路１０１かアクセス制限情報記憶回路５０１の
いずれかが物理的に故障していても正しいアクセス制御
信号１０４を生成することができ、たとえ不正なアクセ
スがあったとしても、外部出力信号３０２として不揮発
性メモリ１２内部のデータにみせかけた乱数５０５を出
力しながら、消去回路２０２により不揮発性メモリ１２
内部のデータを消去することにより不揮発性メモリ１２
への外部からの不正な読み書きを防止することができ
る。
【００３６】なお、第５の実施形態において、ふたつの
アクセス制限情報記憶回路１０１、５０１を用いたが、
物理的な故障を考えなければひとつのアクセス制限情報
回路を用いてもよい。また、物理的に故障していた場合
でもより安全に正しいアクセス制限信号１０４を生成す
るために、３個以上のアクセス制御情報記憶回路を備え
てもよい。
アクセス制限情報記憶回路１０１、５０１を用いたが、
物理的な故障を考えなければひとつのアクセス制限情報
回路を用いてもよい。また、物理的に故障していた場合
でもより安全に正しいアクセス制限信号１０４を生成す
るために、３個以上のアクセス制御情報記憶回路を備え
てもよい。
【００３７】
【発明の効果】本発明は、不揮発性メモリと、不揮発性
メモリへの外部入力信号と、不揮発性メモリへのアクセ
スの制限情報を記憶するアクセス制限情報記憶回路と、
制限情報からアクセス制限信号を生成するアクセス制限
信号生成回路と、アクセス制限信号により不揮発性メモ
リと外部からの入出力のアクセスを制御するアクセス制
御回路を設けることにより、不揮発性メモリの不正読み
書きを防止することができる優れたメモリアクセス制御
回路を実現するものである。
メモリへの外部入力信号と、不揮発性メモリへのアクセ
スの制限情報を記憶するアクセス制限情報記憶回路と、
制限情報からアクセス制限信号を生成するアクセス制限
信号生成回路と、アクセス制限信号により不揮発性メモ
リと外部からの入出力のアクセスを制御するアクセス制
御回路を設けることにより、不揮発性メモリの不正読み
書きを防止することができる優れたメモリアクセス制御
回路を実現するものである。
【図１】本発明の第１の実施形態におけるメモリアクセ
ス制御回路を示す構成図
ス制御回路を示す構成図
【図２】本発明の第２の実施形態におけるメモリアクセ
ス制御回路を示す構成図
ス制御回路を示す構成図
【図３】本発明の第３の実施形態におけるメモリアクセ
ス制御回路を示す構成図
ス制御回路を示す構成図
【図４】本発明の第４の実施形態におけるメモリアクセ
ス制御回路を示す構成図
ス制御回路を示す構成図
【図５】本発明の第５の実施形態におけるメモリアクセ
ス制御回路を示す構成図
ス制御回路を示す構成図
【図６】従来のメモリアクセス制御回路を示す構成図
１１ LSI １２ 不揮発性メモリ １３ 入力用テストパッド １４ 出力用テストパッド １５ 外部入力信号 １６ メモリ出力信号 １７ スクライブライン １０１ アクセス制限情報記憶回路 １０２ アクセス制限情報 １０３ アクセス制限信号生成回路 １０４ アクセス制限信号 １０５ 入力制御回路 １０６ メモリ入力信号 ２０１ 不正アクセス検知信号 ２０２ 消去回路 ２０３ 消去信号 ３０１ 出力制御回路 ３０２ 外部出力信号 ４０１ 不正アクセス検知信号 ４０２ 乱数発生回路 ４０３ 乱数 ５０１ アクセス制限情報記憶回路 ５０２ アクセス制限情報 ５０３ 不正アクセス検知信号 ５０４ 乱数発生回路 ５０５ 乱数 ５０６ 出力制御回路
Claims (4)
- 【請求項１】 不揮発性メモリと、前記不揮発性メモリ
のアクセス制限情報を記憶するためのアクセス制限情報
記憶回路と、前記アクセス制限情報からアクセス制限信
号を生成するアクセス制限信号生成回路と、前記アクセ
ス制限信号と外部からの入力信号からアクセスの正当性
を判断して前記不揮発性メモリへの入力を制御する入力
制御回路を備えたメモリアクセス制御回路。 - 【請求項２】 請求項１記載のメモリアクセス制御回路
において、前記入力制御回路で不正アクセスと判断した
際に前記不揮発性メモリのデータを消去する消去回路を
備えたメモリアクセス制御回路。 - 【請求項３】 不揮発性メモリと、前記不揮発性メモリ
のアクセス制限情報を記憶するためのアクセス制限情報
記憶回路と、前記アクセス制限情報からアクセス制限信
号を生成するアクセス制限信号生成回路と、前記アクセ
ス制限信号と前記不揮発性メモリからの出力信号からア
クセスの正当性を判断して外部への出力を制御する出力
制御回路を備えたメモリアクセス制御回路。 - 【請求項４】 請求項３記載のメモリアクセス制御回路
において、前記出力制御回路で不正アクセスと判断した
際に乱数を発生させ外部への出力とする乱数発生回路を
備えたメモリアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11219723A JP2001043140A (ja) | 1999-08-03 | 1999-08-03 | メモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11219723A JP2001043140A (ja) | 1999-08-03 | 1999-08-03 | メモリアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001043140A true JP2001043140A (ja) | 2001-02-16 |
Family
ID=16739968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11219723A Pending JP2001043140A (ja) | 1999-08-03 | 1999-08-03 | メモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001043140A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2005201146B2 (en) * | 2004-03-29 | 2007-07-26 | Samsung Electronics Co., Ltd. | Test terminal negation circuit |
| CN110198151A (zh) * | 2018-02-27 | 2019-09-03 | 意法半导体(格勒诺布尔2)公司 | 电机控制系统 |
| WO2024040506A1 (en) * | 2022-08-25 | 2024-02-29 | Micron Technology, Inc. | Memory chip test pad access management to facilitate data security |
-
1999
- 1999-08-03 JP JP11219723A patent/JP2001043140A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2005201146B2 (en) * | 2004-03-29 | 2007-07-26 | Samsung Electronics Co., Ltd. | Test terminal negation circuit |
| CN110198151A (zh) * | 2018-02-27 | 2019-09-03 | 意法半导体(格勒诺布尔2)公司 | 电机控制系统 |
| CN110198151B (zh) * | 2018-02-27 | 2023-03-24 | 意法半导体(格勒诺布尔2)公司 | 电机控制系统 |
| WO2024040506A1 (en) * | 2022-08-25 | 2024-02-29 | Micron Technology, Inc. | Memory chip test pad access management to facilitate data security |
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