JP4053245B2 - 不正利用を防止できる半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特にたとえばゲーム機用メモリカートリッジや音楽ストレージメモリ，メモリカード，ＩＣカード等に利用可能であり、不正アクセスを防止するセキュリティ機能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の記憶内容には、個人のプライバシーに係わる情報や著作権で保護されるべき情報など、第三者による読出しが望ましくないデータが含まれることがある。半導体記憶装置からの記憶内容を不正に読み出させないために、半導体記憶装置やその半導体記憶装置を制御する周辺装置には、セキュリティ回路が組み込まれたものがある。
【０００３】
図７は従来のセキュリティ回路付き半導体記憶装置の一例を概略的に示すブロック図である。この従来技術においては、インタフェース回路ＵＩと半導体記憶装置ＭＥＭとの間にセキュリティ回路ＳＣＲが挿入される。半導体記憶装置ＭＥＭの読出しにおいて、読出し命令と読出しアドレスとを含む入力信号がインタフェース回路ＵＩに与えられると、インタフェース回路ＵＩは、その入力信号を解析して、アドレスをセキュリティ回路ＳＣＲに送信する。セキュリティ回路ＳＣＲは、その送られてきたアドレスがデータの読出しが許可されているメモリ空間内にあるか否かを判定する。もし、アドレスが、許可されていないメモリ空間内のものであるときには、セキュリティ回路ＳＣＲは、読出しアドレスを半導体記憶装置ＭＥＭに与えないので、正常な読出し動作は行われない。もし、アドレスが許可されているメモリ空間内に存在すれば、正しいアドレスを半導体記憶装置ＭＥＭに送る。応じて、半導体記憶装置ＭＥＭからデータが読み出され、そのデータはインタフェース回路ＵＩを通して外部に出力される。
【０００４】
図７の従来技術は、たとえば特開昭５９‐１５２５９９号公報に記載されているように、入力アドレスが許可されたメモリ空間内のアドレスでないとき、セキュリティ回路ＳＣＲが半導体記憶装置ＭＥＭに読出しアドレスを与えないようにして、半導体記憶装置ＭＥＭの記憶内容を保護しようとするものである。この他に、たとえば特開昭６３‐２２５８３９号に開示されるように、セキュリティ回路ＳＣＲにおいて読出しアドレスを攪乱する方法や、特開平６‐２５０９２９号公報に開示されるように、半導体記憶装置ＭＥＭから読出したデータを攪乱する方法等がある。
【０００５】
図７の従来技術においてセキュリティ機能を解除する方法を図８に示す。図８では、比較回路ＣＭＰを用いる。外部からパスワードが入力されると、そのパスワードは比較回路ＣＭＰに入力される。一方、インタフェース回路ＵＩは予め設定されたパスワードを固定的に記憶している。このパスワードもまた比較回路ＣＭＰに入力される。比較回路ＣＭＰでは、２つのパスワードを比較し、両者が一致すればセキュリティ解除信号をセキュリティ回路ＳＣＲに入力する。したがって、この場合、半導体記憶装置ＭＥＭは、正常にアクセスされ、正常な読出し動作が行われ得る。
【０００６】
【発明が解決しようとする課題】
図８に示す従来技術では、セキュリティ機能を発揮させるか否かを制御するためにパスワードを入力しなければならないので、入力信号の解析によってセキュリティ解除方法を見破られ易い。また、セキュリティ回路付き半導体記憶装置を汎用のＲＯＭチップとセキュリティチップとで構成した場合、ＲＯＭチップを基板から取り外すことによって、容易に、データを読出しあるいは複製することができる。
【０００７】
それゆえに、この発明の主たる目的は、記憶内容が複製されるのを有効に保護し得る、新規な半導体記憶装置を提供することである。
【０００８】
この発明の他の目的は、ＲＯＭの記憶データが複製されても、その複製データを本来の使用目的には利用できないようにする、半導体記憶装置を提供することである。
【０００９】
この発明の他の目的は、ゲームプログラムが複製されるのを有効に保護し得る、新規なメモリカートリッジあるいはゲーム機用メモリカートリッジを提供することである。
【００１０】
この発明の他の目的は、ＲＯＭの記憶データが複製されても、その複製データを本来の使用目的には利用できないようにする、メモリカートリッジまたはゲーム機用メモリカートリッジを提供することである。
【００１９】
【課題を解決するための手段】
この発明に従ったゲーム機用メモリカートリッジは、ゲームプログラムを記憶しかつそのゲームプログラムの不正利用を防止するためのセキュリティ機能を有するゲーム機用メモリカートリッジであって、第１のゲームプログラムを固定的に記憶する第１のプログラム記憶領域と、ダミーデータを固定的に記憶するダミーデータ記憶領域とを含む第１の記憶手段、および少なくとも第１の記憶手段のダミーデータ記憶領域の記憶容量に相当する記憶容量を有し、ダミーデータ記憶領域に本来的に記憶させるべき第２のゲームプログラムを固定的に記憶する第２のゲームプログラム記憶領域を含む第２の記憶手段を備え、第１の記憶手段はマスクＲＯＭを含み、第２の記憶手段は書込み読出し可能でありかつ書込データを不揮発的に記憶する不揮発性半導体メモリを含み、さらに入力アドレスとダミーデータ記憶領域のアドレス空間のダミーアドレスを比較して、入力アドレスとダミーアドレスとが一致しないとき、第１の記憶手段からの第１のゲームプログラムの読出しを能動化し、一致するとき、第１の記憶手段からの第１のゲームプログラムの読出しを不能動化するとともに第２の記憶手段からの第２のゲームプログラムの読出しを能動化する読出し制御手段を備え、不揮発性半導体メモリは、第２のゲームプログラム記憶領域よりも大きな記憶容量を有し、第２のゲームプログラム記憶領域以外にダミーアドレスを記憶するダミーアドレス記憶領域を含み、ダミーアドレスはダミーアドレス記憶領域から読み出されて読出し制御手段に与えられ、不揮発性半導体メモリは、第２のゲームプログラム記憶領域およびダミーアドレス記憶領域には第１の書込み電圧でデータを書込み、それ以外の記憶領域には第１の書き込み電圧より低い第２の書込み電圧でデータを書込むように構成され、第２の書込み電圧でデータを書込む記憶領域には、ゲーム機の処理手段が第１のゲームプログラムおよび／または第２のゲームプログラムを実行して得たゲームの経過を表すバックアップデータが書込まれる、ゲーム機用メモリカートリッジである。
【００２１】
この発明に従ったゲーム機用メモリカートリッジの場合、第２の記憶手段の第２のゲームプログラム記憶領域にゲームのメインプログラムや重要なサブルーチンプログラムを記憶させておけば、この第２のゲームプログラムが読み出されない限り、ゲームを実行することはできず、したがって、ゲームプログラムのコピープロテクトを実現できる。
【００２２】
また、第１の記憶手段のダミーデータ記憶領域に本来記憶させるべき第２のプログラムを第２の記憶手段に記憶させ、その第２の記憶手段の記憶容量をダミーデータ記憶領域よりも大きく設定し、第１の記憶手段のどのメモリ空間がダミーデータ記憶領域かを特定するデータ（ダミーアドレス）を記憶させることで、ダミーデータ記憶領域を第１の記憶手段の任意のメモリ空間に設定できる。したがって、ゲームプログラムを解析するのがほとんど不可能になる。
【００２３】
さらに、第２の記憶手段がさらに空き領域を含む場合、その空き領域にゲームの進行状態に応じて変化するデータであって、ゲームを中断した後、続きのゲームを再開する場合に必要なデータ（得点，ライフ，取得アイテム，プレイヤ名前等のバックアップデータ）を書込むようにすれば、従来のゲーム機用カートリッジに設けられているバックアップメモリを省略することができる。つまり、第２の記憶手段とバックアップメモリとを兼用でき、コストダウンが図れる。
【００２４】
さらに、不揮発性半導体メモリを用いることで、バックアップ電池等が不要になり、部品点数が削減できるので、実装が容易になる。
【００２５】
【作用】
第１の記憶手段に第１の正規データ記憶領域とダミーデータ記憶領域とを設け、第１の正規データ記憶領域がアクセスされたときにはその第１の正規データ記憶領域から第１の正規データが読み出され、ダミーデータ記憶領域がアクセスされたときには、第２の記憶手段から第２の正規データが読み出されるので、正規のデータを正しく利用できる。
【００２６】
また、もし、第１の記憶手段の記憶内容すなわち第１の正規データおよびダミーデータがすべて不正に複製されたとしても、その複製データにはダミーデータが含まれるので、その複製データをそのまま本来の使用目的には利用することはできない。
【００２７】
【発明の効果】
この発明によれば、第１の記憶手段のすべてのデータを読み出したとしても第２の記憶手段に別に正規データが記憶されかつ第１の記憶手段のデータがダミーデータを含むため、正規データがそっくりそのまま複製されることを防止することができる。
【００２８】
すなわち、この発明によれば、第１の記憶手段に第１の正規データ記憶領域とダミーデータ記憶領域とを設け、第１の正規データ記憶領域がアクセスされたときにはその第１の正規データ記憶領域から第１の正規データが読み出され、ダミーデータ記憶領域がアクセスされたときには、第２の記憶手段から第２の正規データが読み出されるので、正規のデータを正しく利用できる。
【００２９】
これに対して、もし、第１の記憶手段の記憶内容すなわち第１の正規データおよびダミーデータがすべて不正に複製されたとしても、その複製データにはダミーデータが含まれるので、その複製データをそのまま本来の使用目的には利用することはできない。したがって、不正利用が防止できる。
【００３０】
この発明の上述の目的，その他の目的，特徴，および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【００３１】
【実施例】
図１を参照して、この発明の実施例であるゲーム機用メモリカートリッジ（以下、単に、「カートリッジ」ということがある。）１０は、カートリッジケース１２と、そのカートリッジケース１２内に収納される回路基板１４とを含み、この回路基板１４上にプログラムメモリチップ４４およびフラッシュメモリチップ５０（図２：後述）を実装する。このカートリッジ１０は、携帯ゲーム機１６に装着されて使用される。
【００３２】
携帯ゲーム機１６は、たとえば「ＧＡＭＥ ＢＯＹ」（商品名）などのよく知られているゲーム機であり、略矩形のハウジング１８を含み、そのハウジング１８の上部側面には、カートリッジ挿入口２０が形成される。カートリッジ１０は、そのカートリッジ挿入口２０に挿入され、カートリッジ１０の回路基板１４に形成されているエッジコネクタ（図示せず）と挿入口２０の奥に配置されているコネクタ（図示せず）とによって、携帯ゲーム機１６と電気的に接続される。
【００３３】
携帯ゲーム機１６のハウジング１８の一方主面上には、上部に液晶ディスプレイ（ＬＣＤ）２２が設けられ、このＬＣＤ２２の下方には、操作キー群２４が設けられる。操作キー群２４は、十字キーまたは方向指示キー２６，スタートキー２８，セレクトキー３０，Ａボタン３２およびＢボタン３４を含む。これらのキーまたはボタンはゲームをプレイするときに操作され、所定の機能を達成するものである。
【００３４】
方向指示キー２６は、ＬＣＤ２２上に表示されているゲーム画面内のオブジェクトの移動方向を決定したり、カーソルを移動させたりするために使用される。スタートキー２８は、主として、カートリッジ１０を装着して電源スイッチ（図示せず）を投入した後に、ゲームを開始するときに使用される。セレクトキー３０は、主として、ゲームモードを選択するために利用される。Ａボタン３２は、ゲーム画面内に表示されたオブジェクトに何らかの動作をさせるアクションボタンや決定ボタンとして機能する。Ｂボタン３４は、Ａボタン３２の操作で決定したオブジェクト動作等をキャンセルするキャンセルボタンとして機能する。
【００３５】
ただし、携帯ゲーム機１６それ自体はこの発明にとって重要ではなくかつ既によく知られているので、ここでは、これ以上の詳細な説明は省略する。
【００３６】
図２には携帯ゲーム機１６にＣＰＵ３８が含まれることが示されるが、ゲーム機１６は、ＣＰＵ３８の他に、このＣＰＵ３８と協働する多くのコンポーネンツを備えることは言うまでもない。
【００３７】
カートリッジ１０とゲーム機１６のＣＰＵ３８とは、少なくともアドレスバス４０およびデータバス４２で接続されていて、これらのバス４０および４２は前述のコネクタ（図示せず）を通して接続される。アドレスバス４０は、ＣＰＵ３８から出力されるＲＯＭアドレスをカートリッジ１０に送り、ＣＰＵ３８は、データバス４２を通して、カートリッジ１０から読み出されたデータを受け取る。
なお、ＣＰＵ３８からのチップセレクト信号ＣＳおよびリード信号ＲＤが同様に、カートリッジ１０に与えられる。
【００３８】
カートリッジ１０には、たとえばマスクＲＯＭ（さらにＥＰＲＯＭやＥＥＰＲＯＭのようなＲＯＭも含む）がプログラムメモリチップ４４として内蔵され、このプログラムメモリチップ４４は、プログラムＲＯＭ４６と出力禁止回路４８とを含む。プログラムＲＯＭ４６は、図３に示すように、正規のデータが予め書き込まれる正規データ記憶領域４６ａおよびダミーデータが予め書き込まれるダミーデータ記憶領域４６ｂを含む。正規のデータとは、この実施例の場合、ゲームプログラムやゲームキャラクタのデータであってゲーム実行に不可欠のデータである。また、ダミーデータとは、正規のデータとは異なり、それを読み出してもゲーム実行に何も機能しないデータか、もしくは逆にゲーム実行を妨げるようなデータである。
【００３９】
出力禁止回路４８は、プログラムＲＯＭ４６からのデータの読出しを能動化しまたは不能動化するための回路であって、たとえば、アドレス比較回路５８（後述）からの第１信号または第２信号によって開閉されるＡＮＤゲートで構成される。プログラムＲＯＭ４６から読み出されたデータは、この出力禁止回路４８を介して出力され、前述のデータバス４２からＣＰＵ３８に与えられる。
【００４０】
また、プログラムメモリチップ４４にはチップイネーブル端子が設けられていて、この端子に第１レベルのチップセレクト信号ＣＳが与えられたとき、このプログラムメモリチップ４４が能動化され、第２レベルのチップセレクト信号ＣＳが与えられると、不能動化される。同様に、プログラムメモリチップ４４には、リード信号端子が設けられていて、この端子にＣＰＵ３８から出力されるリード信号ＲＤが与えられる。
【００４１】
そして、このプログラムメモリチップ４４には、ゲーム機１６のＣＰＵ３８のアドレスバス４０から、読出しアドレス（入力アドレス）が与えられ、このプログラムメモリチップ４４が能動化されているときには、プログラムＲＯＭ４６からは、ＣＰＵ３８が指定する読出しアドレスからプログラムデータやキャラクタデータを出力する。
【００４２】
カートリッジ１０には、また、フラッシュメモリチップ５０が内蔵されていて、このフラッシュメモリチップ５０には、フラッシュメモリ５２および読出し制御回路５４が同一のダイ上またはチップ上に一体的に形成されている。フラッシュメモリ５２には、図３に示すように、正規データ記憶領域５２ａとダミーアドレス記憶領域５２ｂとが形成されている。正規データ記憶領域５２ａには、プログラムＲＯＭ４６のダミーデータ記憶領域４６ｂに本来的に記憶されるべき正規のプログラムデータやキャラクタデータが記憶されている。つまり、この正規データ記憶領域５２ａには、プログラムＲＯＭ４６の正規データ記憶領域４６ａと同様に、ゲーム実行に不可欠なデータが記憶される。ダミーアドレス記憶領域５２ｂには、プログラムＲＯＭ４６のダミーデータ記憶領域４６ｂのメモリ空間を表すアドレス、すなわち、ダミーアドレスが記憶される。
【００４３】
なお、図３に示すように、この実施例のフラッシュメモリ５２は、動作電圧の異なる２つの部分を含み、一方は、書き込み電圧が第１の電圧、たとえば６ボルトである部分であり、他方は、書き込み電圧が第２の電圧、たとえば３ボルトである部分である。第１の電圧は、ゲーム機１６のＣＰＵ３８では書き込みできない高い電圧である。第２の電圧はゲーム機１６のＣＰＵ３８が書き込みできる電圧である。
【００４４】
したがって、この前者の部分には正規データ記憶領域５２ａおよびダミーアドレス記憶領域５２ｂさらには制御ルーチン記憶領域５２ｃが含まれ、これらの領域５２ａ‐５２ｃには、フラッシュメモリチップ５０を製造した後の製品としての工場出荷時またはメモリカートリッジ１０の組み立て前に、必要なデータを予め書き込んでおく。したがって、これらの領域５２ａ‐５２ｃ内のデータは、カートリッジ１０が出荷された後に第三者、すなわち、ユーザ，消費者，ゲームプレイヤ等が書換えることはできない。
【００４５】
後者の部分は、図３に示すバックアップデータ記憶領域５２ｄとして利用される。このバックアップデータ記憶領域５２ｄには、ゲームの進行状態に応じて変化するデータであって、ゲームを中断した後、続きのゲームを再開する場合に必要なデータ（得点，ライフ，取得アイテム，プレイヤ名前等のバックアップデータ）が記憶される。したがって、ユーザが望むなら、ゲーム終了後にＣＰＵ３８がバックアップデータを書き込むことができる。このようにフラッシュメモリ５２にバックアップデータ記憶領域５２ｄを形成すれば、バックアップデータを記憶するＲＡＭ（具体的にはＳＲＡＭ）を別途設ける必要がなく、バックアップデータ記憶手段とコピープロテクト手段を有する１つのフラッシュメモリチップ５０を利用でき、コストダウンが図れる。
【００４６】
なお、フラッシュメモリ５２の読出し電圧は、いずれの部分ないし領域についても同じ電圧たとえば３ボルトである。
【００４７】
図２に戻って、フラッシユメモリチップ５０内に設けられる読出し制御回路５４は、アドレスラッチ回路５６，アドレス比較回路５８およびアドレス変換回路６０を含む。フラッシュメモリ５２のダミーアドレス記憶領域５２ｂに記憶されているダミーアドレスのデータは、アドレスラッチ回路５６に与えられ、ラッチされる。アドレスラッチ回路５６にラッチされたダミーアドレスのデータは、アドレス比較回路５８に与えられる。アドレス比較回路５８には、アドレスバス４０を通して、ＣＰＵ３８からプログラムＲＯＭ４６の読出しアドレスが与えられる。したがって、このアドレス比較回路５８には、プログラムＲＯＭ４６の読出しアドレスすなわち入力アドレスと、ダミーアドレスとが与えられる。アドレス比較回路５８は、このようにして与えられる２つのアドレスを比較し、両アドレスが一致したとき第１信号（たとえば、ローレベル）を出力し、不一致のとき、第２信号（たとえば、ハイレベル）を出力する。この第１信号および第２信号が前述のプログラムメモリチップ４４に含まれる出力禁止回路４８のＡＮＤゲート（図示せず）の開閉制御信号として与えられる。
【００４８】
アドレス比較回路５８からの第１信号および第２信号はまた、アドレス変換回路６０に与えられ、このアドレス変換回路６０には、さらに、アドレスバス４０からの入力アドレスが与えられる。このアドレス変換回路６０は、アドレスバス４０から送られてきた入力アドレスをフラッシュメモリ５２の内部アドレスに変換する機能を有する。図３の例でいえば、プログラムＲＯＭ４６のアドレス「００５０００ｈ‐００５ＦＦＦｈ」を「Ｆ０３０００ｈ‐Ｆ０３ＦＦＦｈ」に変換する。ただし、このアドレス変換は、アドレス比較回路５８が第１信号を出力したときにのみ実行される。
【００４９】
図４を参照してこの実施例の動作を説明する。なお、この図４のフロー図は、ゲーム機１６のＣＰＵ３８がすべて実行するプログラムであるという意味のフロー図ではなく、図１および図２に示す実施例の動作原理を分かり易く説明するためのものであることに留意されたい。
【００５０】
図４のステップＳ１では、アドレスラッチ回路５６にフラッシュメモリ５２のダミーアドレス記憶領域５２ｂからダミーアドレスのデータをラッチし、そのダミーアドレスがアドレス比較回路５８に取り込まれる。そして、ステップＳ２において、アドレス比較回路５８には、ＣＰＵ３８からアドレスバス４０を通して出力されるプログラムＲＯＭ４６の読出しアドレスすなわち入力アドレスが取り込まれる。ステップＳ３で、アドレス比較回路５８は、ダミーアドレスの上位アドレス（実施例では、上位３ビット）と入力アドレスの上位アドレス（実施例では、上位３ビット）とを比較し、両上位アドレスが互いに一致するかどうか判断する。
【００５１】
ダミーアドレスの上位アドレスがたとえば「００５」に設定されている場合において、ＣＰＵ３８からのＲＯＭアドレスの上位アドレスとして「００５」が与えられたとき、一致を判断し、入力アドレスがそれ以外の上位アドレスたとえば「０００」‐「００４」あるいは「００６」‐「ＥＦＦ」を有する場合、不一致を判断する。
【００５２】
アドレス比較回路５８が不一致を判断したとき、つまりステップＳ３で“ＮＯ”を判断したとき、ステップＳ４で、アドレス比較回路５８は、上述のようにハイレベルの比較結果信号すなわち第２信号を出力する。したがって、出力禁止回路４８のＡＮＤゲート（図示せず）が開かれる。一方、このときプログラムＲＯＭ４６からはＣＰＵ３８の指定する読出しアドレスからデータが読み出されている。したがって、プログラムＲＯＭ４６から読み出したデータが、出力禁止回路４８を通って、データバス４２に与えられる。このようにして、両アドレスが不一致のときに、プログラムＲＯＭ４６からのデータの読出しが能動化される。
【００５３】
このステップＳ４で読み出されたデータは、ＣＰＵ３８が指定する読出しアドレスがプログラムＲＯＭ４６のダミーデータ記憶領域４６ｂ（図３）を指定するアドレスではないので、プログラムＲＯＭ４６の正規データ記憶領域４６ａから読み出されたデータである。つまり、このときプログラムＲＯＭ４６から読み出されたデータは、正規のデータであり、その正規のデータは、データバス４２からＣＰＵ３８に入力され、ＣＰＵ３８は、ステップＳ５において、その正規のデータを利用してゲームを遂行する。
【００５４】
アドレス比較回路５８が一致を判断したとき、つまりステップＳ３で“ＹＥＳ”を判断したとき、このアドレス比較回路５８からは上述のようにローレベルの比較結果信号すなわち第１信号が出力される。すなわち、出力禁止信号がイネーブルとなる。したがって、プログラムＲＯＭ４６からのデータの読出しが禁止または不能動化される。図３の例でいえば、入力アドレスがダミーアドレスと一致するということは、ＣＰＵ３８がプログラムＲＯＭ４６のダミーデータ記憶領域４６ｂに相当するメモリ空間を指定したことを意味する。したがって、この場合、そのままダミーデータ記憶領域４６ｂからダミーデータを読み出すと、ゲームの進行に支障を生じるので、ステップＳ６でプログラムＲＯＭ４６からのダミーデータの読出しを不能動化する。
【００５５】
続いて、ステップＳ７で、アドレス変換回路６０が、アドレスバス４０から入力された入力アドレスすなわちＲＯＭアドレスをフラッシュメモリ５２の内部アドレスに変換する。図３の例でいえば、入力アドレスがダミーアドレスと一致するということは、ＣＰＵ３８がプログラムＲＯＭ４６のダミーデータ記憶領域４６ｂに相当するメモリ空間を指定したことを意味する。したがって、この場合、ダミーデータ記憶領域４６ｂのダミーデータに代えて、フラッシュメモリ５２の正規データ記憶領域５２ａから正規のプログラムデータを読み出す必要がある。したがって、このステップＳ７でアドレス変換を実行することによってフラッシュメモリ５２からのデータの読出しを能動化して、フラッシュメモリ５２の正規データ記憶領域５２ａから正規のプログラムデータを読み出す。この正規データは、ステップＳ８で読み出され、データバス４２を通してＣＰＵ３８に入力される。したがって、ＣＰＵ３８は、フラッシュメモリ５２から読出したプログラムデータに従ってゲーム処理を実行する。
【００５６】
上述の実施例では、入力アドレスとダミーアドレスとが一致したときプログラムＲＯＭ４６からのデータの読出しを不能動化するために、出力禁止回路４８を用いた。しかしながら、出力禁止回路４８を用いることなく、プログラムメモリチップ４４に与えるチップセレクト信号ＣＳまたはリード信号ＲＤによって能動化または不能動化するようにしてもよい。
【００５７】
図５はチップイネーブル端子を利用してプログラムＲＯＭ４６からのデータの読出しを能動化／不能動化する実施例を示すブロック図である。この実施例では、図２の実施例で用いた出力禁止回路４８を用いない。すなわち、プログラムメモリチップ４４はプログラムＲＯＭ４６のみを含み、このプログラムメモリチップ４４のチップイネーブル端子４７に、ＣＰＵ３８から出力されるチップセレクト信号ＣＳとアドレス比較回路５８からの比較結果信号とを入力する。
【００５８】
そして、アドレス比較回路５８がＣＰＵ３８からの入力アドレスとフラッシュメモリ５２からのダミーアドレスとの一致を判断したとき、前述のようにアドレス比較回路５８からはローレベルの比較結果信号（第１信号）が出力され、その第１信号がチップイネーブル端子４７に与えられる。応じて、プログラムメモリチップ４４がディスエーブルされ、プログラムＲＯＭ４６からのデータの読出しが不能動化される。
【００５９】
なお、図５の実施例では、ＣＰＵ３８からのチップセレクト信号ＣＳとアドレス比較回路５８からの比較結果信号とをチップイネーブル端子４７に入力するようにしているので、比較結果信号がチップセレクト信号ＣＳに優先して機能するようなゲート回路を介して、これらの信号をチップイネーブル端子４７に与える必要がある。さもなければ、ＣＰＵ３８がプログラムＲＯＭ４６のダミーデータ記憶領域４６ｂをアクセスするときにもチップセレクト信号ＣＳを出力しているので、プログラムメモリチップ４４がそのチップセレクト信号ＣＳでイネーブルされてしまい、アドレス比較回路５８からの比較結果信号（第１信号）が有効に機能しないからである。
【００６０】
ゲーム機１６のＣＰＵ３８がゲーム処理を実行するときの動作を、図６を参照して説明する。ステップＳ１１で、ＣＰＵ３８が、プログラムＲＯＭ４６またはフラッシュメモリ５２から読み出した正規のプログラムデータに従ってゲームを実行する。そして、ステップＳ１２でゲームの終了を判断すると、ＣＰＵ３８は、ステップＳ１３で、バックアップデータを記憶させる必要があるかどうか、ユーザのキー操作に応じて判断する。このステップＳ１３で“ＮＯ”が判断されたときには、そのまま終了する。これに対して、ステップＳ１３で“ＹＥＳ”が判断された場合には、ＣＰＵ３８は、フラッシュメモリ５２のバックアップデータ記憶領域５２ｄ（図３）をアドレスしながら、バックアップデータを、第２の電圧たとえば３ボルトで、この領域５２ｄに書き込む。
【００６１】
なお、上述の実施例では、プログラムＲＯＭ４６のダミー情報記憶領域４６ｂのアドレスデータは、フラッシュメモリ５２に記憶させた。しかしながら、この方法に限らず、ハード的に固定記憶させる方法、ディップスイッチにより設定する方法、半導体記憶装置をアクセスするＣＰＵからアドレスラッチ回路に書込む方法（ダミー情報記憶領域のアドレスデータをＲＯＭ側に書き込んでおき、それをＣＰＵがプログラムに基づいてアドレスラッチ回路に書込む方法）でもよい。
【００６２】
さらに、この発明は上述の実施例で説明したゲーム機用メモリカートリッジとして利用できるだけでなく、他の任意の用途の記憶装置、たとえば音楽データストレージ装置，あるいは電子機器に着脱自在に装着されるメモリカートリッジまたはメモリカードやＩＣカードさらには電子機器などに有効に利用できるものである。
【図面の簡単な説明】
【図１】この発明の一実施例のゲーム機用メモリカートリッジとそれを用いる携帯ゲーム機を示す外観図である。
【図２】図１実施例を示すブロック図である。
【図３】図１実施例のメモリカートリッジに含まれるプログラムＲＯＭとフラッシュメモリのメモリマップを示す図解図である。
【図４】図１および図２に示す実施例の動作原理を示すフロー図である。
【図５】この発明の他の実施例を示すブロック図である。
【図６】ゲーム処理動作を示すフロー図である。
【図７】従来のセキュリティ回路付半導体記憶装置の一例を示す概略ブロック図である。
【図８】図７従来技術においてセキュリティ回路を制御する方法を示す概略ブロック図である。
【符号の説明】
１０ …ゲーム機用メモリカートリッジ（カートリッジ）
４４ …プログラムメモリチップ
４６ …プログラムＲＯＭ
４６ａ，５２ａ …プログラムデータ記憶領域
４６ｂ …ダミーデータ記憶領域
４８ …出力禁止回路
５０ …フラッシュメモリチップ
５２ …フラッシュメモリ
５２ｂ …ダミーアドレス記憶領域
５２ｄ …バックアップデータ記憶領域
５４ …読出し制御回路
５６ …アドレスラッチ回路
５８ …アドレス比較回路
６０ …アドレス変換回路

Claims (2)

1. ゲームプログラムを記憶しかつそのゲームプログラムの不正利用を防止するためのセキュリティ機能を有するゲーム機用メモリカートリッジであって、
   第１のゲームプログラムを固定的に記憶する第１のプログラム記憶領域と、ダミーデータを固定的に記憶するダミーデータ記憶領域とを含む第１の記憶手段、および
   少なくとも前記第１の記憶手段の前記ダミーデータ記憶領域の記憶容量に相当する記憶容量を有し、前記ダミーデータ記憶領域に本来的に記憶させるべき第２のゲームプログラムを固定的に記憶する第２のゲームプログラム記憶領域を含む第２の記憶手段を備え、
   前記第１の記憶手段はマスクＲＯＭを含み、前記第２の記憶手段は書込み読出し可能でありかつ書込データを不揮発的に記憶する不揮発性半導体メモリを含み、さらに
   入力アドレスと前記ダミーデータ記憶領域のアドレス空間のダミーアドレスを比較して、前記入力アドレスと前記ダミーアドレスとが一致しないとき、前記第１の記憶手段からの前記第１のゲームプログラムの読出しを能動化し、一致するとき、前記第１の記憶手段からの前記第１のゲームプログラムの読出しを不能動化するとともに前記第２の記憶手段からの前記第２のゲームプログラムの読出しを能動化する読出し制御手段を備え、
   前記不揮発性半導体メモリは、前記第２のゲームプログラム記憶領域よりも大きな記憶容量を有し、前記第２のゲームプログラム記憶領域以外に前記ダミーアドレスを記憶するダミーアドレス記憶領域を含み、前記ダミーアドレスは前記ダミーアドレス記憶領域から読み出されて前記読出し制御手段に与えられ、
   前記不揮発性半導体メモリは、前記第２のゲームプログラム記憶領域および前記ダミーアドレス記憶領域には第１の書込み電圧でデータを書込み、それ以外の記憶領域には前記第１の書き込み電圧より低い第２の書込み電圧でデータを書込むように構成され、
   前記第２の書込み電圧でデータを書込む記憶領域には、ゲーム機の処理手段が前記第１のゲームプログラムおよび／または前記第２のゲームプログラムを実行して得たゲームの経過を表すバックアップデータが書込まれる、ゲーム機用メモリカートリッジ。
2. 前記読出し制御手段は、前記入力アドレスと前記ダミーアドレスとを比較して第１信号または第２信号を出力する比較手段、前記第１信号に応じて前記第１の記憶手段を能動化しかつ前記第２信号に応じて前記第１の記憶手段を不能動化する能動化／不能動化手段、および前記第２信号に応じて前記第２の記憶手段に記憶されている第２のゲームプログラムの読出アドレスを発生する読出アドレス出力手段を含む、請求項１記載のゲーム機用メモリカートリッジ。

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