JP2008152549A - メモリ装置、およびメモリ装置のパスワード記憶方法 - Google Patents

Abstract

【課題】メモリ装置内にパスワードデータを記憶するにあたり、パスワードデータの記憶位置または／および記憶順序を工夫することにより、パスワードの不正取得を抑止してセキュリティ機能を高めたメモリ装置、およびメモリ装置のパスワード記憶方法を提供すること。
【解決手段】１６ビット単位の部分ビット列ＰＷ０乃至ＰＷ３を、内部アドレスＷＡ４、ＷＡ５で選択される部分メモリ領域に分散してプログラムする。パスワードのメモリ領域としては未定義のメモリ領域は、部分メモリ領域に挟まれて、２４０ビットごとに分散して配置される（メモリ領域（Ａ）乃至（Ｄ））。不正な方法により、部分メモリ領域を示す内部アドレスが取得されたとしても、パスワードのビット列を構成するすべてのビットデータを取得することはできない。不正手段によるパスワードの取得を困難とし、セキュリティ機能を向上させることができる。
【選択図】図２

Description

本発明は、セキュリティ機能を有するメモリ装置であって、データアクセスに際してパスワードによる認証が求められるメモリ装置、およびメモリ装置のパスワード記憶方法に関するものである。

特許文献１に開示されている半導体集積回路は、不揮発性メモリチップとロジックＩＣチップを１つのパッケージに実装した半導体集積回路において、不揮発性メモリチップにあらかじめ記憶された参照用データと外部から入力された照合用データを比較する比較手段と、比較手段による比較結果に応じて、不揮発性メモリチップに記憶されたデータの読み出しを許可あるいは禁止する許可手段とを具備する。これにより、外部へのデータ出力を、正当なユーザに対しては許可し、不当なユーザに対しては禁止するというセキュリティ機能を行なうものである。

また、その他の関連背景技術として特許文献２がある。

特開２０００−２１５１０８号公報 特開平１１−８５６２０号公報

上記の背景技術は、参照用データであるパスワードを不揮発性メモリチップに記憶しておき、外部から入力される照合用データと比較して正当なユーザであるか否かを認証するセキュリティ機能を有するものである。

しかしながら、上記の背景技術では、不揮発性メモリチップにおける参照用データ（以下、パスワードと称する。）の記憶方法についてはなんら開示がない。パスワードの不正な取得を抑止するための有効な工夫についてなんら示唆がなく、パスワードの不正取得を有効に抑止することができないおそれがあり問題である。具体的には以下のことが懸念される。

一般的に、記憶されるパスワードは、一つの纏まりあるビットデータ群として、メモリセルアレイ上の所定のメモリセル領域に連続して記憶されると考えられる。このため、そのメモリセル領域を示すアドレス、あるいはメモリセル領域内の特定のメモリセルのアドレス等が、何らかの方法により不正に取得されてしまえば、そのアドレスおよびその前後に記憶されているビットデータを取得することで、パスワードが容易に特定されてしまうおそれがある。

本発明は前記背景技術に鑑みなされたものであり、メモリ装置内にパスワードデータを記憶するにあたり、パスワードデータの記憶位置または／および記憶順序を工夫することにより、パスワードの不正取得を抑止してセキュリティ機能を高めたメモリ装置、およびメモリ装置のパスワード記憶方法を提供することを目的とする。

前記目的を達成するためになされた本発明のメモリ装置は、データの書き換えまたは／および読み出しの許否をパスワードの照合により行なうメモリ装置であって、パスワードのビット列を構成する複数の部分ビット列が、各々記憶される複数の部分メモリ領域を備え、部分メモリ領域は、メモリセルアレイ内において互いに離間して配置されることを特徴とする。

本発明のメモリ装置では、データの書き換えまたは／および読み出しの許否を判定するためのパスワードをメモリ装置に記憶するにあたり、パスワードのビット列を構成する複数の部分ビット列の各々を、メモリセルアレイ内において互いに離間して配置されている複数の部分メモリ領域に記憶する。

また、本発明のメモリ装置のパスワード記憶方法は、データの書き換えまたは／および読み出しの許否をパスワードの照合により行なうメモリ装置のパスワード記憶方法であって、パスワードのビット列を構成する複数の部分ビット列の各々を、メモリセルアレイ内において互いに離間して記憶するステップを有することを特徴とする。

本発明のメモリ装置のパスワード記憶方法では、データの書き換えまたは／および読み出しの許否を判定するためのパスワードをメモリ装置に記憶するにあたり、パスワードのビット列を構成する複数の部分ビット列の各々を、メモリセルアレイ内において互いに離間して記憶する。

これにより、パスワードがメモリセルアレイ内に記憶される際、複数の部分ビット列に分割され各々が分散して記憶される。したがって、パスワードを構成する全ビット列が特定のメモリ領域に連続して記憶されることはない。部分ビット列が記憶されている部分メモリ領域を示すアドレスあるいは部分メモリ領域内の特定のメモリセルのアドレス等が、何らかの方法により不正に取得されたとしても、残りの部分ビット列が記憶されている他の部分メモリ領域を特定することはできない。パスワードを構成する全ビット列を不正に取得することは困難であり、高いセキュリティ機能を奏することができる。

以下、本発明のメモリ装置、およびメモリ装置のパスワード記憶方法について具体化した実施形態を、図１乃至図１１に基づき図面を参照しつつ詳細に説明する。

図１はメモリセルアレイＭを模式的に示した図である。マトリクス状に展開されるメモリセルアレイＭは、５１２本のワード線ＷＬｎと１０２４本のビット線とに接続されるメモリセル領域ごとに、セクタＳを構成しているものとする。ここでセクタＳとは所定のアクセス動作が行なわれる１単位である。例えば、フラッシュメモリにおいてはデータ消去の単位となる。

更に、メモリセルアレイＭには、補助的なメモリブロック（以下、補助セクタＳｘと称する。）を備えているものとする。補助セクタＳｘは、ユーザに解放されたデータメモリ領域とは異なり、書き込みプロテクト情報、冗長情報、バイアス電圧等の調整情報等の各種の制御情報や、製造番号等の各種の管理情報が記憶される領域である。例えば、ＣＡＭ（Ｃｏｎｔｅｎｔｓ ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ）領域がこれにあたる。セキュリティ機能を担うパスワード情報もここに記憶されるものとする。以下の説明では、メモリセルアレイＭとしてフラッシュメモリ等の不揮発性メモリセルが配置されている場合を例にとり説明する。

パスワードの設定によるセキュリティ機能とは、例えば、セクタＳごとの書き込みプロテクト状態をパスワードによってロックすることが考えられる。ロックされた状態では、プロテクト状態の解除指令やプロテクト状態の設定指令は無視される。セクタＳのプロテクト状態の変更を禁止することによりセキュリティ機能を向上させることができる。ロック状態が解除されるには、外部から入力される入力コードが補助セクタＳｘにあらかじめプログラムされているパスワードと一致することが必要である。解除動作がコマンド入力により行なわれる場合には、ロック解除コマンドの入力に応じて、外部から入力コードが入力される。更に補助セクタＳｘにプログラムされているパスワードが読み出される。両者の一致比較が行なわれ一致すればプロテクト情報の書き換えが可能とされる。

パスワードの一致比較動作には、あらかじめ補助セクタＳｘにパスワードをプログラムすることが必要である。プログラム動作がコマンド入力により行なわれる場合には、パスワードプログラムコマンドの入力に応じて、補助セクタＳｘにおいてパスワードがプログラムされるメモリ領域へのアクセスが可能となり、通常のプログラム動作によりパスワードのプログラムが行なわれる。尚、プログラム終了後は、プログラムされたパスワードの外部への読み出しが禁止される。これは、例えば、ＣＡＭ領域にパスワードが確定されたことを示すフラグ等をプログラムしておき、このフラグにより読み出しを禁止する方法などが考えられる。

これにより、通常は、パスワードが外部に読み出されることはない。以下に説明する実施形態では、ハッカー等による不正読み出しが行なわれてしまったとしても、読み出されたビットデータ群の中からパスワードを特定することを困難とする。実質上、パスワードの不正読み出しを抑止することができる技術である。

図２乃至図６は第１実施形態である。図２には、パスワードがプログラムされる部分メモリ領域の補助セクタＳｘ内での位置を示す。比較のために従来技術での位置を示す。

パスワードをプログラムする場合、ロウアドレスまたはコラムアドレスの一方のアドレスを固定として他方のアドレスを順次変化させることが、デコード時間等を含めた回路動作が簡便となり、アクセス時間や消費電流上の観点からも便宜である。また、ロウアドレスを固定しコラムアドレスを変化させることが更に好都合であることが考えられる。コラムアドレスに応じてコラム選択スイッチを切り替えることで所望のメモリセルへのアクセスが高速に可能となるからである。

図２では、パスワードを構成する６４ビットのビット列が１６ビットごとの部分ビット列ＰＷ０乃至ＰＷ３に分割され、１本のワード線ＷＬｘで選択されるメモリセル群にプログラムされる場合を示す。パスワードのビット列が１６ビットごとの部分ビット列ＰＷ０乃至ＰＷ３に分割されるのはプログラムの際に入力されるビット幅が１６ビットであるからである。データ線ＤＢ（０）乃至（１５）が１６ビット幅であり、コラム選択信号ＹＤｘのうち、コラム選択信号ＹＤ０、ＹＤ１６、ＹＤ３２、ＹＤ４８で切り替えられるコラム選択スイッチＹＳにより、データ線ＤＢ（０）乃至（１５）とビット線（不図示）との接続が切り替えられる。１６ビット単位の部分ビット列ＰＷ０乃至ＰＷ３で、プログラムおよび読み出しが行なわれる。

パスワードのビット列がプログラムされる共通のワード線ＷＬｘ上でのビット割付は、図３に示すアドレスデコーダにより決定される。図３のアドレスデコーダは、外部アドレスＡ０乃至Ａ５を内部アドレスＷＡ０乃至ＷＡ５に変換する回路である。第１アドレス変換回路の一例である。ここで、内部アドレスＷＡ０乃至ＷＡ５はコラムアドレスである。内部アドレスＷＡ０乃至ＷＡ５に応じてコラム選択信号ＹＤｘが選択される。

パスワードモード信号ＰＷは、パスワードプログラムコマンドやパスワード照合コマンドなどが入力されて、パスワードデータをアクセスする状態であることを示す信号である。パスワードモード信号ＰＷは、外部アドレスＡ０、Ａ１のそれぞれと共にナンドゲートＮＡ１４、ＮＡ１５に入力される。またインバータゲートにより反転されて、外部アドレスＡ０乃至Ａ５のそれぞれと共にナンドゲートＮＡ２０乃至ＮＡ２５に入力される。ナンドゲートＮＡ１４、ＮＡ１５とナンドゲートＮＡ２４、ＮＡ２５との出力信号は、それぞれナンドゲートＮＡ３４、ＮＡ３５に入力される。また、ナンドゲートＮＡ２０乃至ＮＡ２３の出力信号のそれぞれは、パスワードモード信号ＰＷと共に、ナンドゲートＮＡ３０乃至ＮＡ３３に入力される。ナンドゲートＮＡ３０乃至ＮＡ３５からは、内部アドレスＷＡ０乃至ＷＡ５が出力される。

パスワードプログラムコマンドが入力されたパスワードのプログラム状態において、図３のアドレスデコーダにより、外部アドレスＡ０乃至Ａ５に対して内部アドレスＷＡ０乃至ＷＡ５のビット割付が変換される様子を図５に示す。図４は、パスワードプログラムコマンドが入力されていない通常のデコード状態を示す。

通常のデコード状態（図４）では、パスワードモード信号ＰＷはローレベルとなり非活性の状態にある。図３において、ナンドゲートＮＡ１４、ＮＡ１５は出力信号がハイレベルに固定されて非活性状態となる。ナンドゲートＮＡ２０乃至ＮＡ２５およびナンドゲートＮＡ３０乃至ＮＡ３５を介して、外部アドレスＡ０乃至Ａ５が内部アドレスＷＡ０乃至ＷＡ５として出力される。内部アドレスＷＡ０乃至ＷＡ５の論理組み合わせに応じてコラム選択信号ＹＤｘが活性化される。図４では、内部アドレスＷＡ０乃至ＷＡ５の昇べきのビット順に合せてコラム選択信号ＹＤｘが昇べきに割付られることを示す。これにより、外部アドレスＡ０乃至Ａ５と同じビット割付でメモリセルが選択される。

パスワードのプログラム状態（図５）では、パスワードモード信号ＰＷはハイレベルである。図３において、ナンドゲートＮＡ２０乃至ＮＡ２５は出力信号がハイレベルに固定されて非活性状態となる。ナンドゲートＮＡ１４、ＮＡ１５およびナンドゲートＮＡ３４、ＮＡ３５を介して、外部アドレスＡ０、Ａ１が内部アドレスＷＡ４、ＷＡ５として出力される。外部アドレスＡ０、Ａ１のビット割付が内部アドレスＷＡ４、ＷＡ５に変換されることとなる。更に、ナンドゲートＮＡ３０乃至３３の出力信号はローレベルに固定される。入力信号が何れもハイレベルに固定されるからである。

これにより、内部アドレスＷＡ０乃至ＷＡ３の論理レベルがローレベルに固定されると共に、最下位の２ビットである外部アドレスＡ０、Ａ１のビット割付が、コラムアドレスを示す内部アドレスＷＡ０乃至ＷＡ５のうち最上位であるアドレスＷＡ４、ＷＡ５のビット割付に変換される。１６ビットの部分ビット列ＰＷ０乃至ＰＷ３ごとに外部アドレスＡ０、Ａ１が切り替えられて入力されるパスワードは、共通のワード線ＷＬｘ上で１６ビットごとに均等に分散されたメモリセル位置にプログラムされる。

この様子を図２に示す。従来技術においては、上位の内部アドレスＷＡ２乃至ＷＡ５がローレベルに固定されていることと相まって、最下位のビット位置から内部アドレスＷＡ０、ＷＡ１で識別される６４ビット分のメモリ領域に集められてプログラムされていた。上位の９６０ビットという広いメモリ領域（Ｘ）が、パスワードのメモリ領域としては未定義の状態にあった。

これに対して、第１実施形態では、１６ビットの単位で部分メモリ領域が分散されるので、部分メモリ領域に挟まれパスワードのメモリ領域としては未定義のメモリ領域は、２４０ビットごとに分散して配置される（メモリ領域（Ａ）乃至（Ｄ））。

これにより、外部アドレスＡ０、Ａ１のビット割付を内部アドレスＷＡ４、ＷＡ５のビット割付として、ビット割付を上位ビット位置に変換することにより、パスワードを構成する部分ビット列ＰＷ０乃至ＰＷ３が、補助セクタＳｘ内の共通のワード線ＷＬｘに接続されるメモリセル群の中で、１６ビットを単位とする部分ビット列ごとに分散してプログラムされる。部分ビット列ＰＷ０乃至ＰＷ３がプログラムされる部分メモリ領域が分散して配置される。不正な方法により、何れかの部分ビット列を示す内部アドレスまたは部分ビット列内の所定メモリセルを示す内部アドレスが取得されたとしても、内部アドレスを取得した部分メモリ領域またはメモリセルの前後に位置するメモリセル等にプログラムされているビットデータは、必ずしもパスワードのビット列を構成するビットデータではない。ハッキング等の不正手段によるパスワードの取得を困難とし、セキュリティ機能を向上させることができる。

この場合、パスワードが記憶されている部分メモリ領域と、部分メモリ領域に挟まれたメモリ領域（Ａ）乃至（Ｄ）とで、記憶されているビットデータのデータパターンが特殊なビットパターンにあることもある。例えば、メモリ領域（Ａ）乃至（Ｄ）は有効なデータが記憶されておらずデータ消去状態にある場合には、消去状態を示すビット値の中にパスワードを構成するビット列が存在することとなる。こうしたビット列の特殊性によりパスワードが容易に特定されてしまうおそれも考えられる。

そこで、メモリ領域（Ａ）乃至（Ｄ）に、補助セクタＳｘにプログラムされる制御情報や管理情報をプログラムすることができる。これにより、部分メモリ領域に挟まれたメモリ領域もハイレベル／ローレベルの混在するビット列がプログラムされることとなり、部分メモリ領域にプログラムされているパスワードの部分ビット列との区別が更に困難となる。不正読み出しの際にパスワードを構成するビット列を特定することが困難となり、セキュリティ機能を向上させることができる。

この場合、制御情報や管理情報をプログラムすることに代えて、または制御情報や管理情報と共に、ダミーデータをプログラムしても同様の効果を奏することは言うまでもない。

図６および図７は第２実施形態である。図６のアドレスデコーダは、外部アドレスＡ０乃至Ａ５を内部アドレスＷＡ０乃至ＷＡ５に変換する第２実施形態の回路図である。第１実施形態のアドレスデコーダ（図３）におけるナンドゲートＮＡ１４、ＮＡ１５に代えて、ナンドゲートＮＡ１４Ａ、ＮＡ１５Ａを備えている。ナンドゲートＮＡ１４Ａには、ナンドゲートＮＡ１４に入力される外部アドレスＡ０に代えて外部アドレスＡ１が入力される。ナンドゲートＮＡ１５Ａには、ナンドゲートＮＡ１５に入力される外部アドレスＡ１に代えて外部アドレスＡ０が入力される。

パスワードプログラムコマンドが入力されたパスワードのプログラム状態において、図６のアドレスデコーダにより、外部アドレスＡ０乃至Ａ５に対して内部アドレスＷＡ０乃至ＷＡ５のビット割付が変換される様子を図７に示す。

通常のデコード状態は、第１実施形態のアドレスデコーダ（図３）の場合と同様であるのでここでの説明は省略する。

パスワードのプログラム状態においては、アドレスデコーダ（図３）と同様に、内部アドレスＷＡ０乃至ＷＡ３はローレベルに固定される。図６のアドレスデコーダでは、外部アドレスＡ０、Ａ１が内部アドレスＷＡ５、ＷＡ４として出力される。外部アドレスＡ０、Ａ１のビット割付が内部アドレスＷＡ５、ＷＡ４に変換され、第１実施形態とは逆のビット割付となる。

これにより、内部アドレスＷＡ０乃至ＷＡ３の論理レベルがローレベルに固定されると共に、最下位の２ビットである外部アドレスＡ０、Ａ１のビット割付が、ビット位置が入れ替えられて、コラムアドレスを示す内部アドレスＷＡ０乃至ＷＡ５のうち最上位であるアドレスＷＡ５、ＷＡ４のビット割付に変換される。１６ビットの部分ビット列ＰＷ０乃至ＰＷ３ごとに外部アドレスＡ０、Ａ１が切り替えられて入力されるパスワードは、共通のワード線ＷＬｘ上で１６ビットごとに均等に分散され、更に選択順序が入れ替えられたメモリセル位置にプログラムされる。

外部アドレス（Ａ０、Ａ１）が（０、１）、（１，０）で、各々コラム選択信号ＹＤ３２、ＹＤ１６が選択されることとなる。図２における、部分ビット列ＰＷ１、ＰＷ２のプログラム位置が逆転したビット割付となる。

これにより、外部アドレスＡ０、Ａ１のビット割付を内部アドレスＷＡ５、ＷＡ４のビット割付としてビット割付を上位ビット位置に変換すると共に、選択順序を切り替えることができる。パスワードを構成する部分ビット列ＰＷ０乃至ＰＷ３が、補助セクタＳｘ内の共通のワード線ＷＬｘに接続されるメモリセル群の中で、１６ビットを単位とする部分ビット列ごとに選択順序が入れ替わった上で分散してプログラムされる。不正な方法により、何れかの部分ビット列を示す内部アドレスまたは部分ビット列内の所定メモリセルを示す内部アドレスが取得されたとしても、内部アドレスを取得した部分メモリ領域またはメモリセルの前後に位置するメモリセル等にプログラムされているビットデータは、必ずしもパスワードのビット列を構成するビットデータではない。ハッキング等の不正手段によるパスワードの取得を困難としセキュリティ機能を更に向上させることができる。

図８および図９は第３実施形態である。図８のアドレスデコーダは、外部アドレスＡ０乃至Ａ５を内部アドレスＷＡ０乃至ＷＡ５に変換する第３実施形態の回路図である。第１実施形態のアドレスデコーダ（図３）におけるナンドゲートＮＡ１４、ＮＡ１５に入力される外部アドレスＡ０、Ａ１に代えて、外部アドレスＡ０、Ａ１をインバータゲートで反転して入力する。

パスワードプログラムコマンドが入力されたパスワードのプログラム状態において、図８のアドレスデコーダにより、外部アドレスＡ０乃至Ａ５に対して内部アドレスＷＡ０乃至ＷＡ５のビット割付が変換される様子を図９に示す。

通常のデコード状態では、第１および第２実施形態のアドレスデコーダ（図３、図６）の場合と同様であるので、ここでの説明は省略する。

パスワードのプログラム状態においては、アドレスデコーダ（図３、図６）と同様に、内部アドレスＷＡ０乃至ＷＡ３はローレベルに固定される。図８のアドレスデコーダでは、外部アドレスＡ０、Ａ１の各々が反転されて内部アドレスＷＡ４、ＷＡ５として出力される。外部アドレスＡ０、Ａ１が論理反転されて内部アドレスＷＡ４、ＷＡ５のビット割付に変換される。

これにより、内部アドレスＷＡ０乃至ＷＡ３の論理レベルがローレベルに固定されると共に、最下位の２ビットである外部アドレスＡ０、Ａ１のビット割付が、論理レベルが反転して、コラムアドレスを示す内部アドレスＷＡ０乃至ＷＡ５のうち最上位であるアドレスＷＡ４、ＷＡ５のビット割付に変換される。１６ビットの部分ビット列ＰＷ０乃至ＰＷ３ごとに外部アドレスＡ０、Ａ１が切り替えられて入力されるパスワードは、共通のワード線ＷＬｘ上で１６ビットごとに均等に分散され、更に選択順序が逆転されたメモリセル位置にプログラムされる。図２における、部分ビット列ＰＷ０乃至ＰＷ３のプログラム位置が逆転されたビット割付となる。

これにより、外部アドレスＡ０、Ａ１のビット割付を内部アドレスＷＡ４、ＷＡ５のビット割付としてビット割付を上位ビット位置に変換すると共に、選択順序を逆転させることができる。パスワードを構成する部分ビット列ＰＷ０乃至ＰＷ３が、補助セクタＳｘ内の共通のワード線ＷＬｘに接続されるメモリセル群の中で、１６ビットを単位とする部分ビット列ごとに選択順序が逆転して分散されてプログラムされる。不正な方法により、何れかの部分ビット列を示す内部アドレスまたは部分ビット列内の所定メモリセルを示す内部アドレスが取得されたとしても、内部アドレスを取得した部分メモリ領域またはメモリセルの前後に位置するメモリセル等にプログラムされているビットデータは、必ずしもパスワードのビット列を構成するビットデータではない。ハッキング等の不正手段によるパスワードの取得を困難となしセキュリティ機能を更に向上させることができる。

図１０および図１１は第４実施形態である。パスワードのプログラム状態において、第１乃至第３実施形態では、内部アドレスＷＡ０乃至ＷＡ３はローレベルに固定されるものとして説明したが、第４実施形態では、これらの４ビットのビットデータを所定値に設定することができる。プログラム状態時に内部アドレスＷＡ０乃至ＷＡ３に設定すべきビット列を、あらかじめＣＡＭ領域にプログラムしておき、パスワードモード信号ＰＷのハイレベルに応じて、内部アドレスＷＡ０乃至ＷＡ３として出力する。ここで、ＣＡＭ領域が情報記憶部の一例である。

パスワードのプログラム状態時における内部アドレスＷＡ０乃至ＷＡ３の設定は、図１０に示すアドレスデコーダにより行なわれる。図１０のアドレスデコーダは、ＣＡＭ領域にプログラムされているＣＡＭアドレスＣＡＭＡ０乃至ＣＡＭＡ３を内部アドレスＷＡ０乃至ＷＡ３に割り付ける回路である。第２アドレス変換回路の一例である。

第１乃至第３実施形態のアドレスデコーダ（図３、図６、図８）において内部アドレスＷＡ０乃至ＷＡ３を出力するアドレスデコーダに加えて、ナンドゲートＮＡ４０乃至ＮＡ４３を備えている。ナンドゲートＮＡ４０乃至ＮＡ４３には、パスワードモード信号ＰＷと共に、それぞれ、ＣＡＭアドレスＣＡＭ０乃至ＣＡＭ３が入力され、出力信号は、それぞれ、ナンドゲートＮＡ３０乃至ＮＡ３３に入力される。

通常のデコード状態は、第１乃至第３実施形態のアドレスデコーダ（図３、図６、図８）の場合と同様であるので、ここでの説明は省略する。

パスワードのプログラム状態においては、ＣＡＭアドレスＣＡＭＡ０乃至ＣＡＭＡ３が内部アドレスＷＡ０乃至ＷＡ３に出力される。ＣＡＭアドレスＣＡＭＡ０乃至ＣＡＭＡ３は、あらかじめＣＡＭ領域にプログラムされているビット列である。ＣＡＭアドレスＣＡＭＡ０乃至ＣＡＭＡ３のビット列に応じて、共通のワード線ＷＬｘ上の部分メモリ領域の位置を指定することができる。

この様子を図１１に示す。第１乃至第３実施形態では、内部アドレスＷＡ０乃至ＷＡ３はすべてローレベルである。上位内部アドレスＷＡ４、ＷＡ５で区画されたメモリ領域のうち最下位ビット位置が部分メモリ領域となる。

内部アドレスＷＡ０乃至ＷＡ３をあらかじめＣＡＭ領域にプログラムされたＣＡＭアドレスＣＡＭＡ０乃至ＣＡＭＡ３に応じて設定してやれば、ＣＡＭアドレスＣＡＭＡ０乃至ＣＡＭＡ３を構成するビットデータに応じて部分メモリ領域をシフトさせることができる。

これにより、ＣＡＭ領域にプログラムするビット列を変更することで、同一製品であってもパスワードがプログラムされる部分メモリ領域を変更することができ、パスワードの不正取得をより困難にすることができる。セキュリティ機能を更に向上させることができる。

以上の説明から明らかなように本実施形態によれば、パスワードは、通常のデータとは別個にプログラムされ扱われることが考えられ、パスワードのプログラムされるメモリセル領域が、メモリセルアレイ内の特定の領域に設けられることも考えられる。この場合、パスワードをメモリセルアレイ内にプログラムするにあたり、複数の部分ビット列ＰＷ０乃至ＰＷ３に分割して、各々を分散してプログラムしてやれば、パスワードを構成する全ビット列が特定のメモリ領域に連続してプログラムされることはない。これにより、部分ビット列ＰＷ０乃至ＰＷ３がプログラムされている部分メモリ領域を示すアドレスあるいは部分メモリ領域内の特定のメモリセルのアドレス等が、何らかの方法により不正に取得されたとしても、残りの部分ビット列がプログラムされている他の部分メモリ領域を特定することはできず、パスワードを構成する全ビット列を不正に取得することは困難であり、高いセキュリティ機能を奏することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態の説明においては、補助セクタＳｘを通常のセクタＳの群とは別個に備えるものとして説明したが、本発明はこれに限定されるものではない。セクタＳの一つを制御情報や管理情報をプログラムしておくメモリ領域として利用し、そのセクタＳ内の一画を、パスワードのプログラム領域とすることもできる。この場合、共通のワード線ＷＬｘは、ユーザが使用するメモリ領域のワード線と共有することとなる。パスワードのビット列が不正に読み出された場合、ユーザがプログラムしたビットデータも同時に読み出されることとなる。パスワードを構成するビット列とユーザのプログラムしたビットデータ群とが混在し、パスワードのビット列の識別を困難とする効果は同様である。

また、実施形態では、部分メモリ領域は、共通のワード線ＷＬｘに接続されるものとして説明したが、本発明はこれに限定されるものではない。ワード線に代えて、またはワード線と共にビット線を共有して、部分メモリ領域を構成することもできる。更に、パスワードを構成するビット数は６４ビットに限られず、プログラムの際に入力されるビット幅は１６ビットに限られない。

メモリセルアレイの模式図である。 第１実施形態において、パスワードの部分ビット列が記憶される部分メモリ領域の位置を示す図である。 第１実施形態における第１アドレス変換回路の一例である。 通常のアクセス状態でのアドレスデコードを示す図である。 第１実施形態におけるパスワードのプログラム状態でのアドレスデコードを示す図である。 第２実施形態における第１アドレス変換回路の一例である。 第２実施形態におけるパスワードのプログラム状態でのアドレスデコードを示す図である。 第３実施形態における第１アドレス変換回路の一例である。 第３実施形態におけるパスワードのプログラム状態でのアドレスデコードを示す図である。 第４実施形態における第２アドレス変換回路の一例である。 第４実施形態において、パスワードの部分ビット列が記憶される部分メモリ領域の位置を示す図である。

符号の説明

ＤＢ（０）乃至（１５） データ線
Ｍ メモリセルアレイ
Ｓ セクタ
Ｓｘ 補助セクタ
ＹＳ コラム選択スイッチ
Ａ０乃至Ａ５ 外部アドレス
ＣＡＭＡ０乃至ＣＡＭＡ３ ＣＡＭアドレス
ＰＷ パスワードモード信号ＰＷ
ＰＷ０乃至ＰＷ３ 部分ビット列
ＷＡ０乃至ＷＡ５ 内部アドレス
ＷＬｎ、ＷＬｘ ワード線
ＹＤ０、ＹＤ１６、ＹＤ３２、ＹＤ４８、ＹＤｘ コラム選択信号

Claims (17)

1. データの書き換えまたは／および読み出しの許否をパスワードの照合により行なうメモリ装置であって、
   前記パスワードのビット列を構成する複数の部分ビット列が、各々記憶される複数の部分メモリ領域を備え、
   前記部分メモリ領域は、メモリセルアレイ内において互いに離間して配置されることを特徴とするメモリ装置。
2. 前記複数の部分メモリ領域は、ワード線またはビット線を共有することを特徴とする請求項１に記載のメモリ装置。
3. 前記ワード線または前記ビット線を共有するメモリ領域のうち前記部分メモリ領域として未定義のメモリ領域は、データ領域として使用されることを特徴とする請求項２に記載のメモリ装置。
4. 前記データ領域には、ダミーデータが書き込まれることを特徴とする請求項３に記載のメモリ装置。
5. 前記パスワードの書き込みの際、前記部分ビット列ごとに外部アドレスの入力が要求される場合において、
   前記外部アドレスのビット割付を変換して、前記部分メモリ領域を指定する内部アドレスを出力する第１アドレス変換回路を備えることを特徴とする請求項１に記載のメモリ装置。
6. 前記第１アドレス変換回路は、前記内部アドレスのビット割付を、前記外部アドレスのビット割付に比して上位ビット位置に変換することを特徴とする請求項５に記載のメモリ装置。
7. 前記第１アドレス変換回路により出力される前記内部アドレスより下位ビット位置にあるビット列に対して、所定のアドレス値を割り付ける第２アドレス変換回路を備えることを特徴とする請求項６に記載のメモリ装置。
8. 前記所定のアドレス値が書き込まれる情報記憶部を備えることを特徴とする請求項７に記載のメモリ装置。
9. 前記第１アドレス変換回路は、前記内部アドレスのビット割付を、前記外部アドレスのビット割付の順序とは異なる順序に変換することを特徴とする請求項５に記載のメモリ装置。
10. データの書き換えまたは／および読み出しの許否をパスワードの照合により行なうメモリ装置のパスワード記憶方法であって、
    前記パスワードのビット列を構成する複数の部分ビット列の各々を、メモリセルアレイ内において互いに離間して記憶するステップを有することを特徴とするメモリ装置のパスワード記憶方法。
11. 前記記憶するステップは、
    前記部分ビット列が記憶されるメモリ領域を示すアドレスのうち、行方向アドレスまたは列方向アドレスを固定するステップを含むことを特徴とする請求項１０に記載のメモリ装置のパスワード記憶方法。
12. 前記アドレスを固定するステップにより固定されたアドレスで指定されるメモリ領域のうち、前記部分ビット列のメモリ領域として未定義のメモリ領域に対して、データを記憶するステップを有することを特徴とする請求項１１に記載のメモリ装置のパスワード記憶方法。
13. 前記パスワードの書き込みの際、前記部分ビット列ごとに外部アドレスを入力するステップと、
    前記外部アドレスのビット割付を変換して、前記部分ビット列が記憶されるメモリ領域を指定する内部アドレスとするステップとを有することを特徴とする請求項１０に記載のメモリ装置のパスワード記憶方法。
14. 前記変換するステップは、前記外部アドレスのビット割付を上位ビット位置に変換することを特徴とする請求項１３に記載のメモリ装置のパスワード記憶方法。
15. 前記上位ビット位置より下位ビット位置にあるビット列に対して、所定のアドレス値を割り付けるステップを有することを特徴とする請求項１４に記載のメモリ装置のパスワード記憶方法。
16. 前記所定のアドレス値を割り付けるステップは、
    前記所定のアドレス値を、書き換え可能に格納しておくステップを含むことを特徴とする請求項１５に記載のメモリ装置のパスワード記憶方法。
17. 前記変換するステップは、前記外部アドレスのビット割付の順序を入れ替えることを特徴とする請求項１３に記載のメモリ装置のパスワード記憶方法。

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