JP2000222288A - フラッシュメモリのセキュリティ機能無効回路 - Google Patents

Abstract

(57)【要約】 【課題】 セキュリティビットの誤書込に依存すること
なくフラッシュメモリのウエハテストを行うことを可能
にすることである。 【解決手段】 ウエハテスト時にセキュリティ機能設定
信号のフラッシュメモリ１１への供給をセキュリティ無
効信号により禁止し、ウエハテスト時に前記セキュリテ
ィ機能を無効にし、ウエハテスト終了後には、前記セキ
ュリティ機能設定信号をフラッシュメモリ１１へ供給
し、フラッシュメモリ１１のセキュリティ機能を前記セ
キュリティ機能設定信号により制御可能にするセキュリ
ティ機能制御手段を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、セキュリティビ
ットの誤書込により有効となるセキュリティ機能をウエ
ハテスト時に無効にし、前記セキュリティビットが誤書
込みされているフラッシュメモリに対するウエハテスト
時のアクセスを可能にするフラッシュメモリのセキュリ
ティ機能無効回路に関するものである。

【０００２】

【従来の技術】図７は、従来のフラッシュメモリにおけ
るフラッシュ制御回路の構成を示すブロック図である。
図７において、１はフラッシュ制御回路、２はフラッシ
ュメモリのセキュリティ機能のオン／オフを示すセキュ
リティ機能設定ビット（セキュリティビット）であり、
‘１’が書き込まれているときにはセキュリティ機能・
オン、‘０’が書き込まれているときにはセキュリティ
機能・オフである。３は前記セキュリティ機能を解除す
るか、またはセキュリティ機能を有効にするかを設定す
るビット（セキュリティビット）であり、‘１’が書き
込まれているときにはセキュリティ機能有効、‘０’が
書き込まれているときにはセキュリティ機能解除であ
る。図８は、前記フラッシュメモリのセキュリティ機能
のオン／オフを制御するセキュリ機能設定信号を示す説
明図であり、図８において、５３はフラッシュメモリで
ある。

【０００３】次に動作について説明する。このフラッシ
ュメモリ５３のセキュリティ機能は、前記セキュリティ
機能設定ビット２と前記ビット３により制御されてお
り、フラッシュメモリはウエハプロセスでセキュリティ
機能設定ビット２と前記ビット３に‘０’を書き込んだ
状態、すなわちセキュリティ機能・オフ、かつセキュリ
ティ機能・解除（セキュリティ機能解除）の状態に設定
され、この状態でウエハプロセスから出てくる。

【０００４】

【発明が解決しようとする課題】従来のフラッシュメモ
リのセキュリティ機能は以上のように構成されているの
で、ウエハプロセス中、これらセキュリティ機能設定ビ
ット２とビット３に誤書込により‘１’が書き込まれた
場合、すなわちセキュリティ機能・オン、セキュリティ
機能・有効の状態でウエハプロセスから出てきた場合、
そのフラッシュメモリは良品であるにもかかわらず、セ
キュリティ機能が働いているために前記フラッシュメモ
リにアクセスすることができず、ウエハテストで不良品
と判定されてしまう課題があった。

【０００５】この発明は上記のような課題を解決するた
めになされたものであり、ウエハプロセス中にセキュリ
ティビットの誤書込が生じても、ウエハテストの際に前
記セキュリティビットの誤書込によりセキュリティ機能
が働くのを防止し、前記セキュリティビットの誤書込に
依存することなくウエハテストを行うことを可能にする
フラッシュメモリのセキュリティ機能無効回路を得るこ
とを目的とする。

【０００６】

【課題を解決するための手段】この発明に係るフラッシ
ュメモリのセキュリティ機能無効回路は、セキュリティ
機能のオンおよびオフを制御するセキュリティ機能設定
信号のフラッシュメモリへの供給を制御し、前記フラッ
シュメモリのウエハテスト時には前記セキュリティ機能
を無効にし、ウエハテスト終了後には前記セキュリティ
機能設定信号による前記フラッシュメモリのセキュリテ
ィ機能を有効にするセキュリティ機能制御手段を備える
ようにしたものである。

【０００７】この発明に係るフラッシュメモリのセキュ
リティ機能無効回路は、フラッシュメモリへのセキュリ
ティ機能設定信号の供給をセキュリティ無効信号により
禁止するゲート回路と、前記フラッシュメモリのウエハ
テスト時、前記セキュリティ無効信号を生成するセキュ
リティ無効信号生成回路と、該セキュリティ無効信号生
成回路による前記セキュリティ無効信号の生成を、ウエ
ハテスト終了後に解除可能にするセキュリティ無効信号
生成解除手段とをセキュリティ機能制御手段が備えるよ
うにしたものである。

【０００８】この発明に係るフラッシュメモリのセキュ
リティ機能無効回路は、フラッシュメモリのウエハテス
ト時に電源用パッドと接続され、ウエハテスト終了後に
は前記電源用パッドとの接続が遮断されるセキュリティ
無効信号用パッドと、該セキュリティ無効信号用パッド
が前記電源用パッドと接続されているとき、および接続
されていないときのそのセキュリティ無効信号用パッド
の電位をもとにセキュリティ無効信号を生成するゲート
制御回路とをセキュリティ無効信号生成回路が備え、前
記フラッシュメモリのウエハテスト終了後、前記セキュ
リティ無効信号用パッドと前記電源用パッドとの接続を
遮断して、前記ゲート制御回路による前記セキュリティ
無効信号の生成を解除可能にした構成をセキュリティ無
効信号生成解除手段として備えるようにしたものであ
る。

【０００９】この発明に係るフラッシュメモリのセキュ
リティ機能無効回路は、フラッシュメモリのウエハテス
ト終了後、電源電位との接続をレーザトリミングにより
遮断可能にした抵抗素子を有した電源電圧を分圧する分
圧回路と、該分圧回路により分圧された分圧電圧をもと
にセキュリティ無効信号を生成するゲート制御回路とを
セキュリティ無効信号生成回路が備え、前記フラッシュ
メモリのウエハテスト終了後、前記抵抗素子と前記電源
電位との接続をレーザトリミングにより遮断すること
で、前記ゲート制御回路による前記セキュリティ無効信
号の生成を解除可能にする構成をセキュリティ無効信号
生成解除手段として備えるようにしたものである。

【００１０】この発明に係るフラッシュメモリのセキュ
リティ機能無効回路は、フラッシュメモリへのセキュリ
ティ機能設定信号およびセキュリティ無効信号の供給を
それぞれ制御するスイッチ回路と、前記セキュリティ無
効信号を生成するセキュリティ無効信号生成回路と、前
記各スイッチ回路の導通、非導通を制御し、前記フラッ
シュメモリへ供給される前記セキュリティ機能設定信号
またはセキュリティ無効信号を選択する信号選択回路
と、該信号選択回路による前記セキュリティ機能設定信
号またはセキュリティ無効信号の選択を前記フラッシュ
メモリのウエハテスト時とウエハテスト終了後に応じて
制御する信号選択制御手段とをセキュリティ機能制御手
段が備えるようにしたものである。

【００１１】この発明に係るフラッシュメモリのセキュ
リティ機能無効回路は、ウエハテスト時とウエハテスト
終了後に応じて、信号選択回路により選択される信号が
セキュリティ機能設定信号であるかセキュリティ無効信
号であるかを外部から設定可能にするテスト用パッドを
信号選択制御手段が備えるようにしたものである。

【００１２】この発明に係るフラッシュメモリのセキュ
リティ機能無効回路は、ウエハテスト時とウエハテスト
終了後に応じて、信号選択回路により選択される信号が
セキュリティ機能設定信号であるかセキュリティ無効信
号であるかを外部から設定可能にする、電源電位との接
続をレーザトリミングにより遮断可能な抵抗素子を有し
た電源電圧を分圧する分圧回路を信号選択制御手段が備
えるようにしたものである。

【００１３】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この実施の形態１のフラッシュ
メモリのセキュリティ機能無効回路の基本機能を示す概
略機能説明図である。図１において、１１はフラッシュ
メモリ、１２はフラッシュメモリ１１のセキュリティ機
能無効回路である。このセキュリティ機能無効回路１２
には第１の入力として、フラッシュメモリ１１のセキュ
リティ機能を制御するセキュリティ機能設定信号が入力
され、また第２の入力としてセキュリティ無効信号が入
力されるＡＮＤゲート（ゲート回路，セキュリティ機能
制御手段）１３を備えている。

【００１４】次に動作について説明する。このフラッシ
ュメモリ１１のセキュリティ機能無効回路１２の基本機
能は、ＡＮＤゲート１３の一方の入力端子へ供給される
セキュリティ無効信号をＨｉｇｈレベルとすることでセ
キュリティ機能設定信号を有効にし、また前記セキュリ
ティ無効信号をＬｏｗレベルとすることでセキュリティ
機能設定信号を無効にすることが出来るようにする。そ
して、ウエハテスト時には前記セキュリティ無効信号を
Ｌｏｗレベルとすることでセキュリティ機能設定信号に
より制御されるセキュリティ機能自体を無効にする。

【００１５】以上のように、この実施の形態１によれ
ば、図７に示すセキュリティ機能設定ビット２やセキュ
リティ機能の解除および有効を決めるビット３の誤書込
が生じても、これによりフラッシュメモリのセキュリテ
ィ機能が働くのをセキュリティ無効信号により防止で
き、フラッシュメモリのウエハテストの実施が可能であ
り、ウエハプロセス中の前記セキュリティ機能設定ビッ
ト２やセキュリティ機能の解除および有効を決めるビッ
ト３の誤書込に依存することのないウエハテストの実施
を可能にするフラッシュメモリのセキュリティ機能無効
回路が得られる効果がある。

【００１６】実施の形態２．図２は、セキュリティ無効
信号生成部を含むこの実施の形態２のフラッシュメモリ
のセキュリティ機能無効回路の構成を示す回路図であ
る。図２において図１と同一または相当の部分について
は同一の符号を付し説明を省略する。図２において、２
１はＮチャンネルトランジスタ（セキュリティ無効信号
生成回路，ゲート制御回路）、２２はＮチャンネルトラ
ンジスタ２１のドレイン側と電源Ｖｃｃ側との間に接続
された抵抗（セキュリティ無効信号生成回路，ゲート制
御回路）、２３はＮチャンネルトランジスタ２１のゲー
トと基準電位間に接続され、前記ゲートをプルダウンし
ている抵抗（セキュリティ無効信号生成回路，ゲート制
御回路）、２４はＮチャンネルトランジスタ２１のゲー
トと接続されたセキュリティ無効信号用パッド、２５は
Ｖｃｃ電源と接続されたＶｃｃ電源用パッド（電源用パ
ッド）である。

【００１７】なお、前記セキュリティ無効信号生成部
は、Ｎチャンネルトランジスタ２１、Ｎチャンネルトラ
ンジスタ２１のドレイン側と電源Ｖｃｃ側との間に接続
された抵抗２２、Ｎチャンネルトランジスタ２１のゲー
トと基準電位間に接続され、前記ゲートをプルダウンし
ている抵抗２３、Ｎチャンネルトランジスタ２１のゲー
トと接続されたセキュリティ無効信号用パッド２４など
から構成される。

【００１８】次に動作について説明する。このフラッシ
ュメモリのセキュリティ機能無効回路では、Ｎチャンネ
ルトランジスタ２１のゲートを抵抗２３によりプルダウ
ンしておく。また、Ｎチャンネルトランジスタ２１のゲ
ートにはセキュリティ無効信号用パッド２４が割り当て
られている。ウエハテストの際には、前記セキュリティ
無効信号用パッド２４と前記Ｖｃｃ電源用パッド２５と
を接続手段（セキュリティ無効信号生成解除手段）２６
により接続し、セキュリティ無効信号用パッド２４を電
源電位Ｖｃｃにプルアップする。この結果、Ｎチャンネ
ルトランジスタ２１はウエハテスト時、オン状態とな
り、ＡＮＤゲート１３の一方の入力端子へ供給されるセ
キュリティ無効信号はＬｏｗレベルとなるため、セキュ
リティ機能設定信号は無効となり、前記セキュリティ機
能設定信号により制御されるセキュリティ機能自体が無
効になる。

【００１９】一方、ウエハテスト終了後には、アセンブ
リによりセキュリティ無効信号用パッド２４を外部へ取
り出さなければ、Ｎチャンネルトランジスタ２１はプル
ダウンの状態にあるので、セキュリティ無効信号として
常時‘１’、Ｈｉｇｈレベルを出力するためセキュリテ
ィ機能はセキュリティ機能設定信号に従って制御され
る。

【００２０】以上のように、この実施の形態２によれ
ば、図７に示すセキュリティ機能設定ビット２やセキュ
リティ機能の解除および有効を決めるビット３のみに依
存する構成ではなく、前記セキュリティ機能設定ビット
２やセキュリティ機能の解除および有効を決めるビット
３の誤書込が生じても、これによるセキュリティ機能設
定信号を無効にしてフラッシュメモリのセキュリティ機
能が働くのを防止でき、フラッシュメモリのウエハテス
トの実施が可能である。

【００２１】特に、セキュリティ無効信号用パッド２４
とＶｃｃ電源用パッド２５とを接続するかしないかで、
セキュリティ機能設定信号を有効にするか無効にするか
を設定できることから、ウエハプロセス中の前記セキュ
リティ機能設定ビット２やセキュリティ機能の解除およ
び有効を決めるビット３の誤書込に依存されないウエハ
テストの実施を可能にするフラッシュメモリのセキュリ
ティ機能無効回路が得られる効果がある。

【００２２】なお、以上の説明では、Ｎチャンネルトラ
ンジスタ２１を使用し、そのゲートをプルダウンしてお
き、ウエハテスト時にセキュリティ無効信号用パッド２
４をＶｃｃ電源用パッド２５と接続する構成であった
が、Ｐチャンネルトランジスタを使用し、そのゲートを
プルアップしておき、ウエハテスト時にセキュリティ無
効信号用パッド２４を基準電源用パッドと接続するなど
の構成を用いてもよい。

【００２３】実施の形態３．図３は、セキュリティ無効
信号生成部を含むこの実施の形態３のフラッシュメモリ
のセキュリティ機能無効回路の構成を示す回路図であ
る。図３において図２と同一または相当の部分について
は同一の符号を付し説明を省略する。図３において、Ｒ
ｂはＮチャンネルトランジスタ２１のゲートと基準電位
間に接続された抵抗、ＲａはＮチャンネルトランジスタ
２１のゲートと電源Ｖｃｃ側との間に接続された抵抗
（抵抗素子）である。なお、抵抗Ｒａと抵抗Ｒｂの抵抗
値は、抵抗Ｒａ≪抵抗Ｒｂの関係に設定し、抵抗Ｒｂ
は、抵抗Ｒａが接続されていない状態ではＮチャンネル
トランジスタ２１のゲートをプルダウン可能な値に設定
する。

【００２４】次に動作について説明する。このフラッシ
ュメモリのセキュリティ機能無効回路では、最初、Ｎチ
ャンネルトランジスタ２１のゲートを抵抗Ｒａと抵抗Ｒ
ｂの分圧回路により分圧された電圧Ｖｃｃ・Ｒｂ／（Ｒ
ａ＋Ｒｂ）によりプルアップしておく。このためウエハ
テストでは、Ｎチャンネルトランジスタ２１がオン状
態、セキュリティ無効信号はＬｏｗレベルであり、セキ
ュリティ機能設定信号は無効にされた状態にあり、前記
セキュリティ機能設定信号により制御されるフラッシュ
メモリのセキュリティ機能自体が無効にされている。

【００２５】一方、ウエハテスト終了後には、抵抗Ｒａ
と電源Ｖｃｃとの接続をレーザトリミングにより切断す
る。この結果、Ｎチャンネルトランジスタ２１のゲート
はプルダウンされ、Ｎチャンネルトランジスタ２１はオ
フ状態となり、セキュリティ無効信号はＨｉｇｈレベル
となってセキュリティ機能設定信号は有効になり、フラ
ッシュメモリのセキュリティ機能が前記セキュリティ機
能設定信号により制御可能になる。

【００２６】以上のように、この実施の形態３によれ
ば、従来のようにセキュリティ機能設定ビット２やセキ
ュリティ機能の解除および有効を決めるビット３のみに
依存する構成ではないことから、前記セキュリティ機能
設定ビット２やセキュリティ機能の解除および有効を決
めるビット３の誤書込が生じても、これによりフラッシ
ュメモリのセキュリティ機能が働くのを防止でき、ウエ
ハテストの実施が可能である。

【００２７】特に、抵抗Ｒａの電源Ｖｃｃへの接続を外
部からのレーザトリミングにより操作し、これによりセ
キュリティ機能設定信号を有効にするか無効にするかを
制御できることから、ウエハプロセス中のセキュリティ
機能設定ビット２やセキュリティ機能の解除および有効
を決めるビット３の誤書込に依存されないウエハテスト
の実施を可能にするフラッシュメモリのセキュリティ機
能無効回路が得られる効果がある。

【００２８】実施の形態４．図４は、セキュリティ無効
信号生成部を含むこの実施の形態４のフラッシュメモリ
のセキュリティ機能無効回路の構成を示す回路図であ
る。図４において図３と同一または相当の部分について
は同一の符号を付し説明を省略する。図４において、２
８はＰチャンネルトランジスタ（セキュリティ無効信号
生成回路，ゲート制御回路）、２７は抵抗（セキュリテ
ィ無効信号生成回路，ゲート制御回路）である。Ｐチャ
ンネルトランジスタ２８がオフ状態にあるとき、抵抗２
７を介して電源ＶｃｃからＡＮＤゲート１３の一方の入
力端子へセキュリティ無効信号としてＨｉｇｈレベルが
入力される。またＰチャンネルトランジスタ２８がオン
状態にあるときにはＡＮＤゲート１３の前記一方の入力
端子へセキュリティ無効信号としてＬｏｗレベルが入力
される。

【００２９】ＲｄはＰチャンネルトランジスタ２８のゲ
ートと基準電位間に接続された抵抗、ＲｃはＰチャンネ
ルトランジスタ２８のゲートと電源Ｖｃｃ側との間に接
続された抵抗（抵抗素子）である。なお、抵抗Ｒｃと抵
抗Ｒｄの抵抗値は、抵抗Ｒｄ≪抵抗Ｒｃの関係に設定
し、抵抗Ｒｃと抵抗Ｒｄが接続されている状態ではＰチ
ャンネルトランジスタ２８のゲートはプルダウンされて
いる。また、抵抗Ｒｄが接続されていない状態ではＰチ
ャンネルトランジスタ２８のゲートは電源Ｖｃｃ電位に
プルアップされる。

【００３０】次に動作について説明する。このフラッシ
ュメモリのセキュリティ機能無効回路では、最初、Ｐチ
ャンネルトランジスタ２８のゲートを抵抗Ｒｃと抵抗Ｒ
ｄの分圧回路により分圧された電圧Ｖｃｃ・Ｒｄ／（Ｒ
ｃ＋Ｒｄ）によりプルダウンしておく。

【００３１】このためウエハテストでは、Ｐチャンネル
トランジスタ２８がオン状態、セキュリティ無効信号は
Ｌｏｗレベルであり、セキュリティ機能設定信号は無効
にされており、前記セキュリティ機能設定信号により制
御されるセキュリティ機能自体が無効になっている。

【００３２】一方、ウエハテスト終了後には、抵抗Ｒｄ
と基準電位との接続をレーザトリミングにより切断す
る。この結果、Ｐチャンネルトランジスタ２８のゲート
はプルアップされ、Ｐチャンネルトランジスタ２８はオ
フ状態となり、セキュリティ無効信号はＨｉｇｈレベル
となってセキュリティ機能設定信号を有効にする。この
結果、フラッシュメモリのセキュリティ機能は前記セキ
ュリティ機能設定信号により制御可能になる。

【００３３】以上のように、この実施の形態４によれ
ば、従来のようにセキュリティ機能設定ビット２や、セ
キュリティ機能の解除および有効を決めるビット３のみ
に依存する構成ではなく、前記セキュリティ機能設定ビ
ット２や、セキュリティ機能の解除および有効を決める
ビット３の誤書込が生じても、これによるセキュリティ
機能設定信号を無効にして、フラッシュメモリのセキュ
リティ機能が働くのを防止でき、フラッシュメモリのウ
エハテストの実施が可能である。

【００３４】特に、抵抗Ｒｄの基準電位との接続を外部
からのレーザトリミングにより操作し、これによりセキ
ュリティ機能設定信号を有効にするか無効にするかを制
御できることから、ウエハプロセス中の前記セキュリテ
ィ機能設定ビット２や、セキュリティ機能の解除および
有効を決めるビット３の誤書込に依存されないウエハテ
ストの実施を可能にするフラッシュメモリのセキュリテ
ィ機能無効回路が得られる効果がある。

【００３５】実施の形態５．図５は、この実施の形態５
のフラッシュメモリのセキュリティ機能無効回路の構成
を示す回路図である。図５において、３１および３４は
Ｎチャンネルトランジスタ（スイッチ回路）、３２およ
び３３はＰチャンネルトランジスタ（スイッチ回路）で
ある。Ｎチャンネルトランジスタ３１とＰチャンネルト
ランジスタ３２は並列接続されている。また、Ｐチャン
ネルトランジスタ３３とＮチャンネルトランジスタ３４
は並列接続されている。また、Ｎチャンネルトランジス
タ３１のゲートとＰチャンネルトランジスタ３３のゲー
トは共通接続され、またＰチャンネルトランジスタ３２
のゲートとＮチャンネルトランジスタ３４のゲートは共
通接続されている。

【００３６】３５はインバータ回路（信号選択回路）で
あり、その入力側はＮチャンネルトランジスタ３１のゲ
ートとＰチャンネルトランジスタ３３のゲートの前記共
通接続部と接続されている。また、インバータ回路３５
の出力側は、Ｐチャンネルトランジスタ３２のゲートと
Ｎチャンネルトランジスタ３４のゲートの前記共通接続
部と接続されている。

【００３７】並列接続されているＮチャンネルトランジ
スタ３１とＰチャンネルトランジスタ３２の共通接続端
子の一方にはセキュリティ機能設定信号が供給される。
また、並列接続されているＰチャンネルトランジスタ３
３とＮチャンネルトランジスタ３４の共通接続端子の一
方は基準電位へ接続されており（セキュリティ無効信号
生成回路）、これにより前記Ｐチャンネルトランジスタ
３３とＮチャンネルトランジスタ３４の共通接続端子の
一方へはＬｏｗレベルのセキュリティ無効信号が供給さ
れている。また、Ｎチャンネルトランジスタ３１とＰチ
ャンネルトランジスタ３２の他方の共通接続端子と、Ｐ
チャンネルトランジスタ３３とＮチャンネルトランジス
タ３４の他方の共通接続端子は共通に接続され、フラッ
シュメモリ側へ接続されている。

【００３８】前記インバータ回路３５の入力側にはプル
アップ抵抗３６が接続され、また前記インバータ回路３
５の入力側は、ウエハテスト時にプルダウン抵抗（信号
選択制御手段）３８を外部で接続可能にするためのテス
ト時プルダウン用パッド（信号選択制御手段，テスト用
パッド）３７へ接続されている。

【００３９】次に動作について説明する。ウエハテスト
の際には、前記テスト時プルダウン用パッド３７には基
準電位との間にプルダウン抵抗３８が接続され、Ｌｏｗ
レベルに固定されている。この結果、インバータ回路３
５の入力側はＬｏｗレベル、出力側はＨｉｇｈレベルに
固定される。従って、ウエハテスト時には、Ｎチャンネ
ルトランジスタ３１はオフ状態、Ｐチャンネルトランジ
スタ３２はオフ状態、Ｐチャンネルトランジスタ３３は
オン状態、Ｎチャンネルトランジスタ３４はオン状態に
なっている。このため、フラッシュメモリ側にはセキュ
リティ無効信号が供給され、セキュリティ機能設定信号
は供給されず、前記セキュリティ機能設定信号により制
御されるフラッシュメモリのセキュリティ機能自体が無
効にされている。

【００４０】一方、ウエハテスト終了後には、基準電位
との間に接続したプルダウン抵抗３８を外す。この結
果、インバータ回路３５の入力側はＨｉｇｈレベル、出
力側はＬｏｗレベルに固定される。従って、ウエハテス
ト終了後には、Ｎチャンネルトランジスタ３１はオン状
態、Ｐチャンネルトランジスタ３２はオン状態、Ｐチャ
ンネルトランジスタ３３はオフ状態、Ｎチャンネルトラ
ンジスタ３４はオフ状態になっている。このため、フラ
ッシュメモリ側にはセキュリティ機能設定信号が供給さ
れ、前記セキュリティ機能設定信号によりフラッシュメ
モリのセキュリティ機能が制御可能な状態になる。

【００４１】以上のように、この実施の形態５によれ
ば、セキュリティ機能設定ビット２や、セキュリティ機
能の解除および有効を決めるビット３のみに依存する構
成ではなく、セキュリティ機能設定ビット２や、セキュ
リティ機能の解除および有効を決めるビット３の誤書込
が生じても、テスト時プルダウン用パッド３７をプルダ
ウンすることでフラッシュメモリのセキュリティ機能が
働くのを防止でき、フラッシュメモリのウエハテストの
実施が可能である。

【００４２】特に、テスト時プルダウン用パッド３７を
外部でプルダウンするかしないかの操作により、ウエハ
テスト時にはフラッシュメモリ側へセキュリティ無効信
号を供給し、セキュリティ機能設定信号を無効にし、フ
ラッシュメモリのセキュリティ機能を無効にし、またウ
エハテスト終了後にはセキュリティ機能設定信号を有効
にしてフラッシュメモリのセキュリティ機能を制御可能
な状態にすることが出来ることから、ウエハプロセス中
のセキュリティ機能設定ビット２や、セキュリティ機能
の解除および有効を決めるビット３の誤書込に依存され
ないウエハテストの実施を可能にするフラッシュメモリ
のセキュリティ機能無効回路が得られる効果がある。

【００４３】実施の形態６．図６は、この実施の形態６
のフラッシュメモリのセキュリティ機能無効回路の構成
を示す回路図である。図６において図５と同一または相
当の部分については同一の符号を付し、説明を省略す
る。図６において、Ｒｅはインバータ回路３５の入力側
と電源Ｖｃｃとの間に接続された抵抗、Ｒｆはインバー
タ回路３５の入力側と基準電位との間に接続された抵抗
（抵抗素子）である。なお、抵抗Ｒｅの値と抵抗Ｒｆの
値との間にはＲｅ≫Ｒｆの関係がある。

【００４４】次に動作について説明する。ウエハテスト
は、図６に示す回路構成で行う。この結果、インバータ
回路３５の入力側は、電源Ｖｃｃが抵抗Ｒｅと抵抗Ｒｆ
の分圧回路により分圧された電圧Ｖｃｃ・Ｒｆ／（Ｒｅ
＋Ｒｆ）によりプルダウンされた状態にある。このため
インバータ回路３５の入力側はＬｏｗレベル、出力側は
Ｈｉｇｈレベルに固定される。従って、ウエハテスト時
にはＮチャンネルトランジスタ３１はオフ状態、Ｐチャ
ンネルトランジスタ３２はオフ状態、Ｐチャンネルトラ
ンジスタ３３はオン状態、Ｎチャンネルトランジスタ３
４はオン状態になっている。このため、セキュリティ機
能設定信号は無効となり、前記セキュリティ機能設定信
号により制御されるフラッシュメモリのセキュリティ機
能自体が無効にされる。

【００４５】一方、ウエハテスト終了後には、レーザト
リミングにより抵抗Ｒｆと基準電位との間の接続を遮断
する。この結果、インバータ回路３５の入力側はＨｉｇ
ｈレベル、出力側はＬｏｗレベルに固定される。従っ
て、ウエハテスト終了後には、Ｎチャンネルトランジス
タ３１はオン状態、Ｐチャンネルトランジスタ３２はオ
ン状態、Ｐチャンネルトランジスタ３３はオフ状態、Ｎ
チャンネルトランジスタ３４はオフ状態になっている。
このため、フラッシュメモリ側にはセキュリティ機能設
定信号が供給され、前記セキュリティ機能設定信号によ
りフラッシュメモリのセキュリティ機能が制御可能な状
態になる。

【００４６】以上のように、この実施の形態６によれ
ば、セキュリティ機能設定ビット２や、セキュリティ機
能の解除および有効を決めるビット３のみに依存する構
成ではなく、セキュリティ機能設定ビット２や、セキュ
リティ機能の解除および有効を決めるビット３の誤書込
が生じても、抵抗Ｒｆと基準電位とが接続されていれば
フラッシュメモリのセキュリティ機能が働くのを防止で
き、フラッシュメモリのウエハテストの実施が可能であ
る。

【００４７】特に、抵抗Ｒｆと基準電位との接続はレー
ザトリミングにより遮断可能であるから、ウエハテスト
時には抵抗Ｒｆと基準電位とを接続した状態にしておい
て、ウエハテスト時にセキュリティ機能設定信号をフラ
ッシュメモリ側へ供給しないようにし、フラッシュメモ
リのセキュリティ機能自体を無効にし、またウエハテス
ト終了後には抵抗Ｒｆと基準電位との接続をレーザトリ
ミングにより遮断し、セキュリティ機能設定信号を供給
してフラッシュメモリのセキュリティ機能を制御可能な
状態にすることが出来ることから、ウエハプロセス中の
誤書込に依存されないウエハテストの実施を可能にする
フラッシュメモリのセキュリティ機能無効回路が得られ
る効果がある。

【００４８】

【発明の効果】以上のように、この発明によれば、セキ
ュリティ機能設定信号のフラッシュメモリへの供給を制
御し、前記フラッシュメモリのウエハテスト時には前記
セキュリティ機能を無効にし、ウエハテスト終了後には
前記セキュリティ機能設定信号によるフラッシュメモリ
のセキュリティ機能を有効にするセキュリティ機能制御
手段を備えるように構成したので、ウエハプロセス中の
セキュリティビットの誤書込による前記セキュリティ機
能設定信号によりウエハテストの際にセキュリティ機能
が働くのを防止することが出来、前記セキュリティビッ
トの誤書込に依存することなくウエハテストを行うこと
が可能になる効果がある。

【００４９】この発明によれば、フラッシュメモリへの
セキュリティ機能設定信号の供給を、セキュリティ無効
信号により制御し禁止するゲート回路と、前記フラッシ
ュメモリのウエハテスト時、前記セキュリティ無効信号
を生成し、ウエハテスト終了後には前記セキュリティ無
効信号の生成を解除可能にするように構成したので、ウ
エハプロセス中のセキュリティビットの誤書込による前
記セキュリティ機能設定信号の前記フラッシュメモリへ
の供給を、ウエハテストの際に前記ゲート回路により禁
止して、セキュリティ機能が働くのを防止することが出
来、前記セキュリティビットの誤書込に依存することな
くウエハテストを行うことが可能になる効果がある。

【００５０】この発明によれば、フラッシュメモリのウ
エハテスト時に電源用パッドと接続され、ウエハテスト
終了後には前記電源用パッドとの接続が遮断されるセキ
ュリティ無効信号用パッドと、前記セキュリティ無効信
号用パッドが前記電源用パッドと接続されているとき、
および接続されていないときの当該セキュリティ無効信
号用パッドの電位をもとにセキュリティ無効信号を生成
するゲート制御回路とを備え、前記フラッシュメモリの
ウエハテスト終了後、前記セキュリティ無効信号用パッ
ドと前記電源用パッドとの接続の遮断により、前記ゲー
ト制御回路による前記セキュリティ無効信号の生成を解
除できる構成を備えるようにしたので、ウエハプロセス
中のセキュリティビットの誤書込によるセキュリティ機
能設定信号の前記フラッシュメモリへの供給を、ウエハ
テストの際に前記セキュリティ無効信号用パッドと前記
電源用パッドとを接続することで前記ゲート回路により
禁止して、セキュリティ機能が働くのを防止することが
出来、前記セキュリティビットの誤書込に依存すること
なくウエハテストを行うことが可能になる効果がある。

【００５１】この発明によれば、フラッシュメモリのウ
エハテスト終了後、電源電位との接続をレーザトリミン
グにより遮断可能にした抵抗素子を有した電源電圧を分
圧する分圧回路と、該分圧回路により分圧された分圧電
圧をもとにセキュリティ無効信号を生成するゲート制御
回路とを備え、前記フラッシュメモリのウエハテスト終
了後、前記抵抗素子と前記電源電位との接続をレーザト
リミングにより遮断することで、前記ゲート制御回路に
よる前記セキュリティ無効信号の生成を解除する構成を
備えるようにしたので、ウエハプロセス中のセキュリテ
ィビットの誤書込による前記セキュリティ機能設定信号
の前記フラッシュメモリへの供給を、ウエハテストの際
には、前記抵抗素子を有した分圧回路により分圧された
分圧電圧をもとに生成された前記セキュリティ無効信号
により禁止して、セキュリティ機能が働くのを防止する
ことができ、前記セキュリティビットの誤書込に依存す
ることなくウエハテストを行うことが可能になる効果が
ある。

【００５２】この発明によれば、フラッシュメモリへの
セキュリティ機能設定信号およびセキュリティ無効信号
の供給をそれぞれ制御するスイッチ回路と、前記セキュ
リティ無効信号を生成するセキュリティ無効信号生成回
路と、前記各スイッチ回路の導通、非導通を制御し、前
記フラッシュメモリへ供給される前記セキュリティ機能
設定信号またはセキュリティ無効信号を選択する信号選
択回路と、該信号選択回路による前記セキュリティ機能
設定信号またはセキュリティ無効信号の選択を前記フラ
ッシュメモリのウエハテスト時とウエハテスト終了後に
応じて制御する信号選択制御手段とを備えるように構成
したので、ウエハプロセス中のセキュリティビットの誤
書込による前記セキュリティ機能設定信号を、ウエハテ
ストの際には、前記信号選択制御手段と前記信号選択回
路により非選択にし、またウエハテスト終了後には選択
して、ウエハテスト時にセキュリティ機能が働くのを防
止し、ウエハテスト終了後には前記セキュリティ機能設
定信号によりセキュリティ機能が制御されるようにで
き、前記セキュリティビットの誤書込に依存することな
くウエハテストを行うことが可能になる効果がある。

【００５３】この発明によれば、ウエハテスト時とウエ
ハテスト終了後に応じて、信号選択回路により選択され
る信号がセキュリティ機能設定信号であるかセキュリテ
ィ無効信号であるかを外部から設定可能にするテスト用
パッドを備えるように構成したので、前記テスト用パッ
ドによる外部からの設定により、ウエハプロセス中のセ
キュリティビットの誤書込による前記セキュリティ機能
設定信号を、ウエハテストの際には非選択にしてセキュ
リティ無効信号を選択し、ウエハテスト終了後には前記
セキュリティ無効信号を非選択にして前記セキュリティ
機能設定信号を選択し、ウエハテスト時にはセキュリテ
ィ機能が働くのを防止し、ウエハテスト終了後には前記
セキュリティ機能設定信号によりセキュリティ機能が制
御されるように出来、前記セキュリティビットの誤書込
に依存することなくウエハテストを行うことが可能にな
る効果がある。

【００５４】この発明によれば、ウエハテスト時とウエ
ハテスト終了後に応じて、信号選択回路により選択され
る信号がセキュリティ機能設定信号であるかセキュリテ
ィ無効信号であるかを外部から設定可能にする、電源電
位との接続をレーザトリミングにより遮断可能な抵抗素
子を有した電源電圧を分圧する分圧回路を備えるように
構成したので、前記抵抗素子のレーザトリミングを行う
か行わないかにより、ウエハプロセス中のセキュリティ
ビットの誤書込による前記セキュリティ機能設定信号を
ウエハテストの際には非選択にしてセキュリティ無効信
号を選択し、ウエハテスト終了後には前記セキュリティ
無効信号を非選択にして前記セキュリティ機能設定信号
を選択し、ウエハテスト時にはセキュリティ機能が働く
のを防止し、ウエハテスト終了後には前記セキュリティ
機能設定信号によりセキュリティ機能が制御されるよう
にでき、前記セキュリティビットの誤書込に依存するこ
となくウエハテストを行うことが可能になる効果があ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１のフラッシュメモリ
のセキュリティ機能無効回路の基本機能を示す概略機能
説明図である。

【図２】 この発明の実施の形態２のフラッシュメモリ
のセキュリティ機能無効回路の構成を示す回路図であ
る。

【図３】 この発明の実施の形態３のフラッシュメモリ
のセキュリティ機能無効回路の構成を示す回路図であ
る。

【図４】 この発明の実施の形態４のフラッシュメモリ
のセキュリティ機能無効回路の構成を示す回路図であ
る。

【図５】 この発明の実施の形態５のフラッシュメモリ
のセキュリティ機能無効回路の構成を示す回路図であ
る。

【図６】 この発明の実施の形態６のフラッシュメモリ
のセキュリティ機能無効回路の構成を示す回路図であ
る。

【図７】 従来のフラッシュメモリにおけるフラッシュ
制御回路の構成を示すブロック図である。

【図８】 従来のフラッシュメモリのセキュリティ機能
のオン／オフを制御するセキュリティ機能設定信号を示
す説明図である。

【符号の説明】

１１ フラッシュメモリ、１２ セキュリティ機能無効
回路、１３ ＡＮＤゲート（ゲート回路，セキュリティ
機能制御手段）、２１ Ｎチャンネルトランジスタ（セ
キュリティ無効信号生成回路，ゲート制御回路）、２
２，２３ 抵抗（セキュリティ無効信号生成回路，ゲー
ト制御回路）、２４ セキュリティ無効信号用パッド、
２５ Ｖｃｃ電源用パッド（電源用パッド）、２６ 接
続手段（セキュリティ無効信号生成解除手段）、２７
抵抗（セキュリティ無効信号生成回路，ゲート制御回
路）、Ｒａ，Ｒｄ，Ｒｆ 抵抗（抵抗素子）、２８ Ｐ
チャンネルトランジスタ（セキュリティ無効信号生成回
路，ゲート制御回路）、３１，３４ Ｎチャンネルトラ
ンジスタ（スイッチ回路）、３２，３３ Ｐチャンネル
トランジスタ（スイッチ回路）、３５ インバータ回路
（信号選択回路）、３７テスト時プルダウン用パッド
（信号選択制御手段，テスト用パッド）、３８プルダウ
ン抵抗（信号選択制御手段）。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 セキュリティ機能のオンおよびオフを制
   御するセキュリティ機能設定信号のフラッシュメモリへ
   の供給を制御し、前記フラッシュメモリのウエハテスト
   時には前記セキュリティ機能を無効にし、ウエハテスト
   終了後には前記セキュリティ機能設定信号による前記フ
   ラッシュメモリのセキュリティ機能を有効にするセキュ
   リティ機能制御手段を備えたフラッシュメモリのセキュ
   リティ機能無効回路。
2. 【請求項２】 セキュリティ機能制御手段は、 フラッシュメモリへのセキュリティ機能設定信号の供給
   を、セキュリティ無効信号により制御し禁止するゲート
   回路と、 前記フラッシュメモリのウエハテスト時、前記セキュリ
   ティ無効信号を生成するセキュリティ無効信号生成回路
   と、 該セキュリティ無効信号生成回路による前記セキュリテ
   ィ無効信号の生成をウエハテスト終了後に解除可能にす
   るセキュリティ無効信号生成解除手段とを備えたことを
   特徴とする請求項１記載のフラッシュメモリのセキュリ
   ティ機能無効回路。
3. 【請求項３】 セキュリティ無効信号生成回路は、 フラッシュメモリのウエハテスト時に電源用パッドと接
   続され、ウエハテスト終了後には前記電源用パッドとの
   接続が遮断されるセキュリティ無効信号用パッドと、 前記セキュリティ無効信号用パッドが前記電源用パッド
   と接続されているとき、および接続されていないときの
   当該セキュリティ無効信号用パッドの電位をもとにセキ
   ュリティ無効信号を生成するゲート制御回路とを備え、 セキュリティ無効信号生成解除手段は、 前記フラッシュメモリのウエハテスト終了後、前記セキ
   ュリティ無効信号用パッドと前記電源用パッドとの接続
   の遮断により、前記ゲート制御回路による前記セキュリ
   ティ無効信号の生成を解除するものであることを特徴と
   する請求項２記載のフラッシュメモリのセキュリティ機
   能無効回路。
4. 【請求項４】 セキュリティ無効信号生成回路は、 フラッシュメモリのウエハテスト終了後、電源電位との
   接続をレーザトリミングにより遮断可能にした抵抗素子
   を有した電源電圧を分圧する分圧回路と、 該分圧回路により分圧された分圧電圧をもとにセキュリ
   ティ無効信号を生成するゲート制御回路とを備え、 セキュリティ無効信号生成解除手段は、 前記フラッシュメモリのウエハテスト終了後、前記抵抗
   素子と前記電源電位との接続をレーザトリミングにより
   遮断することで、前記ゲート制御回路による前記セキュ
   リティ無効信号の生成を解除するものであることを特徴
   とする請求項２記載のフラッシュメモリのセキュリティ
   機能無効回路。
5. 【請求項５】 セキュリティ機能制御手段は、 フラッシュメモリへのセキュリティ機能設定信号および
   セキュリティ無効信号の供給をそれぞれ制御するスイッ
   チ回路と、 前記セキュリティ無効信号を生成するセキュリティ無効
   信号生成回路と、 前記各スイッチ回路の導通、非導通を制御し、前記フラ
   ッシュメモリへ供給される前記セキュリティ機能設定信
   号またはセキュリティ無効信号を選択する信号選択回路
   と、 該信号選択回路による前記セキュリティ機能設定信号ま
   たはセキュリティ無効信号の選択を前記フラッシュメモ
   リのウエハテスト時とウエハテスト終了後に応じて制御
   する信号選択制御手段とを備えたことを特徴とする請求
   項１記載のフラッシュメモリのセキュリティ機能無効回
   路。
6. 【請求項６】 信号選択制御手段は、 ウエハテスト時とウエハテスト終了後に応じて、信号選
   択回路により選択される信号がセキュリティ機能設定信
   号であるかセキュリティ無効信号であるかを外部から設
   定可能にするテスト用パッドを備えていることを特徴と
   する請求項５記載のフラッシュメモリのセキュリティ機
   能無効回路。
7. 【請求項７】 信号選択制御手段は、 ウエハテスト時とウエハテスト終了後に応じて、信号選
   択回路により選択される信号がセキュリティ機能設定信
   号であるかセキュリティ無効信号であるかを外部から設
   定可能にする、電源電位との接続をレーザトリミングに
   より遮断可能な抵抗素子を有した電源電圧を分圧する分
   圧回路を備えていることを特徴とする請求項５記載のフ
   ラッシュメモリのセキュリティ機能無効回路。