JP2002032995A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来の半導体集積回路はセンスアンプ動作時
間を十分短く調整することができず、消費電流の大幅な
低減ができないという課題があった。 【解決手段】 センスアンプ６によるメモリ素子１のデ
ータの読み出し動作開始と同時にダミー用センスアンプ
１６から最も遠いダミー用メモリ素子１４のデータの読
み出し動作を開始し、ダミー用メモリ素子１４のデータ
の読み出し動作終了後にセンスアンプ６によるメモリ素
子１のデータの読み出し動作を停止させるように構成し
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリ素子を備
えた半導体集積回路に関するものである。

【０００２】

【従来の技術】図５は従来の半導体集積回路を示す構成
図であり、メモリの一例としてＲＯＭ（Ｒｅａｄ Ｏｎ
ｌｙ Ｍｅｍｏｒｙ）の読み出し制御回路を示すもので
ある。図５において、１はメモリ素子、２はメモリ素子
１が複数個規則的に配置されているメモリアレイ、３は
各メモリ素子１のゲートに接続されるワード線、４はメ
モリ素子１のデータ出力線であるビット線、５は複数の
ビット線４の中から一つのビット線４を選択するセレク
タ、６はワード線３および（セレクタ５によって選択さ
れた）ビット線４によって選択されるメモリ素子１のデ
ータを判定するセンスアンプ、７はＨレベルの区間にお
いてセンスアンプ６を有効とするセンスアンプイネーブ
ル信号８を出力するセンスアンプイネーブル信号発生回
路、９は電圧源ＶＣＣに接続された抵抗、１０は抵抗９
とセレクタ５との間に接続され、ゲートにセンスアンプ
イネーブル信号８が入力されるＮｃｈトランジスタ、１
１ａは抵抗９とＮｃｈトランジスタ１０との接続点に接
続されたインバータ、１１ｂはインバータ１１ａの出力
信号を反転させ、センスアンプ出力１２として出力する
インバータである。

【０００３】次に動作について説明する。複数のワード
線３のうちの１本のワード線３のみＨレベルとし、セレ
クタ５により各メモリセル２における複数のビット線４
のうちの１本のビット線４を選択することにより、各メ
モリセル２において１つのメモリ素子１が選択される。
このとき、センスアンプイネーブル信号発生回路７から
Ｈレベルのセンスアンプイネーブル信号８を出力する
と、Ｎｃｈトランジスタ１０がオンとなり、選択された
メモリ素子１には電圧源ＶＣＣから抵抗９，Ｎｃｈトラ
ンジスタ１０，セレクタ５およびビット線４を通して電
流ＩＤＳが流れる。電流ＩＤＳが抵抗９を流れることに
よる電圧降下をインバータ１１ａのしきい値を基準とし
て反転し、インバータ１１ｂによりさらに反転すること
によりセンスアンプ出力１２として出力する。

【０００４】センスアンプ６の構成にもよるが、一般的
には、センスアンプイネーブル信号８のＨレベル出力時
間、即ちセンスアンプ６の動作中はセンスアンプ６（メ
モリに流れ込む電流も含め）に１００μＡ〜１ｍＡの電
流が流れる。メモリへのアクセス時間が十分遅いとき、
消費電流低減のためにセンスアンプイネーブル信号８の
Ｈレベル出力時間（センスアンプ動作時間）をさまざま
な方法で制御してきたが、最低メモリの読み出し時間、
即ちセンスアンプ６がメモリ素子１に保持されたデータ
をレベル判定する時間よりも長くする必要がある。従来
の回路では温度、電圧、プロセスばらつきを考慮しなけ
ればならず、メモリの読み出し時間に比べて十分長い時
間（数倍以上）出力できるように設計していた。例え
ば、３０ｎｓで読み出せるセンスアンプ６の場合でも、
センスアンプイネーブル信号８の出力時間は２００ｎｓ
程度に調整しているのが一般的である。これは、個々の
半導体集積回路において、メモリの読み出し時間に合わ
せてセンスアンプ動作時間を調整することができないた
め、大きなマージンが必要となるためである。

【０００５】

【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、センスアンプイネ
ーブル信号発生回路７は、センスアンプイネーブル信号
８の生成方法が実際のメモリ読み出し方法と無関係な構
成となっているので、温度、電圧、プロセスのばらつき
等を考慮して、通常、メモリの読み出し時間の数倍程度
の長さとなるセンスアンプイネーブル信号８を生成する
ので、センスアンプ動作時間を十分短く調整することが
できず、消費電流を大幅に低減することができないとい
う課題があった。

【０００６】この発明は上記のような課題を解決するた
めになされたもので、個々の半導体集積回路に合わせて
センスアンプ動作時間を十分短くできるようにすること
で、消費電流を大幅に低減することができる半導体集積
回路を得ることを目的とする。

【０００７】

【課題を解決するための手段】この発明に係る半導体集
積回路は、データを保持する複数のメモリ素子と、複数
のメモリ素子に接続された複数のワード線と、複数のメ
モリ素子に接続された複数のビット線と、ワード線およ
びビット線によって選択されたメモリ素子のデータをビ
ット線を通して入力し、レベル判定して出力するデータ
判定手段とを備えた半導体集積回路において、データを
保持するダミー用メモリ素子と、ダミー用メモリ素子に
接続されたダミー用ビット線と、第１の制御信号を出力
する第１の制御信号発生手段と、第１の制御信号により
制御され、ダミー用メモリ素子のデータをダミー用ビッ
ト線を通して入力し、レベル判定して出力するダミー用
データ判定手段と、第１の制御信号およびダミー用デー
タ判定手段の出力信号を基にして、データ判定手段の動
作を制御する第２の制御信号を生成してデータ判定手段
に入力させる第２の制御信号発生手段とを備えるもので
ある。

【０００８】この発明に係る半導体集積回路は、ダミー
用データ判定手段の出力信号を第２の制御信号発生手段
に伝える信号線または第２の制御信号発生手段から出力
された第２の制御信号をデータ判定手段に伝える信号線
のどちらかに挿入される遅延手段を備えるものである。

【０００９】この発明に係る半導体集積回路は、第２の
制御信号発生手段とデータ判定手段との間に挿入され、
第１の制御信号と第２の制御信号のどちらかを切り替え
てデータ判定手段に入力させる切り替え手段を備えるも
のである。

【００１０】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路を示す構成図であり、特にメモリ素子とし
てマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
を内蔵したマイクロコンピュータを示すものである。図
１において、１はメモリ素子、２はメモリ素子１が複数
個規則的に配置されているメモリアレイ、３は各メモリ
素子１のゲートに接続されるワード線、４はメモリ素子
１のデータ出力線であるビット線、５は複数のビット線
４（ダミー用ビット線１５）の中から一つのビット線４
（ダミー用ビット線１５）を選択するセレクタ、６はワ
ード線３および（セレクタ５によって選択された）ビッ
ト線４によって選択されるメモリ素子１のデータを判定
するセンスアンプ（データ判定手段）、７はセンスアン
プイネーブル信号（第１の制御信号）８を出力するセン
スアンプイネーブル信号発生回路（第１の制御信号発生
手段）、９は電圧源ＶＣＣに接続された抵抗、１０は抵
抗９とセレクタ５との間に接続されたＮｃｈトランジス
タ、１１ａは抵抗９とＮｃｈトランジスタ１０との接続
点に接続されたインバータ、１１ｂはインバータ１１ａ
の出力信号を反転させ、センスアンプ出力１２として出
力するインバータである。

【００１１】１３はゲートが接地源ＧＮＤに接続された
ダミー用メモリ素子、１４はダミー用センスアンプ１６
から最も遠い位置に配置され、ゲートが電圧源ＶＣＣに
接続されたダミー用メモリ素子であり、ダミー用メモリ
素子１３，１４のトランジスタサイズはメモリ素子１の
トランジスタサイズと同等である。１５はダミー用メモ
リ素子１４のデータ出力線であるダミー用ビット線であ
り、接続トランジスタ数等の構成はビット線４と同一で
あるが、ダミー用センスアンプ１６から最も遠い位置に
配置されたダミー用メモリ素子１４に保持されたデータ
を常に出力するものである。１６はダミー用ビット線１
５に出力されるダミー用メモリ素子１４のデータを判定
するダミー用センスアンプ（ダミー用データ判定手
段）、１７は電圧源ＶＣＣに接続された抵抗、１８は抵
抗１７と（セレクタ５を介して）ダミー用ビット線１５
との間に接続されたダミー用Ｎｃｈトランジスタ、１９
ａは抵抗１７とＮｃｈトランジスタ１８との接続点に接
続されたインバータ、１９ｂはインバータ１９ａの出力
信号を反転させて出力するインバータ、２０はダミー用
センスアンプ１６（インバータ１９ｂ）から出力される
ダミー用センスアンプ出力、２１はセンスアンプイネー
ブル信号８とダミー用センスアンプ出力２０の反転信号
との論理積を本番用センスアンプイネーブル信号２２と
して出力する本番用センスアンプイネーブル信号発生回
路（第２の制御信号発生手段）、２２は本番用センスア
ンプイネーブル信号（第２の制御信号）であり、各セン
スアンプ６におけるＮｃｈトランジスタ１０のゲートに
入力される。

【００１２】図２はこの発明の実施の形態１による半導
体集積回路における各信号の波形を示すタイミングチャ
ートである。

【００１３】次に動作について説明する。メモリ素子１
の読み出し方法について説明する。読み出し前のビット
線４およびダミー用ビット線１５の電荷は引き抜かれて
おり、センスアンプイネーブル信号発生回路７からＨ
（ＶＣＣ）レベルのセンスアンプイネーブル信号８が出
力されると、ダミー用Ｎｃｈトランジスタ１８がオンと
なる。このとき、ダミー用ビット線１５の電位（抵抗１
７とダミー用Ｎｃｈトランジスタ１８との接続点の電
位）はインバータ１９ａのしきい値を超えていないの
で、ダミー用センスアンプ出力２０はＬ（ＧＮＤ）レベ
ルとなる。センスアンプイネーブル信号８はＨレベル、
ダミー用センスアンプ出力２０はＬレベルであるので、
本番用センスアンプイネーブル信号発生回路２１はＨレ
ベルの本番用センスアンプイネーブル信号２２を出力
し、各センスアンプ６におけるＮｃｈトランジスタ１０
はオンとなる。このように、センスアンプ６およびダミ
ー用センスアンプ１６は動作を開始し、ビット線４の電
位およびダミー用ビット線１５の電位が上がっていく。
（図２のＡ点）

【００１４】アクセスするメモリ素子１のデータが
“０”の場合、センスアンプ６からビット線４を介して
メモリ素子１に電流が流れ、この電流をＩＤＳ、抵抗９
の抵抗値をＲとすると、インバータ１１ａの入力電位は
ＶＣＣ−ＩＤＳ×Ｒ［Ｖ］となる。例えば、ＶＣＣ＝３
［Ｖ］、Ｒ＝１５［ｋΩ］、ＩＤＳ＝１００［μＡ］で
設計されている場合、インバータ１１ａの入力電位は３
［Ｖ］−１００［μＡ］×１５［ｋΩ］＝１．５［Ｖ］
となり、インバータ１１ａの入力しきい値を１．５
［Ｖ］より大きく設計していればインバータ１１ａの出
力はＨレベルとなるので、センスアンプ出力１２はＬレ
ベル即ち論理値“０”となる。この場合、インバータ１
１ａの出力波形は、本番用センスアンプイネーブル信号
２２によりセンスアンプ６が動作してから読み出し完了
するまで、常にＨレベル即ちセンスアンプ出力１２は常
にＬレベルとなる。（図２）

【００１５】一方、アクセスするメモリ素子１のデータ
が“１”の場合、メモリ素子１に電流が流れないため、
ＩＤＳ＝０［μＡ］となり、インバータ１１ａの入力電
位はＶＣＣ−ＩＤＳ×Ｒ＝ＶＣＣ［Ｖ］となる。例え
ば、ＶＣＣ＝３［Ｖ］で設計されている場合、インバー
タ１１ａの入力電位は３［Ｖ］となり、インバータ１１
ａの入力しきい値を上記同様に１．５［Ｖ］より大きく
設計していればインバータ１１ａの出力はＬレベルとな
るので、センスアンプ出力１２は常にＨレベル即ち論理
値“１”となる。この場合、インバータ１１ａの出力波
形は、センスアンプ６が動作し、読み出し開始する前は
Ｈレベルであるが、本番用センスアンプイネーブル信号
２２によりセンスアンプ６が動作開始するとビット線４
の電位が上がり、インバータ１１ａの入力しきい値を超
えたところで出力が反転する。即ち、この時点でインバ
ータ１１ａの出力はＬレベル、センスアンプ出力１２は
Ｈレベルに変化する。（図２のＢ点）

【００１６】つまり、この実施の形態１による半導体集
積回路では、メモリ素子１のデータが“０”のときは、
センスアンプ出力１２はＬレベルで変化なく、データが
“１”のときは、センスアンプ出力１２はＬレベルから
Ｈレベルに変化するため、“１”を読み出したときが読
み出し時間ＴＲＤ（図２のＡ点〜Ｂ点の時間）となる。
この読み出し時間ＴＲＤはビット線４をチャージする時
間であるためビット線４の寄生容量が大きいほど長くな
り、寄生容量が小さいほど短くなる。そして、最も寄生
容量が大きくなるのは、ビット線４においてはセンスア
ンプ６から最も遠い位置に配置されたメモリ素子１であ
り、ビット線４と同様の構成であるダミー用ビット線１
５においてはダミー用センスアンプ１６から最も遠い位
置に配置されたダミー用メモリ素子１４である。

【００１７】即ち、ダミー用センスアンプ１６から最も
遠い位置に配置されたダミー用メモリ素子１４に保持さ
れたデータ“１”を読み出す時間が最も長くなるので、
このダミー用メモリ素子１４をダミー用センスアンプ１
６で読み出したときのダミー用センスアンプ出力２０が
Ｈレベルに変化するまでに、センスアンプ６によるメモ
リ素子１の読み出しは完了していると考えられる。この
ダミー用センスアンプ出力２０とセンスアンプイネーブ
ル信号８が本番用センスアンプイネーブル信号発生回路
２１に入力されて、本番用センスアンプイネーブル信号
２２を生成している。ここでは、本番用センスアンプイ
ネーブル信号発生回路２１をインバータとＡＮＤゲート
による論理回路で構成した例を示しているが、センスア
ンプイネーブル信号８でセンスアンプ６およびダミー用
センスアンプ１６をイネーブル（有効）とし、ダミー用
センスアンプ出力２０を受けてセンスアンプ６をネゲー
ト（無効）とするような回路構成であればどのような回
路構成（例えば、フリップフロップ等）であってもよ
い。

【００１８】ダミー用ビット線１５の電位が上がり、イ
ンバータ１９ａのしきい値を超えてダミー用センスアン
プ出力２０が立ち上がると（図２のＣ点：ダミー用メモ
リ素子１４の読み出し完了）、本番用センスアンプイネ
ーブル信号２２が立ち下がるので、本番用Ｎｃｈトラン
ジスタ１０がオフとなりセンスアンプ６はネゲートさ
れ、ビット線４を介してメモリ素子１に電流（ＩＤＳ）
は流れなくなる。

【００１９】このように、メモリ素子１と同様の回路構
成を持つダミー用メモリ素子１４の読み出し時間を基に
本番用センスアンプイネーブル信号２２を生成し、セン
スアンプ６を動作させるようにしているので、回路構成
の違いによる温度、電圧特性の差を考慮する必要がなく
なるという効果がある。さらに、例えば、ダミー用メモ
リ素子１４の読み出し時間を２０ｎｓ、本番用センスア
ンプイネーブル信号発生回路２１での遅延時間を５ｎｓ
とすると、センスアンプ６の動作時間は２５ｎｓとな
る。また、従来の回路（センスアンプイネーブル信号発
生回路７）で生成されたセンスアンプイネーブル信号８
の出力時間を１００ｎｓとし、１００ｎｓの間にセンス
アンプ（６，１６）１個に流れる電流を１とする。１６
ｂｉｔバス（センスアンプ６が１６個）の場合、従来の
回路（図５）では１×１６＝１６、この実施の形態１の
回路（図１）では１＋１／４×１６＝５となるので、こ
の実施の形態１の回路での消費電流は従来の回路での消
費電流の約３１％（５／１６）となり、３２ｂｉｔバス
（センスアンプ６が３２個）の場合、従来の回路では１
×３２＝３２、この実施の形態１の回路では１＋１／４
×３２＝９となるので、この実施の形態１の回路での消
費電流は従来の回路での消費電流の約２８％（９／３
２）となり、読み出し中の消費電流を大幅に低減する効
果がある。

【００２０】以上のように、この実施の形態１によれ
ば、データを保持する複数のメモリ素子１と、複数のメ
モリ素子１に接続された複数のワード線３と、複数のメ
モリ素子１に接続された複数のビット線４と、ワード線
３およびビット線４によって選択されたメモリ素子１の
データをビット線４を通して入力し、レベル判定して出
力するデータ判定手段６とを備えた半導体集積回路にお
いて、データを保持するダミー用メモリ素子１３，１４
と、ダミー用メモリ素子１３，１４に接続されたダミー
用ビット線１５と、第１の制御信号８を出力する第１の
制御信号発生手段７と、第１の制御信号８により制御さ
れ、ダミー用メモリ素子１４のデータをダミー用ビット
線１５を通して入力し、レベル判定して出力するダミー
用データ判定手段１６と、第１の制御信号８およびダミ
ー用データ判定手段１６の出力信号２０を基にして、デ
ータ判定手段６の動作を制御する第２の制御信号２２を
生成してデータ判定手段６に入力させる第２の制御信号
発生手段２１とを備えるようにしたので、個々の半導体
集積回路に合わせてセンスアンプ動作時間を十分短くで
き、回路構成の違いによる温度、電圧特性の差を考慮す
る必要がなくなり、読み出し中の消費電流を大幅に低減
することができる半導体集積回路が得られる効果があ
る。

【００２１】実施の形態２．図３はこの発明の実施の形
態２による半導体集積回路を示す構成図であり、図１と
同一または相当部分には同一符号を付して重複説明を省
略する。図３において、２３はメモリアレイであり、図
１のダミー用メモリセル１３，１４およびダミー用ビッ
ト線１５から構成されている。２４は本番用センスアン
プイネーブル信号２２を伝える信号線に挿入されたイン
バータチェーンからなる遅延回路（遅延手段）である。

【００２２】次に動作について説明する。実施の形態１
による半導体集積回路では、同一チップ内でのトランジ
スタの作り込みが大きくばらつき、ダミー用メモリ素子
１４の読み込み時間よりも読み込み時間の長いメモリ素
子１が存在する可能性があり、メモリ素子１に保持され
たデータを正常に読み出しできなくなることがある。こ
の実施の形態２による半導体集積回路では、遅延回路２
４を備えることにより、本番用センスアンプイネーブル
信号２２の立下り時間を遅くすることができる。遅延回
路２４による遅延時間を、問題となるメモリ素子１の読
み込み時間とダミー用メモリ素子１４の読み込み時間と
の差よりも大きくすることで、センスアンプ６はメモリ
素子１に保持されたデータを正常に読み込むことができ
る。この遅延時間は通常５ｎｓ程度あれば十分である。

【００２３】なお、遅延回路２４をインバータチェーン
による構成としたが、遅延時間を発生させるものであれ
ば別の構成でもよい。また、遅延回路２４を、本番用セ
ンスアンプイネーブル信号２２を伝える信号線に挿入す
るものとして説明したが、ダミー用センスアンプ出力２
０を伝える信号線に挿入してもよい。

【００２４】以上のように、この実施の形態２によれ
ば、ダミー用データ判定手段１６の出力信号２０を第２
の制御信号発生手段２１に伝える信号線または第２の制
御信号発生手段２１から出力された第２の制御信号２２
をデータ判定手段６に伝える信号線のどちらかに挿入さ
れる遅延手段２４を備えるようにしたので、半導体集積
回路内部のトランジスタのプロセス仕上がりがある程度
ばらついても、センスアンプ動作時間を読み出しエラー
にならない程度まで十分短くでき、プロセスばらつきを
考慮しつつ読み出し中の消費電流を大幅に低減すること
ができる半導体集積回路が得られる効果がある。

【００２５】実施の形態３．図４はこの発明の実施の形
態３による半導体集積回路を示す構成図であり、図１，
３と同一または相当部分には同一符号を付して重複説明
を省略する。図４において、２５はセンスアンプイネー
ブル信号８と本番用センスアンプイネーブル信号２２を
切り替えてセンスアンプ６のＮｃｈトランジスタ１０の
ゲートに入力させる切り替えスイッチ（切り替え手段）
である。

【００２６】次に動作について説明する。この発明の実
施の形態３による半導体集積回路では、切り替えスイッ
チ２５を備えることにより、センスアンプイネーブル信
号８と本番用センスアンプイネーブル信号２２を切り替
えてセンスアンプ６のＮｃｈトランジスタ１０のゲート
に入力させるようにしたので、この発明（実施の形態
１）のメモリ読み出し動作と従来のメモリ読み出し動作
を切り替えることが可能となる。なお、切り替えスイッ
チ２５による切り替え操作は内蔵のソフトウェア（レジ
スタ設定等）による操作でも、ハードウェア（外部ピン
設定等）による操作でもよい。また、切り替えスイッチ
２５を実施の形態１による半導体集積回路に適用するよ
うにしたが、実施の形態２による半導体集積回路に適用
してもよい。

【００２７】以上のように、この実施の形態３によれ
ば、第２の制御信号発生手段２１とデータ判定手段６と
の間に挿入され、第１の制御信号８と第２の制御信号２
２のどちらかを切り替えてデータ判定手段６に入力させ
る切り替え手段２５を備えるようにしたので、この発明
（実施の形態１または実施の形態２）のメモリ読み出し
動作と従来のメモリ読み出し動作を切り替えることが可
能となる半導体集積回路が得られる効果がある。

【００２８】

【発明の効果】以上のように、この発明によれば、デー
タを保持する複数のメモリ素子と、複数のメモリ素子に
接続された複数のワード線と、複数のメモリ素子に接続
された複数のビット線と、ワード線およびビット線によ
って選択されたメモリ素子のデータをビット線を通して
入力し、レベル判定して出力するデータ判定手段とを備
えた半導体集積回路において、データを保持するダミー
用メモリ素子と、ダミー用メモリ素子に接続されたダミ
ー用ビット線と、第１の制御信号を出力する第１の制御
信号発生手段と、第１の制御信号により制御され、ダミ
ー用メモリ素子のデータをダミー用ビット線を通して入
力し、レベル判定して出力するダミー用データ判定手段
と、第１の制御信号およびダミー用データ判定手段の出
力信号２０を基にして、データ判定手段の動作を制御す
る第２の制御信号を生成してデータ判定手段に入力させ
る第２の制御信号発生手段とを備えるようにしたので、
個々の半導体集積回路に合わせてセンスアンプ動作時間
を十分短くでき、回路構成の違いによる温度、電圧特性
の差を考慮する必要がなくなり、読み出し中の消費電流
を大幅に低減することができる半導体集積回路が得られ
る効果がある。

【００２９】この発明によれば、ダミー用データ判定手
段の出力信号を第２の制御信号発生手段に伝える信号線
または第２の制御信号発生手段から出力された第２の制
御信号をデータ判定手段に伝える信号線のどちらかに挿
入される遅延手段を備えるようにしたので、半導体集積
回路内部のトランジスタのプロセス仕上がりがある程度
ばらついても、センスアンプ動作時間を読み出しエラー
にならない程度まで十分短くでき、プロセスばらつきを
考慮しつつ読み出し中の消費電流を大幅に低減すること
ができる半導体集積回路が得られる効果がある。

【００３０】この発明によれば、第２の制御信号発生手
段とデータ判定手段との間に挿入され、第１の制御信号
と第２の制御信号のどちらかを切り替えてデータ判定手
段に入力させる切り替え手段を備えるようにしたので、
この発明のメモリ読み出し動作と従来のメモリ読み出し
動作を切り替えることが可能となる半導体集積回路が得
られる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体集積回
路を示す構成図である。

【図２】 この発明の実施の形態１による半導体集積回
路における各信号の波形を示すタイミングチャートであ
る。

【図３】 この発明の実施の形態２による半導体集積回
路を示す構成図である。

【図４】 この発明の実施の形態３による半導体集積回
路を示す構成図である。

【図５】 従来の半導体集積回路を示す構成図である。

【符号の説明】

１ メモリ素子、２，２３ メモリアレイ、３ ワード
線、４ ビット線、５セレクタ、６ センスアンプ（デ
ータ判定手段）、７ センスアンプイネーブル信号発生
回路（第１の制御信号発生手段）、８ センスアンプイ
ネーブル信号（第１の制御信号）、９，１７ 抵抗、１
０ Ｎｃｈトランジスタ、１１ａ，１１ｂ，１９ａ，１
９ｂ インバータ、１３，１４ ダミー用メモリ素子、
１５ダミー用ビット線、１６ ダミー用センスアンプ
（ダミー用データ判定手段）、１８ ダミー用Ｎｃｈト
ランジスタ、２１ 本番用センスアンプイネーブル信号
発生回路（第２の制御信号発生手段）、２２ 本番用セ
ンスアンプイネーブル信号（第２の制御信号）、２４
遅延回路（遅延手段）、２５ 切り替えスイッチ（切り
替え手段）。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データを保持する複数のメモリ素子と、 上記複数のメモリ素子に接続された複数のワード線と、 上記複数のメモリ素子に接続された複数のビット線と、 上記ワード線および上記ビット線によって選択された上
   記メモリ素子のデータを上記ビット線を通して入力し、
   レベル判定して出力するデータ判定手段とを備えた半導
   体集積回路において、 データを保持するダミー用メモリ素子と、 上記ダミー用メモリ素子に接続されたダミー用ビット線
   と、 第１の制御信号を出力する第１の制御信号発生手段と、 上記第１の制御信号により制御され、上記ダミー用メモ
   リ素子のデータを上記ダミー用ビット線を通して入力
   し、レベル判定して出力するダミー用データ判定手段
   と、 上記第１の制御信号および上記ダミー用データ判定手段
   の出力信号を基にして、上記データ判定手段の動作を制
   御する第２の制御信号を生成して上記データ判定手段に
   入力させる第２の制御信号発生手段とを備えることを特
   徴とする半導体集積回路。
2. 【請求項２】 ダミー用データ判定手段の出力信号を第
   ２の制御信号発生手段に伝える信号線または上記第２の
   制御信号発生手段から出力された第２の制御信号をデー
   タ判定手段に伝える信号線のどちらかに挿入される遅延
   手段を備えることを特徴とする請求項１記載の半導体集
   積回路。
3. 【請求項３】 第２の制御信号発生手段とデータ判定手
   段との間に挿入され、第１の制御信号と第２の制御信号
   のどちらかを切り替えて上記データ判定手段に入力させ
   る切り替え手段を備えることを特徴とする請求項１また
   は請求項２記載の半導体集積回路。