JP2003304150A

JP2003304150A - 半導体記憶装置およびそれを用いたメモリシステム

Info

Publication number: JP2003304150A
Application number: JP2002108046A
Authority: JP
Inventors: Hisashi Iwamoto; 久岩本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-04-10
Filing date: 2002-04-10
Publication date: 2003-10-24

Abstract

(57)【要約】【課題】信号転送速度が速い半導体記憶装置を提供す
る。【解決手段】このＳＤＲＡＭ１は、メモリコントロー
ラ２の出力バッファ４３．１のキャリブレーションモー
ド時に、出力バッファ４３．１の出力信号のレベルが参
照レベルＶＲよりも高いか否かを判定し、判定結果を示
すレベルの信号を出力するコンパレータ２４．１と、コ
ンパレータ２４．１の出力信号をデータ入出力端子Ｔ０
を介してメモリコントローラ２に出力する出力バッファ
２３．０とを備える。したがって、メモリコントローラ
２の出力バッファ４３．１の電流駆動力を調整すること
ができ、データ転送速度の高速化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置お
よびそれを用いたメモリシステムに関し、特に、メモリ
コントローラに接続される半導体記憶装置およびそれを
用いたメモリシステムに関する。

【０００２】

【従来の技術】近年のマイクロプロセッサの高速化に伴
い、メモリも高速化されているが、デバイス間のデータ
伝送に関しては、従来のＴＴＬ系のインターフェイスで
は速度に限界がある。ＴＴＬ系インターフェイスは動作
周波数が低い場合は問題ないが、動作周波数が高くなる
と、出力信号のオーバーシュートやアンダーシュートが
目立つようになり、さらに、バス伝送系においては反射
による信号の割れも深刻な問題となっている。そのた
め、信号の振幅を抑えた高速インターフェイスが実用化
されている。高速インターフェイスと言われるＳＳＴＬ
インターフェイスの場合は、参照電位ＶＲ＝１．２５Ｖ
に対して入力信号のＶＩＨおよびＶＩＬはＶＲ±０．２
Ｖと規定されている。

【０００３】図１３は、そのような高速インターフェイ
スが採用されたメモリシステムの構成を示すブロック図
である。図１３において、このメモリシステムでは、複
数の半導体メモリ５１がデータ線ＤＬに接続され、デー
タ線ＤＬの一方端は抵抗素子５３を介してメモリコント
ローラ５２に接続され、データ線ＤＬの他方端には抵抗
素子５４を介して終端電位Ｖｔｔが与えられる。

【０００４】各半導体メモリ５１は、図１４に示すよう
に、データ入出力端子Ｔ５０、入力バッファ５５、内部
回路５６および出力バッファ５７を備える。データ入出
力端子Ｔ５０は、データ線ＤＬに接続され、外部データ
信号Ｄ，Ｑの入出力に用いられる。

【０００５】入力バッファ５５は、図１５に示すよう
に、ＰチャネルＭＯＳトランジスタ６１，６２およびＮ
チャネルＭＯＳトランジスタ６３〜６５およびインバー
タ６６を含む。ＰチャネルＭＯＳトランジスタ６１，６
２は、それぞれ電源電位ＶＤＤのラインとノードＮ６
１，Ｎ６２との間に接続され、それらのゲートはともに
ノードＮ６１に接続される。ＰチャネルＭＯＳトランジ
スタ６１，６２は、カレントミラー回路を構成する。Ｎ
チャネルＭＯＳトランジスタ６３，６４は、それぞれノ
ードＮ６１，Ｎ６２とノードＮ６５の間に接続され、そ
れらのゲートはそれぞれ参照電位ＶＲおよび外部データ
信号Ｄを受ける。参照電位ＶＲは内部回路５６で電源電
位ＶＤＤから生成され、終端電位Ｖｔｔと同じレベルに
設定されている。ノードＮ６２に現われる信号は、イン
バータ６６によって反転されて入力バッファ５５の出力
信号Ｄ′となる。ＮチャネルＭＯＳトランジスタ６５
は、ノードＮ６５と接地電位ＶＳＳのラインとの間に接
続され、そのゲートは信号ＣＫＥを受ける。

【０００６】信号ＣＫＥが活性化レベルの「Ｈ」レベル
にされると、ＮチャネルＭＯＳトランジスタ６５が導通
して入力バッファ５５が活性化される。ＮチャネルＭＯ
Ｓトランジスタ６３には、参照電位ＶＲに応じた値の電
流が流れる。ＮチャネルＭＯＳトランジスタ６３とＰチ
ャネルＭＯＳトランジスタ６１は直列接続され、Ｐチャ
ネルＭＯＳトランジスタ６１と６２はカレントミラー回
路を構成しているので、ＭＯＳトランジスタ６１〜６３
には同じ値の電流が流れる。ＮチャネルＭＯＳトランジ
スタ６４は、外部データ信号Ｄのレベルに応じた電流を
流し得る。

【０００７】外部データ信号Ｄは、図１６に示すよう
に、終端電位Ｖｔｔを中心にして振幅する。外部データ
信号Ｄが参照電位ＶＲよりも低い場合は、ＰチャネルＭ
ＯＳトランジスタ６２に流れる電流よりもＮチャネルＭ
ＯＳトランジスタ６４が流し得る電流の方が小さくなっ
てノードＮ６２が「Ｈ」レベルになり、内部データ信号
Ｄ′は「Ｌ」レベルになる。外部データ信号Ｄが参照電
位ＶＲよりも高い場合は、ＰチャネルＭＯＳトランジス
タ６２に流れる電流よりもＮチャネルＭＯＳトランジス
タ６４が流し得る電流の方が大きくなってノードＮ６２
が「Ｌ」レベルになり、内部データ信号Ｄ′は「Ｈ」レ
ベルになる。

【０００８】図１４に戻って、入力バッファ５５の出力
信号Ｄ′は、内部回路５６に与えられる。内部回路５６
は、それぞれに予め固有のアドレス信号が割当てられた
複数のメモリセルを含む。内部回路５６は、書込モード
時にメモリコントローラ５２から別途与えられるアドレ
ス信号に従って、複数のメモリセルのうちのいずれかの
メモリセルを選択し、選択したメモリセルに内部データ
信号Ｄ′を書込む。

【０００９】また、内部回路５６は、読出モード時にメ
モリコントローラ５２から別途与えられるアドレス信号
に従って、複数のメモリセルのうちのいずれかのメモリ
セルを選択し、選択したメモリセルからデータ信号Ｑ′
を読出す。

【００１０】内部回路５６の出力信号Ｑ′は、出力バッ
ファ５７に与えられる。出力バッファ５７は、図１７に
示すように、ＰチャネルＭＯＳトランジスタ７１、Ｎチ
ャネルＭＯＳトランジスタ７２、インバータ７３、ＮＡ
ＮＤゲート７４およびＮＯＲゲート７５を含む。Ｐチャ
ネルＭＯＳトランジスタ７１は電源電位ＶＤＤのライン
とデータ入出力端子Ｔ５０との間に接続され、Ｎチャネ
ルＭＯＳトランジスタ７２は接地電位ＶＳＳのラインと
データ入出力端子Ｔ５０との間に接続される。

【００１１】出力許可信号ＯＥは、ＮＡＮＤゲート７４
の一方入力ノードに入力されるとともに、インバータ７
３を介してＮＯＲゲート７５の一方入力ノードに入力さ
れる。内部データ信号Ｑ′は、ＮＡＮＤゲート７４およ
びＮＯＲゲート７５の他方入力ノードに入力される。Ｎ
ＡＮＤゲート７４およびＮＯＲゲート７５の出力信号
は、それぞれＭＯＳトランジスタ７１，７２のゲートに
入力される。

【００１２】出力許可信号ＯＥが「Ｌ」レベルの場合
は、ＮＡＮＤゲート７４およびＮＯＲゲート７５の出力
信号はそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにな
り、ＭＯＳトランジスタ７１，７２が非導通になってデ
ータ入出力端子Ｔ５０がハイインピーダンス状態にされ
る。出力許可信号ＯＥが「Ｈ」レベルにされると、ＮＡ
ＮＤゲート７４およびＮＯＲゲート７５の各々は、内部
データ信号Ｑ′に対してインバータとして動作する。

【００１３】内部データ信号Ｑ′が「Ｌ」レベルになる
と、ＰチャネルＭＯＳトランジスタ７１が非導通になる
とともにＮチャネルＭＯＳトランジスタ７２が導通し、
データ入出力端子Ｔ５０のレベルが「Ｌ」レベル側に下
降する。内部データ信号Ｑ′が「Ｈ」レベルになると、
ＮチャネルＭＯＳトランジスタ７２が非導通になるとと
もにＰチャネルＭＯＳトランジスタ７１が導通し、デー
タ入出力端子Ｔ５０のレベルが「Ｈ」レベル側に上昇す
る。データ入出力端子Ｔ５０に現われる外部データ信号
Ｑは、データ線ＤＬを介してメモリコントローラ５２に
与えられる。

【００１４】このような小振幅インターフェイスを使う
優位点は、データ線ＤＬを高速に充放電できることに加
え、消費電力の交流成分を抑えることができ、さらに、
データ入出力端子１つ当りの消費電力が小さくなるの
で、データ線ＤＬを駆動する駆動回路をＬＳＩ化するこ
とができることである。また、データ線ＤＬが終端電位
Ｖｔｔで終端されているので信号の反射が少なくなり、
オーバーシュートやアンダーシュートを抑えることがで
きる。

【００１５】

【発明が解決しようとする課題】しかし、従来の高速イ
ンターフェイスでは、終端電位Ｖｔｔの発生源と参照電
位ＶＲの発生源が別々に設けられていたので、図１８に
示すように、終端電位Ｖｔｔと参照電位ＶＲが一致しな
い場合があった。この場合は、外部データ信号Ｄが
「Ｌ」レベルから上昇して参照電位ＶＲに到達するまで
の時間と、外部データ信号Ｄが「Ｈ」レベルから下降
し、参照電位ＶＲに到達するまでの時間とが一致せず、
データ転送のマージンが小さくなってデータ転送速度が
遅くなってしまう。

【００１６】それゆえに、この発明の主たる目的は、信
号転送速度が速い半導体記憶装置およびそれを用いたメ
モリシステムを提供することである。

【００１７】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、メモリコントローラの出力バッファの電流駆
動力を調整するキャリブレーションモード時に、メモリ
コントローラの出力バッファの出力信号のレベルが参照
電位よりも高いか否かを判定する判定回路と、判定回路
の判定結果を示す信号をメモリコントローラに出力する
出力回路とを備えたものである。

【００１８】好ましくは、さらに、メモリコントローラ
の出力バッファの出力信号を受ける第１の信号端子と、
メモリコントローラの信号端子に接続される第２の信号
端子とが設けられる。判定回路は、メモリコントローラ
の出力バッファから第１の信号端子に与えられた信号の
レベルが参照電位よりも高いか否かを判定する。出力回
路は、判定回路の判定結果を示す信号を第２の信号端子
を介してメモリコントローラに与える。

【００１９】また好ましくは、さらに、メモリコントロ
ーラの出力バッファに接続される信号端子が設けられ
る。判定回路は、メモリコントローラからの検出命令に
応答して、メモリコントローラの出力バッファから信号
端子に与えられた信号のレベルが参照電位よりも高いか
否かを判定する。出力回路は、検出命令に応答して判定
回路の判定結果を示す信号をラッチし、メモリコントロ
ーラからの出力命令に応答して、ラッチした信号を信号
端子を介してメモリコントローラに出力する。

【００２０】また好ましくは、メモリコントローラは複
数の出力バッファを備え、判定回路は各出力バッファに
対応して設けられる。半導体記憶装置は、さらに、複数
の判定回路の判定結果を示す複数の信号の排他的論理和
信号を生成する論理回路を備える。出力回路は、論理回
路で生成された排他的論理和信号をメモリコントローラ
に出力する。

【００２１】また好ましくは、半導体記憶装置は、さら
に、複数のメモリセルを含むメモリアレイと、アドレス
信号に従って複数のメモリセルのうちのいずれかのメモ
リセルを選択し、選択したメモリセルのデータ信号を読
出す読出回路とを備える。出力回路は、キャリブレーシ
ョンモード時には判定回路の判定結果を示す信号をメモ
リコントローラに出力し、通常動作時には読出回路によ
って読出されたデータ信号をメモリコントローラに出力
する。

【００２２】また、この発明に係るメモリシステムは、
上記半導体記憶装置とメモリコントローラとを備えたメ
モリシステムであって、メモリコントローラの出力バッ
ファの電流駆動力は調整可能になっている。メモリコン
トローラは、半導体記憶装置の出力回路からの信号に基
づいて出力バッファの電流駆動力を設定する設定回路を
含む。

【００２３】また、この発明に係る他のメモリシステム
は、半導体記憶装置とメモリコントローラとを備えたメ
モリシステムであって、半導体記憶装置は、複数のメモ
リセルを含むメモリアレイと、メモリコントローラから
与えられたアドレス信号に従って複数のメモリセルのう
ちのいずれかのメモリセルを選択し、選択したメモリセ
ルのデータ信号を読出す読出回路と、読出回路によって
読出されたデータ信号をメモリコントローラに出力する
電流駆動力の調整が可能な出力バッファと、メモリコン
トローラから与えられた外部制御信号に従って出力バッ
ファの電流駆動力を設定する設定回路とを含み、メモリ
コントローラは、半導体記憶装置の出力バッファの電流
駆動力を調整するキャリブレーションモード時に、半導
体記憶装置の出力バッファの出力信号のレベルを検出す
るレベル検出回路と、レベル検出回路の検出結果に基づ
いて外部制御信号を生成して半導体記憶装置の設定回路
に与える制御回路とを含むものである。

【００２４】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるメモリシステムの構成を示すブ
ロック図である。図１において、このメモリシステムで
は、複数のＤＤＲ（Double Data Rate）ＳＤＲＡＭ
（Synclonous DRAM）１がデータバスＤＢに接続され、
データバスＤＢの一方端は抵抗素子群３を介してメモリ
コントローラ２に接続され、データバスＤＢの他方端に
は抵抗素子群４を介して終端電位Ｖｔｔが与えられる。
このメモリシステムでは、ＳＳＴＬインターフェイスが
採用されている。

【００２５】ＤＤＲＳＤＲＡＭ１は、図２に示すよう
に、クロックバッファ１１、制御信号バッファ１２、ア
ドレスバッファ１３、モードレジスタ１４、制御回路１
５、４つのメモリアレイ１６〜１９（バンク♯０〜♯
３）、およびＩＯバッファ２０を備える。

【００２６】クロックバッファ１１は、メモリコントロ
ーラ２からの外部制御信号ＣＫＥによって活性化され、
メモリコントローラ２からの外部クロック信号ＣＬＫ，
／ＣＬＫを制御信号バッファ１２、アドレスバッファ１
３および制御回路１５に伝達させる。制御信号バッファ
１２は、クロックバッファ１１からの外部クロック信号
ＣＬＫ，／ＣＬＫに同期して、メモリコントローラ２か
らの外部制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅ，ＤＱＭをラッチし、制御回路１５に与える。アドレ
スバッファ１３は、クロックバッファ１１からの外部ク
ロック信号ＣＬＫ，／ＣＬＫに同期して、メモリコント
ローラ２からの外部アドレス信号Ａ０〜Ａｍ（ただし、
ｍは０以上の整数である）およびバンク選択信号ＢＡ
０，ＢＡ１をラッチし、制御回路１５に与える。

【００２７】モードレジスタ１４は、外部アドレス信号
Ａ０〜Ａｍなどによって指示されたモードを記憶し、そ
のモードに応じた内部コマンド信号を出力する。メモリ
アレイ１６〜１９の各々は、行列状に配設され、それぞ
れが１ビットのデータを記憶する複数のメモリセルを含
む。複数のメモリセルは、予めｎ＋１個（ただし、ｎは
０以上の整数である）ずつグループ化されている。

【００２８】制御回路１５は、クロックバッファ１１、
制御信号バッファ１２、アドレスバッファ１３およびモ
ードレジスタ１４からの信号に従って種々の内部信号を
生成し、ＳＤＲＡＭ１全体を制御する。制御回路１５
は、書込動作時および読出動作時は、バンク選択信号Ｂ
Ａ０，ＢＡ１に従って４つのメモリアレイ１６〜１９の
うちのいずれかのメモリアレイを選択し、アドレス信号
Ａ０〜Ａｍに従ってそのメモリアレイのうちのｎ＋１個
のメモリセルを選択する。選択されたｎ＋１個のメモリ
セルは、活性化されてＩＯバッファ２０に結合される。

【００２９】ＩＯバッファ２０は、書込動作時はメモリ
コントローラ２からの外部データストローブ信号ＤＱＳ
に同期して、入力されたデータ信号Ｄ０〜Ｄｎを選択さ
れたｎ＋１個のメモリセルに与え、読出動作時はｎ＋１
個のメモリセルの読出データ信号Ｑ０〜Ｑｎをデータス
トローブ信号ＤＱＳとともにメモリコントローラ２に出
力する。

【００３０】図３は、ＤＤＲＳＤＲＡＭ１の読出動作
を示すタイムチャートである。図３では、連続して４ビ
ットのデータ信号（データ入出力端子１つ当り）を読出
す動作が示される。連続して読出されるデータ信号のビ
ット数は、バースト長と呼ばれ、モードレジスタ１４に
よって変更可能になっている。

【００３１】ＳＤＲＡＭ１においては、クロック信号Ｃ
ＬＫの立上がりエッジで外部制御信号／ＲＡＳ，／ＣＡ
Ｓ，…やアドレス信号Ａ０〜Ａｍなどが取込まれる。ア
ドレス信号Ａ０〜Ａｍは、時分割的に多重化された行ア
ドレス信号Ｘ＝ＲＡ０〜ＲＡｍと列アドレス信号Ｙ＝Ｃ
Ａ０〜ＣＡｍを含む。時刻ｔ０におけるクロック信号Ｃ
ＬＫの立上がりエッジにおいて、アクティブコマンド
（／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｈ）が入力さ
れ、そのときのアドレス信号Ａ０〜Ａｍが行アドレス信
号Ｘとして取込まれる。

【００３２】次いで、時刻ｔ２におけるクロック信号Ｃ
ＬＫの立上がりエッジにおいて、リードコマンド（／Ｒ
ＡＳ＝Ｈ，／ＣＡＳ＝Ｌ，／ＷＥ＝Ｈ）が与えられ、そ
のときのアドレス信号Ａ０〜Ａｍが列アドレス信号Ｙと
して取込まれる。取込まれた行アドレス信号Ｘおよび列
アドレス信号Ｙに従ってＳＤＲＡＭ１内において行およ
び列の選択動作が実施される。信号／ＲＡＳが「Ｌ」レ
ベルに立下げられてから所定のクロックサイクル（図３
では３．５クロックサイクル）が経過した後、最初の読
出データ信号ｑ０が出力される。以降、クロック信号Ｃ
ＬＫと／ＣＬＫのクロスポイントに応答してデータ信号
ｑ１〜ｑ３が順に出力される。データ転送の高速化を可
能にするため、データ出力信号ＤＱＳの出力データ信号
ｑ０〜ｑ３と同じ位相で出力される。メモリセルへの再
書込（プリチャージ）は、時刻ｔ３におけるプリチャー
ジコマンド（／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝
Ｌ）に応答して行なわれる。

【００３３】図４は、ＤＤＲＳＤＲＡＭ１の書込動作
を示すタイムチャートである。書込動作においては、行
アドレス信号Ｘの取込はデータ読出時と同じである。す
なわち、ある時刻ｔ０におけるクロック信号ＣＬＫの立
上がりエッジにおいて、アクティブコマンド（／ＲＡＳ
＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｈ）が入力され、そのと
きのアドレス信号Ａ０〜Ａｍが行アドレス信号Ｘとして
取込まれる。次いで時刻ｔ２におけるクロック信号ＣＬ
Ｋの立上がりエッジにおいてライトコマンド（／ＲＡＳ
＝Ｈ，／ＣＡＳ＝Ｌ，／ＷＥ＝Ｌ）が入力され、列アド
レス信号Ｙが取込まれるとともに、そのとき与えられて
いたデータ信号ｄ０が最初の書込データ信号として取込
まれる。このライトコマンドに応答してＳＤＲＡＭ１内
部において行および列選択動作が実行される。データス
トローブ信号ＤＱＳに同期して順次書込データ信号ｄ１
〜ｄ３が取込まれ、順次メモリセルに書込まれる。

【００３４】以下、このメモリシステムの特徴となるＳ
ＤＲＡＭ１およびメモリコントローラ２の出力バッファ
のキャリブレーション方法について説明する。図５は、
ＳＤＲＡＭ１の出力バッファのキャリブレーションに関
連する部分を示す回路ブロック図である。図５におい
て、ＳＤＲＡＭ１は、内部回路２１、入力バッファ２
２．０〜２２．ｎ、出力バッファ２３．０〜２３．ｎ、
コンパレータ２４．０〜２４．ｎおよびデータ入出力端
子Ｔ０〜Ｔｎを含む。入力バッファ２２．０〜２２．
ｎ、出力バッファ２３．０〜２３．ｎおよびコンパレー
タ２４．０〜２４．ｎは、図１のＩＯバッファ２０に含
まれる。内部回路２１は、図２のＩＯバッファ２０以外
の回路１１〜１９を含む。データ入出力端子Ｔ０〜Ｔｎ
は、それぞれデータバスＤＢに含まれるデータ線ＤＬ０
〜ＤＬｎに接続される。データ線ＤＬ０〜ＤＬｎの一方
端はそれぞれ抵抗素子３．０〜３．ｎを介してメモリコ
ントローラ２に接続され、データ線ＤＬ０〜ＤＬｎの他
方端にはそれぞれ抵抗素子４．０〜４．ｎを介して終端
電位Ｖｔｔが与えられる。

【００３５】入力バッファ２２．０〜２２．ｎは、それ
ぞれ、データ入出力端子Ｔ０〜Ｔｎに対応して設けら
れ、メモリコントローラ２からの書込データ信号Ｄ０〜
Ｄｎに従って内部書込データ信号Ｄ０′〜Ｄｎ′を生成
して内部回路２１に与える。入力バッファ２２．０〜２
２．ｎの各々は、図１５で示した入力バッファ５５と同
じ構成である。

【００３６】コンパレータ２４．０〜２４．ｎは、それ
ぞれ、データ入出力端子Ｔ０〜Ｔｎに対応して設けら
れ、キャリブレーション時にメモリコントローラ２から
与えられたデータ信号Ｄ０〜Ｄｎの論理レベルと内部回
路２１からの基準電位ＶＲと比較し、データ信号Ｄ０〜
Ｄｎの論理レベルが基準電位ＶＲよりも高い場合は
「Ｈ」レベルを出力し、データ信号Ｄ０〜Ｄｎの論理レ
ベルが基準電位ＶＲよりも低い場合は「Ｌ」レベルを出
力する。

【００３７】出力バッファ２３．０〜２３．ｎは、それ
ぞれ、データ入出力端子Ｔ０〜Ｔｎに対応して設けら
れ、内部回路２１からの内部読出データ信号Ｑ０′〜Ｑ
ｎ′に従って外部読出データ信号Ｑ０〜Ｑｎを生成し、
メモリコントローラ２に与える。また出力バッファ２
３．０〜２３．ｎは、キャリブレーションモード時は、
それぞれコンパレータ２４．１〜２４．ｎ，２４．０の
出力信号をデータ入出力端子Ｔ０〜Ｔｎを介してメモリ
コントローラ２に与える。

【００３８】詳しく説明すると出力バッファ２３．０
は、図６に示すように、ＰチャネルＭＯＳトランジスタ
３０〜３２、ＮチャネルＭＯＳトランジスタ３３〜３
５、インバータ３６、ＮＡＮＤゲート３７、ＮＯＲゲー
ト３８およびスイッチＳ０〜Ｓ４を含む。

【００３９】ＰチャネルＭＯＳトランジスタ３０〜３２
は、電源電位ＶＤＤのラインとデータ入出力端子Ｔ０と
の間に並列接続される。ＮチャネルＭＯＳトランジスタ
３３〜３５は、データ入出力端子Ｔ０と接地電位ＶＳＳ
のラインとの間に並列接続される。

【００４０】出力許可信号ＯＥは、ＮＡＮＤゲート３７
の一方入力ノードに直接入力されるとともに、インバー
タ３６を介してＮＯＲゲート３８の一方入力ノードに入
力される。スイッチＳ０は、制御信号φ０が「Ｌ」レベ
ルの場合は内部回路２１からの内部読出データ信号Ｑ
０′をＮＡＮＤゲート３７およびＮＯＲゲート３８の他
方入力ノードに与え、制御信号φ０が「Ｈ」レベルの場
合はコンパレータ２４．１の出力信号をＮＡＮＤゲート
３７およびＮＯＲゲート３８の他方入力ノードに与え
る。制御信号φ０は、通常動作時は「Ｌ」レベルにさ
れ、キャリブレーションモード時は「Ｈ」レベルにされ
る。ＮＡＮＤゲート３７の出力信号は、ＰチャネルＭＯ
Ｓトランジスタ３０のゲートおよびスイッチＳ１，Ｓ２
に与えられる。ＮＯＲゲート３８の出力信号は、Ｎチャ
ネルＭＯＳトランジスタ３３のゲートおよびスイッチＳ
３，Ｓ４に与えられる。

【００４１】スイッチＳ１は、制御信号φ１が「Ｌ」レ
ベルの場合は電源電位ＶＤＤをＰチャネルＭＯＳトラン
ジスタ３１のゲートに与え、制御信号φ１が「Ｈ」レベ
ルの場合はＮＡＮＤゲート３７の出力信号をＰチャネル
ＭＯＳトランジスタ３１のゲートに与える。スイッチＳ
２は、制御信号φ２が「Ｌ」レベルの場合は電源電位Ｖ
ＤＤをＰチャネルＭＯＳトランジスタ３２のゲートに与
え、制御信号φ２が「Ｈ」レベルの場合はＮＡＮＤゲー
ト３７の出力信号をＰチャネルＭＯＳトランジスタ３２
のゲートに与える。制御信号φ１，φ２がともに「Ｈ」
レベルにされると、ＮＡＮＤゲート３７の出力信号は３
つのＰチャネルＭＯＳトランジスタ３０〜３２のゲート
に与えられ、出力バッファ２３．０のプルアップ能力が
最大になる。制御信号φ１，φ２がともに「Ｌ」レベル
にされると、ＰチャネルＭＯＳトランジスタ３１，３２
は非導通状態に固定されてＮＡＮＤゲート３７の出力信
号が１つのＰチャネルＭＯＳトランジスタ３０のみに与
えられ、出力バッファ２３．０のプルアップ能力は最小
になる。

【００４２】スイッチＳ３は、制御信号φ３が「Ｌ」レ
ベルの場合は接地電位ＶＳＳをＮチャネルＭＯＳトラン
ジスタ３４のゲートに与え、制御信号φ３が「Ｈ」レベ
ルの場合はＮＯＲゲート３８の出力信号をＮチャネルＭ
ＯＳトランジスタ３４のゲートに与える。スイッチＳ４
は、制御信号φ４が「Ｌ」レベルの場合は接地電位ＶＳ
ＳをＮチャネルＭＯＳトランジスタ３５のゲートに与
え、制御信号φ４が「Ｈ」レベルの場合はＮＯＲゲート
３８の出力信号をＮチャネルＭＯＳトランジスタ３５の
ゲートに与える。制御信号φ３，φ４がともに「Ｈ」レ
ベルにされると、ＮＯＲゲート３８の出力信号は３つの
ＮチャネルＭＯＳトランジスタ３３〜３５のゲートに与
えられ、出力バッファ２３．０のプルダウン能力が最大
になる。制御信号φ３，φ４がともに「Ｌ」レベルにさ
れると、ＮチャネルＭＯＳトランジスタ３４，３５は非
導通状態に固定され、ＮＯＲゲート３８の出力信号が１
つのＮチャネルＭＯＳトランジスタ３３のみに与えら
れ、出力バッファ２３．０のプルダウン能力が最小にな
る。他の出力バッファ２３．１〜２３．ｎも出力バッフ
ァ２３．０と同じ構成である。

【００４３】図７は、メモリコントローラ２の出力バッ
ファのキャリブレーションに関連する部分を示す回路ブ
ロック図である。図７において、メモリコントローラ２
は、内部回路４１、入力バッファ４２．０〜４２．ｎ、
出力バッファ４３．０〜４３．ｎ、レベル検出器４４．
０〜４４．ｎおよびデータ入出力端子Ｔ０′〜Ｔｎ′を
含む。データ入出力端子Ｔ０′〜Ｔｎ′は、それぞれ抵
抗素子３．０〜３．ｎを介してデータバスＤＢに含まれ
るデータ線ＤＬ０〜ＤＬｎに接続される。

【００４４】入力バッファ４２．０〜４２．ｎは、それ
ぞれ、データ入出力端子Ｔ０′〜Ｔｎ′に対応して設け
られ、ＳＤＲＡＭ１からの読出データ信号Ｑ０〜Ｑｎに
従って内部読出データ信号Ｑ０′〜Ｑｎ′を生成し、内
部回路４１に与える。入力バッファ４２．０〜４２．ｎ
の各々は、図１５で示した入力バッファ５５と同じ構成
である。内部回路４１は、入力バッファ４２．０〜４
２．ｎからの内部読出データ信号Ｑ０′〜Ｑｎ′に基づ
いて演算処理を実行する。

【００４５】出力バッファ４３．０〜４３．ｎは、それ
ぞれ、データ入出力端子Ｔ０′〜Ｔｎ′に対応して設け
られ、内部回路４１からの内部書込データ信号Ｄ０′〜
Ｄｎ′に従って外部書込データ信号Ｄ０〜Ｄｎを生成し
ＳＤＲＡＭ１に与える。出力バッファ４３．０は、図８
に示すように、図６の出力バッファ２３．０からスイッ
チＳ０を除去したものであり、キャリブレーション可能
に構成されている。他の出力バッファ４３．１〜４３．
ｎは出力バッファ４３．０と同じ構成である。

【００４６】レベル検出器４４．０〜４４．ｎは、それ
ぞれ、データ入出力端子Ｔ０′〜Ｔｎ′に対応して設け
られ、キャリブレーション時にデータ入出力端子Ｔ０′
〜Ｔｎ′のレベルを検出し、検出結果を示す信号を内部
回路４１に与える。

【００４７】次に、ＳＤＲＡＭ１の出力バッファ２３．
０〜２３．ｎのキャリブレーション方法について説明す
る。まずメモリコントローラ２は、複数のＳＤＲＡＭ１
のうちのキャリブレーション対象のＳＤＲＡＭ１に制御
信号／ＲＡＳ，／ＣＡＳ，…によって「Ｈ」レベルの信
号の出力を命令する。これに応じてＳＤＲＡＭ１の内部
回路２１は、出力バッファ２３．０〜２３．ｎの各々に
「Ｈ」レベルの信号を出力させる。メモリコントローラ
２のレベル検出器４４．０〜４４．ｎは、それぞれ、Ｓ
ＤＲＡＭ１の出力バッファ２３．０〜２３．ｎの出力レ
ベルを検出し、検出結果を示す信号を内部回路４１に与
える。内部回路４１は、レベル検出器４４．０〜４４．
ｎからの信号に基づいて、ＳＤＲＡＭ１の出力バッファ
２３．０〜２３．ｎの出力レベルが許容範囲内にあるか
否かを判定し、判定結果を示す信号をＳＤＲＡＭ１に与
える。ＳＤＲＡＭ１は、メモリコントローラからの信号
に従って出力バッファ２３．０〜２３．ｎの「Ｈ」レベ
ルの出力能力を調整する。

【００４８】たとえば、図６において、出力バッファ２
３．０の「Ｈ」レベルの出力時は信号ＯＥ，φ０はそれ
ぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、スイッチ
Ｓ０は「Ｈ」レベルの信号Ｑ０′をＮＡＮＤゲート３７
およびＮＯＲゲート３８に与えている。このとき、信号
φ１は「Ｌ」レベルにされて電源電位ＶＤＤがＰチャネ
ルＭＯＳトランジスタ３１のゲートに与えられ、信号φ
２は「Ｈ」レベルにされてＮＡＮＤゲート３７の出力信
号がＰチャネルＭＯＳトランジスタ３２のゲートに与え
られている。信号Ｑ０′は「Ｈ」レベルにされているの
で、ＰチャネルＭＯＳトランジスタ３０，３２が導通す
るとともにＰチャネルＭＯＳトランジスタ３１およびＮ
チャネルＭＯＳトランジスタ３３〜３５は非導通にな
り、データ入出力端子Ｔ０は「Ｈ」レベルにされる。

【００４９】ＳＤＲＡＭ１の内部回路２１は、出力バッ
ファ２３．０の出力レベルが許容範囲よりも低いと判定
された場合は信号φ１を「Ｈ」レベルにしてＮＡＮＤゲ
ート３７の出力信号をＰチャネルＭＯＳトランジスタ３
１のゲートに与え、ＰチャネルＭＯＳトランジスタ３１
を導通させて出力バッファ２３．０の出力レベルを上昇
させ、出力バッファ２３．０の出力レベルが許容範囲よ
りも高いと判定された場合は信号φ２を「Ｌ」レベルに
して電源電位ＶＤＤをＰチャネルＭＯＳトランジスタ３
２のゲートに与え、ＰチャネルＭＯＳトランジスタ３２
を非導通にして出力バッファ２３．０の出力レベルを低
下させる。

【００５０】メモリコントローラ２は、出力バッファ２
３．０の出力レベルを再度検出し、許容範囲に入った場
合は、その旨をＳＤＲＡＭ１に送信して信号φ１，φ２
のレベルを固定させる。

【００５１】次に、メモリコントローラ２は、キャリブ
レーション対象のＳＤＲＡＭ１に制御信号／ＲＡＳ，／
ＣＡＳ，…によって「Ｌ」レベルの信号の出力を命令す
る。これに応じてＳＤＲＡＭ１の内部回路２１は、出力
バッファ２３．０〜２３．ｎの各々に「Ｌ」レベルの信
号を出力させる。メモリコントローラ２のレベル検出器
４４．０〜４４．ｎは、それぞれＳＤＲＡＭ１の出力バ
ッファ２３．０〜２３．ｎの出力レベルを検出し、検出
結果を示す信号を内部回路４１に与える。内部回路４１
は、レベル検出器４４．０〜４４．ｎからの信号に基づ
いて、ＳＤＲＡＭ１の出力バッファ２３．０〜２３．ｎ
の出力レベルが許容範囲にあるか否かを判定し、判定結
果を示す信号をＳＤＲＡＭ１に与える。ＳＤＲＡＭ１
は、メモリコントローラ２からの信号に従って出力バッ
ファ２３．０〜２３．ｎの「Ｌ」レベルの出力能力を調
整する。

【００５２】たとえば、図６において、出力バッファ２
３．０の「Ｌ」レベルの出力時は信号ＯＥ，φ０はそれ
ぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、スイッチ
Ｓ０は「Ｌ」レベルの信号Ｑ０′をＮＡＮＤゲート３７
およびＮＯＲゲート３８に与えている。このとき、信号
φ３は「Ｌ」レベルにされて接地電位ＶＳＳがＮチャネ
ルＭＯＳトランジスタ３４のゲートに与えられ、信号φ
４は「Ｈ」レベルにされてＮＯＲゲート３８の出力信号
がＮチャネルＭＯＳトランジスタ３５のゲートに与えら
れている。信号Ｑ０′が「Ｌ」レベルにされているの
で、ＮチャネルＭＯＳトランジスタ３３，３５が導通す
るとともにＮチャネルＭＯＳトランジスタ３４およびＰ
チャネルＭＯＳトランジスタ３０〜３２が非導通にな
り、データ入出力端子Ｔ０は「Ｌ」レベルにされる。

【００５３】ＳＤＲＡＭ１の内部回路２１は、出力バッ
ファ２３．０の出力レベルが許容範囲よりも高いと判定
された場合は信号φ３を「Ｈ」レベルにしてＮＯＲゲー
ト３８の出力信号をＮチャネルＭＯＳトランジスタ３４
のゲートに与え、ＮチャネルＭＯＳトランジスタ３４を
導通させて出力バッファ２３．０の出力レベルを低下さ
せ、出力バッファ２３．０の出力レベルが許容範囲より
も低いと判定された場合は信号φ４を「Ｌ」レベルにし
て接地電位ＶＳＳをＮチャネルＭＯＳトランジスタ３５
のゲートに与え、ＮチャネルＭＯＳトランジスタ３５を
非導通にして出力バッファ２３．０の出力レベルを上昇
させる。

【００５４】メモリコントローラ２は、出力バッファ２
３．０の出力レベルを再度検出し、許容範囲に入った場
合は、その旨をＳＤＲＡＭ１に送信して信号φ３，φ４
のレベルを固定させる。

【００５５】図９は、メモリコントローラ２の出力バッ
ファ４３．０〜４３．ｎのキャリブレーション方法を示
すタイムチャートである。図９において、ある時刻ｔ０
におけるクロック信号ＣＬＫの立上がりエッジにおい
て、メモリコントローラ２からＳＤＲＡＭ１にキャリブ
レーションコマンド（／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｌ，／
ＷＥ＝Ｌ）が与えられるとともに、アドレス信号Ｚが与
えられる。このアドレス信号Ｚによって、複数のＳＤＲ
ＡＭ１のうちの１つのＳＤＲＡＭ１が指定されるととも
に、そのＳＤＲＡＭ１にキャリブレーション対象の出力
バッファ（たとえば４３．１）の番号が伝達される。

【００５６】まず図８において、信号ＯＥが「Ｈ」レベ
ルにされるとともに、信号Ｄ１′は「Ｈ」レベルにされ
る。また、信号φ１，φ２がともに「Ｌ」レベルにされ
て電源電位ＶＤＤがＰチャネルＭＯＳトランジスタ３
１，３２のゲートに与えられ、ＮＡＮＤゲート３７の出
力信号がＰチャネルＭＯＳトランジスタ３０のゲートに
与えられる。信号ＯＥ，Ｄ１′が「Ｈ」レベルにされて
いるので、ＰチャネルＭＯＳトランジスタ３０が導通す
るとともにＰチャネルＭＯＳトランジスタ３１，３２お
よびＮチャネルＭＯＳトランジスタ３３〜３５が非導通
になり、データ入出力端子Ｔ１′が「Ｈ」レベルにされ
る。データ入出力端子Ｔ１′の電位変化は、データ線Ｄ
Ｌ１およびデータ入出力端子Ｔ１を介して図６のコンパ
レータ２４．１に伝達される。

【００５７】このとき、信号φ０は「Ｈ」レベルにされ
ており、コンパレータ２４．１の出力信号は出力バッフ
ァ２３．０およびデータ線ＤＬ０を介してメモリコント
ローラ２に与えられる。メモリコントローラ２の内部回
路４１は、ＳＤＲＡＭ１の出力バッファ２３．０の出力
信号Ｑ０に基づいて出力バッファ４１．１の「Ｈ」レベ
ルの出力能力を調整する。

【００５８】出力バッファ４１．１の「Ｈ」レベルの出
力能力は最低レベルから順次増大するように制御信号φ
１，φ２が制御される。信号Ｑ０が「Ｌ」レベルから
「Ｈ」レベルに立上げられたときの制御信号φ１，φ２
のレベルが内部回路４１に検出され、制御信号φ１，φ
２のレベルはその検出レベルに固定される。

【００５９】次に、信号ＯＥが「Ｈ」レベルにされると
ともに信号Ｔ１′が「Ｌ」レベルにされる。また、信号
φ３，φ４はともに「Ｌ」レベルにされ、接地電位ＶＳ
ＳがＮチャネルＭＯＳトランジスタ３４，３５のゲート
に与えられ、ＮＯＲゲート３８の出力信号がＮチャネル
ＭＯＳトランジスタ３３のゲートに与えられる。信号Ｏ
Ｅ，Ｄ１′がそれぞれ「Ｈ」レベルおよび「Ｌ」レベル
にされているので、ＮチャネルＭＯＳトランジスタ３３
が導通するとともにＮチャネルＭＯＳトランジスタ３
４，３５およびＰチャネルＭＯＳトランジスタ３０〜３
２が非導通になり、データ入出力端子Ｔ１′は「Ｌ」レ
ベルにされる。データ入出力端子Ｔ１′の電位変化は、
データ線ＤＬ１およびデータ入出力端子Ｔ１を介して図
６のコンパレータ２４．１に伝達される。

【００６０】このとき、信号φ０は「Ｈ」レベルにされ
ており、コンパレータ２４．１の出力信号は出力バッフ
ァ２３．０およびデータ線ＤＬ０を介してメモリコント
ローラ２に与えられる。メモリコントローラ２の内部回
路４１は、ＳＤＲＡＭ１の出力バッファ２３．０の出力
信号Ｑ０に基づいて出力バッファ４１．１の「Ｌ」レベ
ルの出力能力を調整する。

【００６１】出力バッファ４１．１の「Ｌ」レベルの出
力能力は最低レベルから順次増大するように制御信号φ
１，φ２が制御される。信号Ｑ０が「Ｈ」レベルから
「Ｌ」レベルに立下げられたときの制御信号φ１，φ２
のレベルが内部回路４１に検出され、制御信号φ１，φ
２のレベルはその検出レベルに固定される。

【００６２】この実施の形態１では、メモリコントロー
ラ２の出力バッファ４３．０〜４３．ｎの出力レベルを
ＳＤＲＡＭ１でチェックしながら出力バッファ４３．０
〜４３．ｎの電流駆動力を調整することができる。よっ
て、出力バッファ４３．０〜４３．ｎの出力レベルの上
昇速度と下降速度を調整することができ、データ転送速
度の高速化を図ることができる。

【００６３】また、ＳＤＲＡＭ１の出力バッファ２３．
０〜２３．ｎの出力レベルをメモリコントローラ２でチ
ェックしながら出力バッファ２３．０〜２３．ｎの電流
駆動力を調整することができる。よって、出力バッファ
２３．０〜２３．ｎの出力レベルの上昇速度と下降速度
を調整することができ、データ転送速度の高速化を図る
ことができる。

【００６４】［実施の形態２］図１０は、この発明の実
施の形態２によるＳＤＲＡＭの要部を示す回路図であっ
て、図６と対比される図である。図１０を参照して、こ
のＳＤＲＡＭが図６のＳＤＲＡＭと異なる点は、複数
（図では２つ）のコンパレータ２４．１，２４．２の出
力信号がＥＸ−ＮＯＲゲート４０に入力され、ＥＸ−Ｎ
ＯＲゲート４０の出力信号がスイッチＳ０に与えられて
いる点である。

【００６５】たとえば、メモリコントローラ２の出力バ
ッファ４３．１の「Ｈ」レベルの出力能力のキャリブレ
ーションを行なう場合は、出力バッファ４３．１以外の
出力バッファ４３．２のプルアップ能力を最大にして出
力バッファ４３．２の出力信号を「Ｈ」レベルにしてお
けば、図６で説明した方法と同じ方法でキャリブレーシ
ョンを行なうことができる。

【００６６】また、メモリコントローラ２の出力バッフ
ァ４３．１の「Ｌ」レベルの出力能力のキャリブレーシ
ョンを行なう場合は、出力バッファ４３．１以外の出力
バッファ４３．２のプルダウン能力を最大にして出力バ
ッファ４３．２の出力信号を「Ｌ」レベルにしておけ
ば、図６で示した方法と同じ方法でキャリブレーション
を行なうことができる。

【００６７】この実施の形態２では、複数のコンパレー
タ２４．１，２４．２の出力信号を１つのデータ入出力
端子Ｄ０から出力するので、構成の簡単化を図ることが
できる。

【００６８】［実施の形態３］図１１は、この発明の実
施の形態３によるＳＤＲＡＭの要部を示す回路図であっ
て、図６と対比される図である。図１１を参照して、こ
のＳＤＲＡＭが図６のＳＲＡＭと異なる点は、スイッチ
Ｓ５、ＮチャネルＭＯＳトランジスタ４５およびインバ
ータ４６，４７が追加され、コンパレータ２４．１の出
力信号の代わりにコンパレータ２４．０の出力信号が出
力バッファ２３．０を介してメモリコントローラ２に出
力される点である。

【００６９】コンパレータ２４．０の出力信号は、Ｎチ
ャネルＭＯＳトランジスタ４５を介してスイッチＳ０に
与えられる。ＮチャネルＭＯＳトランジスタ４５のゲー
トは、信号／ＴＭを受ける。インバータ４６，４７は、
ラッチ回路を構成し、ＮチャネルＭＯＳトランジスタ４
５とスイッチＳ０の間のノードＮ４５のレベルをラッチ
する。スイッチＳ５は、信号ＯＥ，ＴＭを受け、制御信
号φ５が「Ｌ」レベルの場合は信号ＯＥをインバータ３
６およびＮＡＮＤゲート３７に与え、制御信号φ５が
「Ｈ」レベルの場合は信号ＴＭをインバータ３６および
ＮＡＮＤゲート３７に与える。

【００７０】図１２は、このＳＤＲＡＭを含むメモリシ
ステムにおけるメモリコントローラ２の出力バッファ４
３．０〜４３．ｎのキャリブレーション方法を示すタイ
ムチャートである。図１２において、ある時刻ｔ０にお
けるクロック信号ＣＬＫの立上がりエッジにおいてメモ
リコントローラ２からＳＤＲＡＭにキャリブレーション
コマンド（／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｌ，／ＷＥ＝Ｌ）
が与えられるとともに、アドレス信号Ｚが与えられる。
これにより、信号φ５が「Ｈ」レベルにされるととも
に、アドレス信号Ｚによってメモリシステムに含まれる
複数のＳＤＲＡＭのうちの１つのＳＤＲＡＭが指定され
る。

【００７１】次いで時刻ｔ２において検出コマンド（／
ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｈ）が入力される
と、信号ＴＭが「Ｈ」レベルから「Ｌ」レベルに立下げ
られ、出力バッファ２３．０が非活性化されてＭＯＳト
ランジスタ３０〜３５が非導通にされるとともに、Ｎチ
ャネルＭＯＳトランジスタ４５が導通してコンパレータ
２４．０の出力信号がノードＮ４５に伝達され、ノード
Ｎ４５のレベルがインバータ４６，４７によってラッチ
される。このとき、メモリコントローラ２の出力バッフ
ァ４３．０が「Ｈ」レベルを出力し、データ入出力端子
Ｔ０が「Ｈ」レベルにされるが、端子Ｔ０の電位は基準
電位ＶＲよりも低く、コンパレータ２４．０は「Ｌ」レ
ベルを出力しているものとする。

【００７２】次に、時刻ｔ３において出力コマンド（／
ＲＡＳ＝Ｈ，／ＣＡＳ＝Ｌ，／ＷＥ＝Ｈ）が入力される
と、信号ＴＭが「Ｌ」レベルから「Ｈ」レベルに立上げ
られ、ノードＮ４５のレベル（この場合は「Ｌ」レベ
ル）が出力バッファ２３．０を介してメモリコントロー
ラ２に伝達される。メモリコントローラ２の内部回路４
１は、ＳＤＲＡＭ１からの「Ｌ」レベルの信号に応答し
て出力バッファ２３．０の「Ｈ」レベルの出力能力を１
ステップ増大させる。以降、メモリコントローラ２から
ＳＤＲＡＭに検出コマンドと出力コマンドが交互に与え
られ、メモリコントローラ２の出力バッファ４３．０の
「Ｌ」レベルの出力能力のキャリブレーションが実行さ
れる。出力コマンドに応答してＳＤＲＡＭの出力バッフ
ァから「Ｈ」レベルの信号が出力されると（図２で時刻
ｔ５）、その時点で出力バッファ４３．０の「Ｈ」レベ
ルの出力能力のキャリブレーションが終了する。

【００７３】この実施の形態３では、メモリコントロー
ラの出力バッファ（たとえば４３．０）の出力信号の受
信と、コンパレータ２４．０の出力信号の送信とを１つ
のデータ入出力端子Ｔ０を用いて行なうので、メモリコ
ントローラ２のすべての出力バッファ４３．０〜４３．
ｎの電流駆動力を同時に調整することができる。

【００７４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００７５】

【発明の効果】以上のように、この発明に係る半導体記
憶装置では、メモリコントローラの出力バッファの電流
駆動力を調整するキャリブレーションモード時に、メモ
リコントローラの出力バッファの出力信号のレベルが参
照電位よりも高いか否を判定する判定回路と、判定回路
の判定結果を示す信号をメモリコントローラに出力する
出力回路とが設けられる。したがって、メモリコントロ
ーラの出力バッファの出力レベルを半導体記憶装置でチ
ェックしながらメモリコントローラの出力バッファの電
流駆動力を調整することができる。よって、メモリコン
トローラの出力バッファの出力レベルの上昇速度と下降
速度を調整することができ、信号転送速度の高速化を図
ることができる。

【００７６】好ましくは、さらに、メモリコントローラ
の出力バッファの出力信号を受ける第１の信号端子と、
メモリコントローラの信号端子に接続される第２の信号
端子とが設けられる。判定回路は、メモリコントローラ
の出力バッファから第１の信号端子に与えられた信号の
レベルが参照電位よりも高いか否かを判定する。出力回
路は、判定回路の判定結果を示す信号を第２の信号端子
を介してメモリコントローラに与える。この場合は、メ
モリコントローラの出力バッファの出力信号の受信と、
判定結果を示す信号の送信とを別々の信号端子を用いて
行なうので、キャリブレーション用の信号の送受信を容
易に行なうことができる。

【００７７】また好ましくは、さらに、メモリコントロ
ーラの出力バッファに接続される信号端子が設けられ
る。判定回路は、メモリコントローラからの検出命令に
応答して、メモリコントローラの出力バッファから信号
端子へ与えられた信号のレベルが参照電位よりも高いか
否かを判定する。出力回路は、検出命令に応答して判定
回路の判定結果を示す信号をラッチし、メモリコントロ
ーラからの出力命令に応答して、ラッチした信号を信号
端子を介してメモリコントローラに出力する。この場合
は、メモリコントローラの出力バッファの出力信号の受
信と、判定結果を示す信号の送信とを１つの信号端子を
用いて行なうので、信号端子の数が少なくてすむ。

【００７８】また好ましくは、メモリコントローラは複
数の出力バッファを備え、判定回路は各出力バッファに
対応して設けられる。半導体記憶装置は、さらに、複数
の判定回路の判定結果を示す複数の信号の排他的論理和
信号を生成する論理回路を備える。出力回路は、論理回
路で生成された排他的論理和信号をメモリコントローラ
に出力する。この場合は、複数の判定回路の出力信号を
１つ出力回路によってロメコントローラに伝達をするこ
とができ、構成の簡単化を図ることができる。

【００７９】また好ましくは、半導体記憶装置は、さら
に、複数のメモリセルを含むメモリアレイと、アドレス
信号に従って複数のメモリセルのうちのいずれかのメモ
リセルを選択し、選択したメモリセルのデータ信号を読
出す読出回路とを備える。出力回路は、キャリブレーシ
ョンモード時には判定回路の判定結果を示す信号をメモ
リコントローラに出力し、通常動作時には読出回路によ
って読出されたデータ信号をメモリコントローラに出力
する。この場合は、キャリブレーション用の出力回路を
別途設ける必要はない。

【００８０】また、この発明に係るメモリシステムで
は、上記半導体記憶装置とメモリコントローラとが設け
られ、メモリコントローラの出力バッファの電流駆動力
は調整可能になっている。メモリコントローラは、半導
体記憶装置の出力回路からの信号に基づいて出力バッフ
ァの電流駆動力を設定する設定回路を含む。この場合
は、メモリコントローラの出力バッファの電流駆動力を
設定することができる。

【００８１】また、この発明に係る他のメモリシステム
では、半導体記憶装置とメモリコントローラとが設けら
れる。半導体記憶装置は、複数のメモリセルを含むメモ
リアレイと、メモリコントローラから与えられたアドレ
ス信号に従って複数のメモリセルのうちのいずれかのメ
モリセルを選択し、選択したメモリセルのデータ信号を
読出す読出回路と、読出回路によって読出されたデータ
信号をメモリコントローラに出力する電流駆動力の調整
が可能な出力バッファと、メモリコントローラから与え
られた外部制御信号に従って出力バッファの電流駆動力
を設定する設定回路とを含む。メモリコントローラは、
半導体記憶装置の出力バッファの電流駆動力を調整する
キャリブレーションモード時に、半導体記憶装置の出力
バッファの出力信号のレベルを検出するレベル検出回路
と、レベル検出回路の検出結果に基づいて外部制御信号
を生成して半導体記憶装置の設定回路に与える制御回路
とを含む。したがって、半導体記憶装置の出力バッファ
の出力レベルをメモリコントローラでチェックしながら
半導体記憶装置の出力バッファの電流駆動力を調整する
ことができる。よって、半導体記憶装置の出力バッファ
の出力レベルの上昇速度と下降速度を調整することがで
き、信号転送速度の高速化を図ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるメモリシステ
ムの構成を示すブロック図である。

【図２】図１に示したＳＤＲＡＭの全体構成を示すブ
ロック図である。

【図３】図２に示したＳＤＲＡＭの連続読出動作を示
すタイムチャートである。

【図４】図２に示したＳＤＲＡＭの連続書込動作を示
すタイムチャートである。

【図５】図１に示したＳＤＲＡＭのキャリブレーショ
ンモードに関連する部分の構成を示す回路ブロック図で
ある。

【図６】図５に示した出力バッファの構成を示す回路
図である。

【図７】図１に示したメモリコントローラのキャリブ
レーションモードに関連する部分の構成を示す回路ブロ
ック図である。

【図８】図７に示した出力バッファの構成を示す回路
図である。

【図９】図８に示した出力バッファのキャリブレーシ
ョン方法を示すタイムチャートである。

【図１０】この発明の実施の形態２によるＳＤＲＡＭ
の要部を示す回路図である。

【図１１】この発明の実施の形態３によるＳＤＲＡＭ
の要部を示す回路図である。

【図１２】図１１に示したＳＤＲＡＭの動作を示すタ
イムチャートである。

【図１３】従来のメモリシステムの構成を示す回路ブ
ロック図である。

【図１４】図１３に示した半導体メモリの構成を示す
ブロック図である。

【図１５】図１４に示した入力バッファの構成を示す
回路図である。

【図１６】図１４に示した外部書込データ信号Ｄ、基
準電位ＶＲおよび終端電位Ｖｔｔの関係を示す図であ
る。

【図１７】図１４に示した出力バッファの構成を示す
回路図である。

【図１８】図１３に示したメモリシステムの問題点を
説明するための図である。

【符号の説明】

１ＤＤＲＳＤＲＡＭ、２，５２メモリコントロー
ラ、３，４抵抗素子群、４．０〜４．ｎ，３．０〜
３．ｎ，５３，５４抵抗素子、ＤＢデータバス、１
１クロックバッファ、１２制御信号バッファ、１３
アドレスバッファ、１４モードレジスタ、１５制
御回路、１６〜１９メモリアレイ、２０ＩＯバッフ
ァ、２１，４１，５６内部回路、２２．０〜２２．
ｎ，４２．０〜４２．ｎ，５５入力バッファ、２３．
０〜２３．ｎ，４３．０〜４３．ｎ，５７出力バッフ
ァ、２４．０〜２４．ｎコンパレータ、Ｔ０〜Ｔｎ，
Ｔ０′〜Ｔｎ′，Ｔ５０データ入出力端子、ＤＬ，Ｄ
Ｌ０〜ＤＬｎデータ線、３０〜３２，６１，６２，７
１ＰチャネルＭＯＳトランジスタ、３３〜３５，４
５，６３〜６５，７２ＮチャネルＭＯＳトランジス
タ、３６，４６，４７，６６，７３インバータ、３
７，７４ＮＡＮＤゲート、３８，７５ＮＯＲゲー
ト、４０ＥＸ−ＮＯＲゲート、Ｓ０〜Ｓ５スイッ
チ、４４．０〜４４．ｎレベル検出器、５１半導体
メモリ。

Claims

【特許請求の範囲】

【請求項１】半導体記憶装置であって、メモリコントローラの出力バッファの電流駆動力を調整
するキャリブレーションモード時に、前記メモリコント
ローラの出力バッファの出力信号のレベルが参照電位よ
りも高いか否かを判定する判定回路、および前記判定回
路の判定結果を示す信号を前記メモリコントローラに出
力する出力回路を備える、半導体記憶装置。
【請求項２】さらに、前記メモリコントローラの出力
バッファの出力信号を受ける第１の信号端子、および前
記メモリコントローラの信号端子に接続される第２の信
号端子を備え、前記判定回路は、前記メモリコントローラの出力バッフ
ァから前記第１の信号端子に与えられた信号のレベルが
前記参照電位よりも高いか否かを判定し、前記出力回路は、前記判定回路の判定結果を示す信号を
前記第２の信号端子を介して前記メモリコントローラに
与える、請求項１に記載の半導体記憶装置。
【請求項３】さらに、前記メモリコントローラの出力
バッファに接続される信号端子を備え、前記判定回路は、前記メモリコントローラからの検出命
令に応答して、前記メモリコントローラの出力バッファ
から前記信号端子に与えられた信号のレベルが前記参照
電位よりも高いか否かを判定し、前記出力回路は、前記検出命令に応答して前記判定回路
の判定結果を示す信号をラッチし、前記メモリコントロ
ーラからの出力命令に応答して、ラッチした信号を前記
信号端子を介して前記メモリコントローラに出力する、
請求項１に記載の半導体記憶装置。
【請求項４】前記メモリコントローラは複数の出力バ
ッファを備え、前記判定回路は、各出力バッファに対応して設けられ、前記半導体記憶装置は、さらに、複数の判定回路の判定
結果を示す複数の信号の排他的論理和信号を生成する論
理回路を備え、前記出力回路は、前記論理回路で生成された排他的論理
和信号を前記メモリコントローラに出力する、請求項１
に記載の半導体記憶装置。
【請求項５】前記半導体記憶装置は、さらに、複数の
メモリセルを含むメモリアレイ、およびアドレス信号に
従って前記複数のメモリセルのうちのいずれかのメモリ
セルを選択し、選択したメモリセルのデータ信号を読出
す読出回路を備え、前記出力回路は、前記キャリブレーションモード時には
前記判定回路の判定結果を示す信号を前記メモリコント
ローラに出力し、通常動作時には前記読出回路によって
読出されたデータ信号を前記メモリコントローラに出力
する、請求項１に記載の半導体記憶装置。
【請求項６】請求項１から請求項５のいずれかの半導
体記憶装置と前記メモリコントローラとを備えたメモリ
システムであって、前記メモリコントローラの出力バッファの電流駆動力は
調整可能になっていて、前記メモリコントローラは、前記半導体記憶装置の前記
出力回路からの信号に基づいて前記出力バッファの電流
駆動力を設定する設定回路を含む、メモリシステム。
【請求項７】半導体記憶装置とメモリコントローラと
を備えたメモリシステムであって、前記半導体記憶装置は、複数のメモリセルを含むメモリアレイ、前記メモリコントローラから与えられたアドレス信号に
従って前記複数のメモリセルのうちのいずれかのメモリ
セルを選択し、選択したメモリセルのデータ信号を読出
す読出回路、前記読出回路によって読出されたデータ信号を前記メモ
リコントローラに出力する電流駆動力の調整が可能な出
力バッファ、および前記メモリコントローラから与えら
れた外部制御信号に従って前記出力バッファの電流駆動
力を設定する設定回路を含み、前記メモリコントローラは、前記半導体記憶装置の出力バッファの電流駆動力を調整
するキャリブレーションモード時に、前記半導体記憶装
置の出力バッファの出力信号のレベルを検出するレベル
検出回路、および前記レベル検出回路の検出結果に基づ
いて前記外部制御信号を生成して前記半導体記憶装置の
設定回路に与える制御回路を含む、メモリシステム。