JP2011081733A - メモリ制御回路、電子機器、及びメモリ制御プログラム - Google Patents
メモリ制御回路、電子機器、及びメモリ制御プログラム Download PDFInfo
- Publication number
- JP2011081733A JP2011081733A JP2009235515A JP2009235515A JP2011081733A JP 2011081733 A JP2011081733 A JP 2011081733A JP 2009235515 A JP2009235515 A JP 2009235515A JP 2009235515 A JP2009235515 A JP 2009235515A JP 2011081733 A JP2011081733 A JP 2011081733A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- overshoot
- signal output
- undershoot
- waveform
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Memory System (AREA)
Abstract
【課題】メモリから出力される信号の波形を、短時間で最適な振幅に調整する。
【解決手段】POS端末1に搭載されたCPUチップセット201は、メインメモリ304に対してデータのリード又はライトが要求された場合に、当該メインメモリ304から出力されたデジタル信号の波形が、第2の閾値Vref2を超えたオーバーシュート又は、第1の閾値Vref1を下回るアンダーシュートが発生しているか否かを自動的に判定する複数のオペアンプと、複数のオペアンプのそれぞれでオーバーシュート及びアンダーシュートが発生しないと判定されるまでメインメモリ304内部の終端抵抗値を大きい値に切り替える抵抗値切替回路321と、を備えたことを特徴とする。
【選択図】図3
【解決手段】POS端末1に搭載されたCPUチップセット201は、メインメモリ304に対してデータのリード又はライトが要求された場合に、当該メインメモリ304から出力されたデジタル信号の波形が、第2の閾値Vref2を超えたオーバーシュート又は、第1の閾値Vref1を下回るアンダーシュートが発生しているか否かを自動的に判定する複数のオペアンプと、複数のオペアンプのそれぞれでオーバーシュート及びアンダーシュートが発生しないと判定されるまでメインメモリ304内部の終端抵抗値を大きい値に切り替える抵抗値切替回路321と、を備えたことを特徴とする。
【選択図】図3
Description
本発明は、メモリ制御回路、電子機器、及びメモリ制御プログラムに関する。
従来から、エレキ関係の技術者は、製作している電気機器について、実装された基板波形の品質を確保するように設計する必要がある。例えば、当該技術者は、メモリから出力されるデジタル制御信号に対してシンクロスコープで波形計測しながら、当該波形を調整する必要がある。
メモリから出力されるデジタル制御信号の波形の調整手法としては、メモリの終端抵抗値の切り替えや、信号駆動させる電流値の変更などがある。例えば、特許文献1には、メモリの終端抵抗を切り替える手法が提案されている。この特許文献1に記載された技術等を用いることで、精度良く終端抵抗値を変更できる。
このようなメモリの終端抵抗値を切り替える回路や、信号を駆動させる電流値を変更させる回路は、従来から電子機器に適用されている。図8は、従来の電気機器に搭載されているCPUチップセット周辺の電気回路を示した図である。図8に示すように、CPU801と、メモリコントローラ802と、IOコントローラ803と、メインメモリ804とが、バスにより接続されている。そして、メインメモリ804に抵抗値を切り替える抵抗値切替回路811が搭載され、メモリコントローラ802に信号を駆動させる電流値を変更させる信号駆動能力制御回路812が搭載されている。
そして、エレキ関係の技術者は、メインメモリ804から出力される、主なデジタル制御信号に対して、シンクロスコープで波形の測定と、データシートで波形品質の判断と、上述した回路(抵抗値切替回路811、及び信号駆動能力制御回路812)による波形の調整と、を繰り返す。これにより、メモリの終端抵抗値又は信号駆動させる電流値の最適な値を導き出すことができる。
しかしながら、従来の手法では、エレキ関連の技術者が手動で調整と計測とを行う必要があるため、最適な値を導き出すまでに、非常に時間を要するという問題がある。
さらには、計測する技術者毎の判断基準に微妙に相違がある。このため、実際には波形調整精度にばらつきが生じるという問題がある。
本発明は、上記に鑑みてなされたものであって、技術者を介さずに、メモリから出力される波形の調整を行うメモリ制御回路、電子機器、及びメモリ制御プログラムを提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明にかかるメモリ制御回路は、メモリに対してデータのリード又はライトが指示された場合に、当該メモリから出力されたデジタル信号の波形が、第1の閾値を超えたオーバーシュート又は、第2の閾値を下回るアンダーシュートが発生しているか否かを自動的に判定する判定手段と、前記判定手段により、前記オーバーシュート及びアンダーシュートが発生しないと判定されるまで、前記メモリから出力される前記デジタル信号の振幅を小さくする制御を行う制御手段と、を備えたことを特徴とする。
また、本発明にかかる電子機器は、データのリード及びライトが可能なメモリと、前記メモリに対してデータのリード又はライトを指示する指示手段と、前記指示手段によりメモリに対してデータのリード又はライトが指示された場合に、当該メモリから出力されたデジタル信号の波形が、第1の閾値を超えたオーバーシュート又は、第2の閾値を下回るアンダーシュートが発生しているか否かを自動的に判定する判定手段と、前記判定手段により、前記オーバーシュート及びアンダーシュートが発生しないと判定されるまで、前記メモリから出力される前記デジタル信号の振幅を小さくする制御を行う制御手段と、を備えたことを特徴とする。
メモリ制御プログラムは、メモリに対してデータのリード又はライトが指示された場合に、当該メモリから出力されたデジタル信号の波形が、第1の閾値を超えたオーバーシュート又は、第2の閾値を下回るアンダーシュートが発生しているか否かを自動的に判定する判定ステップと、前記判定手段により、前記オーバーシュート及びアンダーシュートが発生しないと判定されるまで、前記メモリから出力される前記デジタル信号の振幅を小さくする制御を行う制御ステップと、をコンピュータに実行させることを特徴とする。
本発明にかかるメモリ制御回路、電子機器、及びメモリ制御プログラムは、メモリから出力されるデジタル制御信号の波形を最適な振幅に調整できるという効果を奏する。
以下に添付図面を参照して、この発明にかかるメモリ制御回路、電子機器、及びメモリ制御プログラムの最良な実施の形態を詳細に説明する。以下に示す実施の形態では、電子機器の一実施の形態としてPOS(Point Of Sales)端末を例示する。但し、本発明を適用可能な電子機器をPOS端末に限定することはなく、終端抵抗が切り替え可能なメインメモリが搭載された電子機器であれば、あらゆる機器に適用することができる。
始めに、図1を参照して、本実施の形態となるPOS端末の概観構成を説明する。図1に示すPOS端末1は、現金等を収容するドロワ2の上に載置され、ドロワ2の引出し2aの開閉を制御する。POS端末1の正面側にはキーボード3とモードスイッチ4が設けられている。キーボード3は、オペレータが預かり金額等を入力するための操作部である。モードスイッチ4は、登録,点検,精算,設定等の各種業務モードを選択するための操作部であり、鍵により操作される。
POS端末1の正面側にはオペレータ用のメインディスプレイ5が接続され、背面側には客用のサブディスプレイ6が接続されている。メインディスプレイ5及びサブディスプレイ6は、バックライトを備えた液晶カラーディスプレイ等で構成され、販売登録された商品の品名及び価格や1取引の合計金額や釣銭額等を表示する。
POS端末1はレシート及びジャーナルを印字するR/Jプリンタ7を有し、R/Jプリンタ7により印字されたレシートはPOS端末1の正面側に形成されたレシート発行口8から発行される。POS端末1には、商品の販売登録の際に商品ラベルに印刷されたバーコードを読取るためのコードスキャナ9が接続されている。このようなPOS端末1の構成は、例えば特開2000-194940号公報に開示されているため、その詳細な説明は省略する。
〔制御系の構成〕
次に、図2を参照して、上記POS端末1の制御系の構成を説明する。
次に、図2を参照して、上記POS端末1の制御系の構成を説明する。
図2に示すPOS端末1は、制御系として、CPUチップセット201と、制御I/O202と、電源回路203と、を備える。さらに、POS端末1は、制御I/O202を介して、キーボード3と、メインディスプレイ5と、サブディスプレイ6と、コードスキャナ9等を備える。
電源回路203は、CPUチップセット201を含むPOS端末1全体に対して、駆動電力を供給する回路である。
また、CPUチップセット201は、POS端末1の全体を制御する。具体的には、CPUチップセット201は、制御I/O202を介して接続された、キーボード3と、メインディスプレイ5と、サブディスプレイ6と、コードスキャナ9と、との制御を行う。次にCPUチップセット201の具体的な構成について説明する。
図3は、CPUチップセット201に搭載された部品によるハードウェア構成を示した図である。図3に示すように、POS端末1は、CPUチップセット201内部に、CPU301と、メモリコントローラ302と、IOコントローラ303と、メインメモリ304と、第1オペアンプ305と、第2オペアンプ306と、第1ラッチ回路307と、第2ラッチ回路308と、を備えている。
本実施の形態では、POS端末1に電源を投入された直後に、これらCPUチップセット201の構成に基づいて、メインメモリ304から出力されるデジタル制御信号の波形でオーバーシュート又はアンダーシュートが生じないように調整を行うこととする。
CPU(Central Processing Unit)301は、図示しない記憶領域に格納されたプログラムに従って、POS端末1に関する処理をおこなう。その際、CPU301は、メインメモリ304を作業領域として用いる。
その際、CPU301は、図示しない記憶領域から読み出されたプログラムを実行することで、判定部331と、指示部332と、を実現する。なお、CPU301は、終端抵抗値を切り替え可能なメインメモリ304を利用可能なCPUであれば良く、例えば、Intel(登録商標)社のCore 2 Duo(登録商標)を用いることができる。
また、CPU(Central Processing Unit)301の判定部331は、後述するIOコントローラ303に入力される信号に基づいて、オーバーシュート又はアンダーシュートが発生しているか判定する。そして、指示部332は、オーバーシュート又はアンダーシュートが発生していると判定した場合には、メモリコントローラ302に対して、デジタル制御信号の波形の振幅を小さくするように指示する。また、指示部332は、メインメモリ304に対して、必要に応じて、データのリード又はライトを指示する。
メインメモリ304は、CPU301の作業領域として用いられる(図示しない)メモリ領域の他に、第1内部終端抵抗R1と、第2内部終端抵抗R2と、第3内部終端抵抗R3と、抵抗値切替回路321と、コマンド解釈回路322と、を備える。また、本実施の形態においては、メインメモリ304として、DDR2(Double Data Rate 2 SDRAM)を用いることとする。なお、メインメモリ304は、DDR2に制限するものではなく、内部で終端抵抗値を切り替え可能なメモリであればよい。例えばメインメモリとして、DDR3(Double Data Rate 3 SDRAM)を適用しても良い。
次に、メインメモリ304に対してデータのリード又はライトが指示された場合に、メインメモリ304から出力されるデジタル制御信号の波形について説明する。図4は、メインメモリ304から出力されるデジタル制御信号の波形を示したグラフである。デジタル制御信号の波形は、信号として検出する際、誤検出などを抑止するために振幅が大きい方が望ましいが、図4に示す波形のようにオーバーシュート及びアンダーシュートが生じないように調整する必要がある。なお、本実施の形態においては、第1の閾値−0.3V〜第2の閾値2.1Vの範囲内が正常な値となる。つまり、第2の閾値2.1Vの基線を越えた場合にはオーバーシュートとなり、第1の閾値−0.3を下回った場合にアンダーシュートとなる。
本実施の形態では、波形の測定対象となるデジタル制御信号として、DQS(データ・ストローブ信号)を用いることとする。DQSは、データを取り込むタイミングを調整するための制御信号とする。このように、メインメモリ304から出力される主要なデジタル制御信号を調整することで、メインメモリ304から出力される信号の波形の全体の品質を向上させることができる。なお、波形の測定対象となるデジタル制御信号は、DQSに制限するものではなく、様々な制御信号を対象として良い。
図5は、オーバーシュート又はアンダーシュートが生じたデジタル制御信号の波形を示したグラフである。図5に示す波形502は、第2の閾値2.1Vの基線を超えるとともに、第1の閾値−0.3Vの基線を下回っているためオーバーシュートとアンダーシュートとが生じている。波形501は、第1の閾値−0.3Vの基線を下回っているためアンダーシュートが生じている。さらに、波形503は、第2の閾値2.1Vの基線を越えているためオーバーシュートが生じている。これら全ての波形は、第1の閾値−0.3V以上、第2の閾値2.1V以内に収まるように調整する必要がある。そこで、本実施の形態においては、メインメモリ304内の内部終端抵抗値の切り替えと、デジタル制御信号の駆動能力の調整と、により、波形の調整を行う。
図3に戻り、コマンド解釈回路322は、コントロールバスを介して入力されたコマンドの解釈を行う。なお、入力されるコマンドの種類については、JIS等で規定されているために説明を省略する。
第1内部終端抵抗R1、第2内部終端抵抗R2、及び第3内部終端抵抗R3は、それぞれ異なる抵抗値の抵抗であり、メインメモリ304内部で切り替え可能な終端抵抗とする。
本実施の形態では、第1内部終端抵抗R1の抵抗値を55Ωとし、第2内部終端抵抗R2の抵抗値を75Ωとし、第3内部終端抵抗R3を100Ωとする。なお、本実施の形態は、3つの終端抵抗の例について説明するが、終端抵抗の数を3個に制限するものではなく、抵抗値も55,75、100Ωに制限するものでもない。
抵抗値切替回路321は、コマンド解釈回路322が抵抗値を切り替えるコマンドを入力されたと解釈した場合に、終端抵抗を、第1内部終端抵抗R1、第2内部終端抵抗R2、及び第3内部終端抵抗R3のうちいずれか一つに切り替える。本実施の形態では、第1内部終端抵抗R1がデフォルトとして用いられる終端抵抗とする。つまり、抵抗値が一番小さい終端抵抗を、デフォルトの終端抵抗としている。
そして、抵抗値切替回路321は、抵抗値を切り替えるコマンドを受け付ける毎に、第1内部終端抵抗R1から、第2内部終端抵抗R2、第3内部終端抵抗R3の順に終端抵抗を切り替える。当該切替制御により、切り替えられる度に抵抗値が大きくなるため、デジタル制御信号の波形の振幅が小さくなり、オーバーシュート又はアンダーシュートが抑えられることになる。なお、本実施の形態では、終端抵抗の切替のみでオーバーシュート又はアンダーシュートが抑止できない場合に、デジタル制御信号の駆動能力の調整を行うこととする。
メモリコントローラ302は、信号駆動能力制御回路311を備え、メインメモリ304と、CPU301と、を接続するコントローラとする。また、メモリコントローラ302は、CPU301からのコマンドに従って、コントロールバスを介して、メインメモリ304に対するコマンドを出力する。なお、メモリコントローラ302は、例えばIntel(登録商標)社のMCHに相当する。
また、メモリコントローラ302は、後述するIOコントローラ303に入力されたGP_Under信号及びGP_Over信号によりCPU301がオーバーシュート又はアンダーシュートが生じていると判定した場合に、終端抵抗値を切り替えるコマンドを、コントロールバスを介してメインメモリ304のコマンド解釈回路322に出力する。
信号駆動能力制御回路311は、メインメモリ304から出力されるデジタル制御信号の駆動能力を制御する。本実施の形態においては、信号駆動能力制御回路311は、メインメモリ304から出力されるデジタル制御信号を駆動させる電流を小さい値に切り替えることで、駆動能力を制御する。本実施の形態においては、終端抵抗値の切り替えを優先的に行い、終端抵抗値を切り替えてもなお、オーバーシュート又はアンダーシュートが生じている場合に、駆動能力を制御する。
第1オペアンプ305は、第1の閾値Vref1である−0.3Vと、メインメモリ304からデジタル制御信号(DQS)と、が入力され、第1の閾値Vref1(−0.3V)を、デジタル制御信号(DQS)が下回るか否かを自動的に判定し、判定結果を第1ラッチ回路307に出力する。
第2オペアンプ306は、第2の閾値Vref2である2.1Vと、メインメモリ304からデジタル制御信号(DQS)と、が入力され、第2の閾値Vref2(2.1V)を、デジタル制御信号(DQS)が超えるか否かを自動的に判定し、判定結果を第2ラッチ回路308に出力する。
第1ラッチ回路307は、IOコントローラ303に対して、GP_Under信号を出力する。第1ラッチ回路307は、GP_Reset信号でリセットされた後、GP_Under信号としてデフォルト値(0)を出力する。そして、第1ラッチ回路307は、第1オペアンプ305から、第1の閾値Vref1(−0.3V)をデジタル制御信号(DQS)が下回った旨の判定結果が入力された場合、GP_Reset信号でリセットされるまで、GP_Under信号としてアンダーシュートが生じたことを示す値(1)を出力する。
第2ラッチ回路308は、IOコントローラ303に対して、GP_Over信号を出力する。第2ラッチ回路308は、GP_Reset信号でリセットされた後、GP_Over信号としてデフォルト値(0)を出力する。そして、第2ラッチ回路308は、第2オペアンプ306から、第2の閾値Vref2(2.1V)をデジタル制御信号(DQS)が超えた旨の判定結果が入力された場合、GP_Reset信号でリセットされるまで、GP_Over信号としてオーバーシュートが生じたことを示す値(1)を出力する。
IOコントローラ303は、メモリコントローラ302と(図示しない)PCIバスやUSB等の他の構成要素を接続するためコントローラとする。IOコントローラ303は、メモリコントローラ302と高速なデータ転送が可能なインターフェースで接続されている。なお、IOコントローラ303は、例えばIntel(登録商標)社のICHに相当する。
また、IOコントローラ303は、第1ラッチ回路307からGP_Under信号の入力を、第2ラッチ回路308からGP_Over信号の入力を受け付ける。図6は、IOコントローラ303に入力されるGP_Under信号とGP_Over信号の出力値を示したテーブルである。図6に示すように、IOコントローラ303は、オーバーシュート(2.1Vより大きい)又はアンダーシュート(−0.3Vを下回る)を生じていない限り、GP_Under信号及びGP_Over信号として、デフォルト値である‘0’の入力を受け付ける。
IOコントローラ303は、オーバーシュート(2.1Vより大きい)が生じている場合には、GP_Over信号として‘1’の入力を受け付ける。一方、IOコントローラ303は、アンダーシュート(−0.3Vを下回る)が生じている場合には、GP_Under信号として‘1’の入力を受け付ける。そして、IOコントローラ303は、入力されたGP_Under信号及びGP_Over信号の出力値を、CPU301に通知する。
そして、CPU301の判定部331が、入力された各信号の出力値に基づいて、オーバーシュート又はアンダーシュートが発生しているか判定する。このように、CPU301の判定部331は、GP_Under信号及びGP_Over信号のいずれか一つ以上の信号で出力値‘1’の入力を受け付けた場合に、オーバーシュート又はアンダーシュートであると判定する。当該判定結果の場合に、指示部332は、オーバーシュート又はアンダーシュートが生じないように調整する旨を、メモリコントローラ302に指示する。
その後、CPU301の指示部332は、メモリコントローラ302に通知して所定時間経過した後に、IOコントローラ303にGP_Reset信号により、第1ラッチ回路307及び第2ラッチ回路308に対してリセット処理を行うよう指示する。なお、所定時間とは、終端抵抗値の切り替えやデジタル制御信号の駆動能力を調整するために要する時間とする。
そして、IOコントローラ303は、GP_Reset信号により、第1ラッチ回路307及び第2ラッチ回路308に対してリセットした後、GP_Under信号及びGP_Over信号の出力値をCPU301に通知する。そして、CPU301は、いずれか一つ以上の信号で出力値‘1’の入力を受け付けた場合、オーバーシュート又はアンダーシュートが発生していると判定し、再び、オーバーシュート又はアンダーシュートが生じないように調整する旨をメモリコントローラ302に通知する。
このような処理を、オーバーシュート又はアンダーシュートが生じていると判定されなくなるまで繰り返し行う。換言すれば、デジタル制御信号の波形が、第2の閾値Vref2を超えず、第1の閾値Vref1を下回らないと判定されるまで(GP_Under信号及びGP_Over信号でデフォルト値である‘0’が入力され続けるまで)、終端抵抗値の切り替えやデジタル制御信号の駆動能力の調整を行う。
次に、本実施の形態にかかるPOS端末1の電源投入時における、デジタル制御信号の波形調整の処理について説明する。図7は、本実施の形態にかかるPOS端末1における上述した処理の手順を示すフローチャートである。
まず、POS端末1の電源が投入された際に、メインメモリ304内部の抵抗値切替回路321は、終端抵抗として、第1内部終端抵抗R1を設定する(ステップS701)。
次に、信号駆動能力制御回路311は、メインメモリ304から出力されるデジタル制御信号の駆動能力として、電流を24mAに設定する(ステップS702)。次に、IOコントローラ303が、GP_Reset信号で第1ラッチ回路307及び第2ラッチ回路308をリセットする(ステップS703)。
そして、CPU301の指示部332が、メモリコントローラ302を介して、メインメモリ304のリード・ライトを指示する(ステップS704)。このように、当該指示に従って、メインメモリ304に対するリード・ライトが行われることで、デジタル制御信号の波形が発生する。
これにより、メインメモリ304が、波形が発生したデジタル制御信号を、第1オペアンプ305及び第2オペアンプ306に出力する(ステップS705)。
そして、第1オペアンプ305及び第2オペアンプ306のそれぞれが、入力されたデジタル制御信号の波形に基づいて、オーバーシュート又はアンダーシュートが生じているか否かの判定結果を出力する(ステップS706)。
その後、第1ラッチ回路307及び第2ラッチ回路308が、入力された判定結果をラッチし、GP_Under信号及びGP_Over信号として出力する(ステップS707)。GP_Under信号及びGP_Over信号は、IOコントローラ303に入力される。そして、IOコントローラ303はこれら信号の出力値をCPU301に出力する。そして、CPU301の判定部331は、入力信号の出力値より、オーバーシュート又はアンダーシュートが発生しているか否かを判定する(ステップS708)。
そして、CPU301の判定部331は、オーバーシュート又はアンダーシュートが発生していると判定した場合(ステップS708:Yes)、指示部332が、オーバーシュート又はアンダーシュートの発生を抑止するようメモリコントローラ302に指示する。
そして、メモリコントローラ302が、当該指示を受け付けた場合に、終端抵抗が第3内部終端抵抗R3であるか否かを判定する(ステップS709)。終端抵抗が第3内部終端抵抗R3ではないと判定した場合(ステップS709:No)、終端抵抗を切り替えるコマンドを、コントロールバスを介して、コマンド解釈回路322に出力する(ステップS710)。そして、コマンド解釈回路322が当該コマンドを解釈する。その後、抵抗値切替回路321が、当該コマンドに従って抵抗値を切り替える(ステップS711)。例えば、第1内部終端抵抗R1が設定されている場合に、第2内部終端抵抗R2に切り替える。また、第2内部終端抵抗R2が設定されている場合に、第3内部終端抵抗R3に切り替える。
一方、終端抵抗が第3内部終端抵抗R3であると判定した場合(ステップS709:Yes)、信号駆動能力制御回路311が、デジタル制御信号の駆動能力を低くするために、電流を小さくする制御を行う(ステップS712)。ステップS710の制御が行われる毎に、24mA、16mA、8mA、4mAの順に電流を小さくする制御を行うこととする。
そして、ステップS711又はステップS712の処理が行われた後、再びステップS702から開始される。
一方、CPU301の判定部331は、オーバーシュート又はアンダーシュートが発生していないと判定した場合(ステップS708:No)、正常に処理がおこなわれていると判定して、処理を終了する。
上述した処理手順により、アンダーシュートやオーバーシュートが生じないようデジタル制御信号を調整することが可能となる。
なお、本実施の形態では、デジタル制御信号がアンダーシュートやオーバーシュートが生じないよう調整するのみであったが、これ以外の要素を考慮した上でデジタル制御信号を調整しても良い。調整する要素としては、例えば立ち上がり時間か、立ち下がり時間等が考えられる。
本実施の形態では、第1の閾値−0.3V以上で第2の閾値2.1V以内が適切な例について説明したが、閾値をこれらの値に制限するものではなく、規格等に応じて異なる値となる。
本実施の形態にかかるPOS端末1は、メインメモリ304から出力されるデジタル制御信号の波形を最適な振幅に調整できる。また、本実施の形態にかかるPOS端末1では、測定対象となるデジタル制御信号が第1の閾値及び第2の閾値の範囲内に収まるように調整するため、波形調整制度のばらつきを抑止することができる。
本実施の形態にかかるPOS端末1では、上述したように処理をおこなうことで、メインメモリ304から出力される各デジタル制御信号の波形を短期間且つ高い精度で調整することができる。また、POS端末1では、主なデジタル制御信号の波形を適切に調整することで、メインメモリ304から出力される各信号の波形の品質も向上させることができる。また、自動的に調整することで、人件費が削減できるため、開発費の削減に寄与することができる。
なお、本実施の形態においては、CPU301で実行されるメモリ制御プログラムは、予め組み込まれて提供される。
本実施の形態にかかるCPU301で実行されるメモリ制御プログラムは、インストール可能な形式又は実行可能な形式のファイルでCD−ROM、フレキシブルディスク(FD)、CD−R、DVD(Digital Versatile Disk)等のコンピュータで読み取り可能な記録媒体に記録して提供するように構成してもよい。
さらに、本実施の形態にかかるCPU301で実行されるメモリ制御プログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施の形態にかかるプログラマブルIC301で実行される電源制御プログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。
本実施の形態にかかるCPU301で実行されるメモリ制御プログラムは、上述した各部(判定部、指示部)を含むモジュール構成となっており、実際のハードウェアとしては、CPU301が、図示しないROMから電源制御プログラムを読み出して実行することにより上記各部が主記憶装置上にロードされ、判定部、指示部が主記憶装置上に生成されるようになっている。
また、本実施の形態では、POS端末1に適用した例について説明したが、他の組み込み系電子機器に適用しても良い。適用可能な組み込み系電子機器としては、例えば携帯可能なデジタルカメラなどがある。
以上のように、本発明にかかるメモリ制御回路、電子機器、及びメモリ制御プログラムは、メモリの制御に有用であり、特に、メモリから出力される信号の波形の調整に適している。
1 POS端末
201 CPUチップセット
202 制御I/O
203 電源回路
301 CPU
302 メモリコントローラ
303 IOコントローラ
304 メインメモリ
305 第1オペアンプ
306 第2オペアンプ
307 第1ラッチ回路
308 第2ラッチ回路
311 信号駆動能力制御回路
321 抵抗値切替回路
322 コマンド解釈回路
201 CPUチップセット
202 制御I/O
203 電源回路
301 CPU
302 メモリコントローラ
303 IOコントローラ
304 メインメモリ
305 第1オペアンプ
306 第2オペアンプ
307 第1ラッチ回路
308 第2ラッチ回路
311 信号駆動能力制御回路
321 抵抗値切替回路
322 コマンド解釈回路
Claims (6)
- メモリに対してデータのリード又はライトが指示された場合に、当該メモリから出力されたデジタル信号の波形が、第1の閾値を超えたオーバーシュート又は、第2の閾値を下回るアンダーシュートが発生しているか否かを自動的に判定する判定手段と、
前記判定手段により、前記オーバーシュート及びアンダーシュートが発生しないと判定されるまで、前記メモリから出力される前記デジタル信号の振幅を小さくする制御を行う制御手段と、
を備えたことを特徴とするメモリ制御回路。 - 前記制御手段は、前記判定手段によりオーバーシュート又はアンダーシュートであると判定された場合に、前記メモリ内部の終端抵抗値を大きい値に切り替える、又は前記メモリから出力される前記デジタル信号を駆動させる電流を小さい値に切り替えること、
を特徴とする請求項1に記載のメモリ制御回路。 - 前記制御手段は、前記メモリから出力される前記デジタル信号を駆動させる電流を小さい値に切り替えることよりも優先的に、前記メモリ内部の終端抵抗値を大きい値に切り替えること、
を特徴とする請求項2に記載のメモリ制御回路。 - 前記判定手段は、前記メモリから出力されたデジタル信号と、第1の閾値を示す電圧又は第2の閾値を示す電圧と、が入力されたオペアンプであること、を特徴とする請求項1乃至3のいずれか一つに記載のメモリ制御回路。
- データのリード及びライトが可能なメモリと、
前記メモリに対してデータのリード又はライトを指示する指示手段と、
前記指示手段によりメモリに対してデータのリード又はライトが指示された場合に、当該メモリから出力されたデジタル信号の波形が、第1の閾値を超えたオーバーシュート又は、第2の閾値を下回るアンダーシュートが発生しているか否かを自動的に判定する判定手段と、
前記判定手段により、前記オーバーシュート及びアンダーシュートが発生しないと判定されるまで、前記メモリから出力される前記デジタル信号の振幅を小さくする制御を行う制御手段と、
を備えたことを特徴とする電子機器。 - メモリに対してデータのリード又はライトが指示された場合に、当該メモリから出力されたデジタル信号の波形が、第1の閾値を超えたオーバーシュート又は、第2の閾値を下回るアンダーシュートが発生しているか否かを自動的に判定する判定ステップと、
前記判定ステップにより、前記オーバーシュート及びアンダーシュートが発生しないと判定されるまで、前記メモリから出力される前記デジタル信号の振幅を小さくする指示を行う指示ステップと、
をコンピュータに実行させるためのメモリ制御プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009235515A JP2011081733A (ja) | 2009-10-09 | 2009-10-09 | メモリ制御回路、電子機器、及びメモリ制御プログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009235515A JP2011081733A (ja) | 2009-10-09 | 2009-10-09 | メモリ制御回路、電子機器、及びメモリ制御プログラム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011081733A true JP2011081733A (ja) | 2011-04-21 |
Family
ID=44075701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009235515A Pending JP2011081733A (ja) | 2009-10-09 | 2009-10-09 | メモリ制御回路、電子機器、及びメモリ制御プログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011081733A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9917583B2 (en) | 2014-03-20 | 2018-03-13 | Nec Corporation | Termination apparatus, termination control method, and storage medium on which termination control program has been stored |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10198473A (ja) * | 1996-11-18 | 1998-07-31 | Hitachi Ltd | 終端抵抗制御型バスシステム |
JP2000267772A (ja) * | 1999-03-15 | 2000-09-29 | Nec Corp | 高速バス回路装置及びインピーダンス制御方法 |
JP2002132700A (ja) * | 2000-10-25 | 2002-05-10 | Casio Electronics Co Ltd | メモリモジュールへの電力供給制御装置 |
JP2003304150A (ja) * | 2002-04-10 | 2003-10-24 | Mitsubishi Electric Corp | 半導体記憶装置およびそれを用いたメモリシステム |
-
2009
- 2009-10-09 JP JP2009235515A patent/JP2011081733A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10198473A (ja) * | 1996-11-18 | 1998-07-31 | Hitachi Ltd | 終端抵抗制御型バスシステム |
JP2000267772A (ja) * | 1999-03-15 | 2000-09-29 | Nec Corp | 高速バス回路装置及びインピーダンス制御方法 |
JP2002132700A (ja) * | 2000-10-25 | 2002-05-10 | Casio Electronics Co Ltd | メモリモジュールへの電力供給制御装置 |
JP2003304150A (ja) * | 2002-04-10 | 2003-10-24 | Mitsubishi Electric Corp | 半導体記憶装置およびそれを用いたメモリシステム |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9917583B2 (en) | 2014-03-20 | 2018-03-13 | Nec Corporation | Termination apparatus, termination control method, and storage medium on which termination control program has been stored |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW533760B (en) | Thermal control for a test and measurement instrument | |
JP5720098B2 (ja) | ヘッド素子の動作確認機構、ヘッド素子の動作確認方法 | |
US20070288769A1 (en) | Method for increasing the data processing capability of a computer system | |
US8902681B2 (en) | Setting a reference voltage in a memory controller trained to a memory device | |
US20190227609A1 (en) | Electronic apparatus and control method of electronic apparatus | |
US8836352B2 (en) | System and method for using an integrated circuit pin as both a current limiting input and an open-drain output | |
US20120098916A1 (en) | Printing apparatus | |
CN100471679C (zh) | 通过检测热打印头类型来形成图像的装置和方法 | |
JP2011081733A (ja) | メモリ制御回路、電子機器、及びメモリ制御プログラム | |
CN101620880B (zh) | 存储器控制器、pcb、计算机系统及存储器调整方法 | |
US20170157948A1 (en) | Printing device, control method, and printing system | |
JP2014030946A (ja) | 電子機器およびプログラム | |
US20120267954A1 (en) | Load line calibration device | |
US20170075399A1 (en) | Cooling system for a processor | |
TWI416152B (zh) | Test equipment, calibration methods and program products | |
JP6682906B2 (ja) | 印刷装置、制御方法、及び、印刷システム | |
JP2010280199A (ja) | プリンタ装置及びプログラム | |
JP2011081734A (ja) | 電源制御装置、電子機器、及び電源制御プログラム | |
JP5915704B2 (ja) | ヘッド素子数確認方法及びヘッド素子数確認機構 | |
JP2011193555A (ja) | 電圧可変回路および情報処理装置 | |
KR100677631B1 (ko) | 정착 가열 롤러를 위한 전력 제어 방법 및 장치 | |
JP2011192107A (ja) | 制御装置、記録システム、制御装置の制御方法、及び、プログラム | |
KR100573683B1 (ko) | 냉각팬 제어 방법 및 장치 | |
JP2006062085A (ja) | サーマルプリンタ | |
JP2021095255A (ja) | 検出センサの感度調整方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120918 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120925 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121106 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121127 |