JP2002132700A - メモリモジュールへの電力供給制御装置 - Google Patents
メモリモジュールへの電力供給制御装置Info
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- JP2002132700A JP2002132700A JP2000326161A JP2000326161A JP2002132700A JP 2002132700 A JP2002132700 A JP 2002132700A JP 2000326161 A JP2000326161 A JP 2000326161A JP 2000326161 A JP2000326161 A JP 2000326161A JP 2002132700 A JP2002132700 A JP 2002132700A
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Abstract
(57)【要約】
【課題】 本発明は、ＡＳＩＣ（application specific
integrated circuit ）等のＩＣへの電力供給制御装置
に関し、特に出力信号の波形状態から、その信号の負荷
を想定し、出力電流値を変更できる出力バッファの設定
値を変更することにより、適正な信号波形を生成するこ
とができる制御回路を提供するものである。 【解決手段】 メモリコントローラ５はＣＰＵ３から出
力される制御信号によって、電力供給回路６に駆動信号
を供給し、初期時最小の数のバッファ６ａ〜６ｄを駆動
し、メモリモジュール１に電流を供給してメモリモジュ
ール１を駆動する。判定回路７ではメモリモジュール１
から出力される出力信号（出力波形）/ Ｒ’とメモリコ
ントローラ５から出力される駆動信号（信号波形）/ Ｒ
を比較し、両信号波形の波形レベルが一致するまで電力
供給回路６のバッファ６ａ〜６ｄを順次駆動し、メモリ
モジュール１への供給電流を増す。このように構成する
ことにより、順次メモリモジュール１への供給電流を増
加してゆき、最終的に最適な供給電流を設定する。
integrated circuit ）等のＩＣへの電力供給制御装置
に関し、特に出力信号の波形状態から、その信号の負荷
を想定し、出力電流値を変更できる出力バッファの設定
値を変更することにより、適正な信号波形を生成するこ
とができる制御回路を提供するものである。 【解決手段】 メモリコントローラ５はＣＰＵ３から出
力される制御信号によって、電力供給回路６に駆動信号
を供給し、初期時最小の数のバッファ６ａ〜６ｄを駆動
し、メモリモジュール１に電流を供給してメモリモジュ
ール１を駆動する。判定回路７ではメモリモジュール１
から出力される出力信号（出力波形）/ Ｒ’とメモリコ
ントローラ５から出力される駆動信号（信号波形）/ Ｒ
を比較し、両信号波形の波形レベルが一致するまで電力
供給回路６のバッファ６ａ〜６ｄを順次駆動し、メモリ
モジュール１への供給電流を増す。このように構成する
ことにより、順次メモリモジュール１への供給電流を増
加してゆき、最終的に最適な供給電流を設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＳＩＣ（applic
ation specific integrated circuit ）等のＩＣへの電
力供給制御装置に関する。
ation specific integrated circuit ）等のＩＣへの電
力供給制御装置に関する。
【０００２】
【従来の技術】今日、多くの電子機器にＩＣ（integrat
ed circuit）が使用され、特に注文設計による特定用途
向けＩＣであるＡＳＩＣは、例えば仕様の異なるノート
パソコン等に使用されている。そして、ＡＳＩＣの中に
は、出力電流を段階的にプログラマブルに可変可能な出
力バッファを持つタイプもある。
ed circuit）が使用され、特に注文設計による特定用途
向けＩＣであるＡＳＩＣは、例えば仕様の異なるノート
パソコン等に使用されている。そして、ＡＳＩＣの中に
は、出力電流を段階的にプログラマブルに可変可能な出
力バッファを持つタイプもある。
【０００３】このようなＡＳＩＣは、例えば前もってメ
モリモジュールの有無を検出し、メモリモジュールの数
が多い時には、出力電流が大きくなるようにバッファの
出力電流を増減し、適正な波形が得られるように制御し
ている。
モリモジュールの有無を検出し、メモリモジュールの数
が多い時には、出力電流が大きくなるようにバッファの
出力電流を増減し、適正な波形が得られるように制御し
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
方式では、上記のようにメモリモジュールの数によって
出力電流を決定しているので、メモリモジュール上の負
荷容量は前もって想定した容量と一致していなければ、
想定した波形にはならない。例えば、図９に示すような
メモリモジュールを想定していたにも関わらず、実際に
挿入されたメモリモジュールの構成が図１０に示す場
合、データ以外の信号負荷が２倍になる。かかる場合、
メモリモジュールの出力波形には、いわゆる“なまり”
を生じることになる。一方、上記と逆である場合には、
供給電流が大きすぎ、高調波を生じる。
方式では、上記のようにメモリモジュールの数によって
出力電流を決定しているので、メモリモジュール上の負
荷容量は前もって想定した容量と一致していなければ、
想定した波形にはならない。例えば、図９に示すような
メモリモジュールを想定していたにも関わらず、実際に
挿入されたメモリモジュールの構成が図１０に示す場
合、データ以外の信号負荷が２倍になる。かかる場合、
メモリモジュールの出力波形には、いわゆる“なまり”
を生じることになる。一方、上記と逆である場合には、
供給電流が大きすぎ、高調波を生じる。
【０００５】図１１（ａ）〜（ｃ）は上記出力波形を示
す図である。ここで、同図（ｂ）に示す出力波形はメモ
リモジュールに適正な電流供給が行われ、出力波形にな
まりも高調波もない波形を示し、同図（ａ）に示す出力
波形はメモリモジュールに必要以上の電流供給が行わ
れ、出力波形に高調波が発生した場合を示し、同図
（ｃ）に示す出力波形はメモリモジュールに供給される
電流が不充分であり、出力波形になまりが発生した場合
を示す。
す図である。ここで、同図（ｂ）に示す出力波形はメモ
リモジュールに適正な電流供給が行われ、出力波形にな
まりも高調波もない波形を示し、同図（ａ）に示す出力
波形はメモリモジュールに必要以上の電流供給が行わ
れ、出力波形に高調波が発生した場合を示し、同図
（ｃ）に示す出力波形はメモリモジュールに供給される
電流が不充分であり、出力波形になまりが発生した場合
を示す。
【０００６】したがって、上記図１１（ａ）や（ｂ）に
示す出力波形を各種制御に使用し、又はデータとして使
用する場合、誤動作の原因になる。本発明は出力信号の
波形状態から、その信号の負荷を想定し、出力電流値を
変更できる出力バッファの設定値を変更することによ
り、適正な信号波形を生成することができるメモリモジ
ュールへの電力供給制御装置を提供するものである。
示す出力波形を各種制御に使用し、又はデータとして使
用する場合、誤動作の原因になる。本発明は出力信号の
波形状態から、その信号の負荷を想定し、出力電流値を
変更できる出力バッファの設定値を変更することによ
り、適正な信号波形を生成することができるメモリモジ
ュールへの電力供給制御装置を提供するものである。
【０００７】また、出力信号の波形状態から、その信号
の遅延時間を想定し、アクセスタイミングを変更するこ
とにより、デバイスのスペック条件に合ったタイミング
でアクセスすることができるメモリモジュールへの電力
供給制御装置を提供するものである。
の遅延時間を想定し、アクセスタイミングを変更するこ
とにより、デバイスのスペック条件に合ったタイミング
でアクセスすることができるメモリモジュールへの電力
供給制御装置を提供するものである。
【０００８】
【課題を解決するための手段】上記課題は、請求項１記
載の発明によれば、メモリモジュールに電力を供給する
電力供給手段と、該電力供給手段が前記メモリモジュー
ルに電力を供給する際の信号波形と、該メモリモジュー
ルからの出力波形を比較する比較手段と、該比較結果に
おいて、前記信号波形と出力波形が不一致であるとき、
前記電力供給手段から記メモリモジュールに供給する電
力を増加し、前記両波形が一致するまで前記同じ処理を
継続する制御手段とを有するメモリモジュールへの電力
供給制御装置を提供することによって達成できる。
載の発明によれば、メモリモジュールに電力を供給する
電力供給手段と、該電力供給手段が前記メモリモジュー
ルに電力を供給する際の信号波形と、該メモリモジュー
ルからの出力波形を比較する比較手段と、該比較結果に
おいて、前記信号波形と出力波形が不一致であるとき、
前記電力供給手段から記メモリモジュールに供給する電
力を増加し、前記両波形が一致するまで前記同じ処理を
継続する制御手段とを有するメモリモジュールへの電力
供給制御装置を提供することによって達成できる。
【０００９】ここで、上記メモリモジュールは、例えば
ＡＳＩＣ等のＩＣ回路に使用され、使用されるモジュー
ルの数が外部から分からない。また、上記信号波形と出
力波形の比較は、例えば遅延回路を使用し、上記信号波
形に対して出力波形を一定時間遅らせたタイミングで比
較する。
ＡＳＩＣ等のＩＣ回路に使用され、使用されるモジュー
ルの数が外部から分からない。また、上記信号波形と出
力波形の比較は、例えば遅延回路を使用し、上記信号波
形に対して出力波形を一定時間遅らせたタイミングで比
較する。
【００１０】このように構成することにより、上記出力
波形が例えば供給電力の不足等によってなまっている場
合、両波形のレベルが一致せず供給電力の不足を判断で
き、従ってこのような場合、上記電力供給手段から供給
する電力を増加し、メモリモジュールへの供給電力不足
を解消する。
波形が例えば供給電力の不足等によってなまっている場
合、両波形のレベルが一致せず供給電力の不足を判断で
き、従ってこのような場合、上記電力供給手段から供給
する電力を増加し、メモリモジュールへの供給電力不足
を解消する。
【００１１】請求項２の記載は、請求項１記載の発明に
おいて、前記不一致は、前記信号波形と出力波形の波形
レベルで判断する構成である。この場合、波形レベルの
比較は所定のしきい値を設定し、信号波形と出力波形を
比較する。このように構成することにより、容易に信号
レベルの比較を行うことができる。
おいて、前記不一致は、前記信号波形と出力波形の波形
レベルで判断する構成である。この場合、波形レベルの
比較は所定のしきい値を設定し、信号波形と出力波形を
比較する。このように構成することにより、容易に信号
レベルの比較を行うことができる。
【００１２】請求項３の記載は、請求項１記載の発明に
おいて、前記信号波形と出力波形が不一致であるとき、
アクセスタイミングを遅らせる制御を行う構成である。
このように構成することにより、例えば上記電力供給手
段からの電力供給によっても出力波形のなまりが解消さ
れず、供給電力不足である場合の対応手段となる。
おいて、前記信号波形と出力波形が不一致であるとき、
アクセスタイミングを遅らせる制御を行う構成である。
このように構成することにより、例えば上記電力供給手
段からの電力供給によっても出力波形のなまりが解消さ
れず、供給電力不足である場合の対応手段となる。
【００１３】上記課題は、請求項４記載の発明によれ
ば、メモリモジュールに電力を供給する電力供給手段
と、該電力供給手段が前記メモリモジュールに電力を供
給する際の信号波形と、該メモリモジュールからの出力
波形を比較する比較手段と、該比較結果において、前記
信号波形と出力波形が不一致である時間を計測し、該不
一致である時間が所定時間を越えるとき、前記電力供給
手段からメモリモジュールに供給する電力を増加し、前
記不一致である時間が所定時間になるまで同じ処理を継
続する制御手段とを有するメモリモジュールへの電力供
給制御装置を提供することによって達成できる。
ば、メモリモジュールに電力を供給する電力供給手段
と、該電力供給手段が前記メモリモジュールに電力を供
給する際の信号波形と、該メモリモジュールからの出力
波形を比較する比較手段と、該比較結果において、前記
信号波形と出力波形が不一致である時間を計測し、該不
一致である時間が所定時間を越えるとき、前記電力供給
手段からメモリモジュールに供給する電力を増加し、前
記不一致である時間が所定時間になるまで同じ処理を継
続する制御手段とを有するメモリモジュールへの電力供
給制御装置を提供することによって達成できる。
【００１４】本例は遅延回路を使用することなく、信号
波形と出力波形が不一致である時間を計測し、この不一
致時間が所定時間になるまで上記電力供給手段からメモ
リモジュールに電力を供給する。そして、例えば上記所
定時間を前述の遅延時間に対応させることによって、上
記電力供給手段から供給する電力を増加し、メモリモジ
ュールへの供給電力不足を解消できる。
波形と出力波形が不一致である時間を計測し、この不一
致時間が所定時間になるまで上記電力供給手段からメモ
リモジュールに電力を供給する。そして、例えば上記所
定時間を前述の遅延時間に対応させることによって、上
記電力供給手段から供給する電力を増加し、メモリモジ
ュールへの供給電力不足を解消できる。
【００１５】請求項５の記載は、請求項４記載の発明に
おいて、前記信号波形と出力波形が不一致であるとき、
アクセスタイミングを遅らせる制御を行う構成である。
このように構成することにより、例えば上記電力供給手
段からの電力供給によっても出力波形のなまりが解消さ
れず、供給電力不足である場合の対応手段となる。
おいて、前記信号波形と出力波形が不一致であるとき、
アクセスタイミングを遅らせる制御を行う構成である。
このように構成することにより、例えば上記電力供給手
段からの電力供給によっても出力波形のなまりが解消さ
れず、供給電力不足である場合の対応手段となる。
【００１６】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。 ＜第１の実施形態＞図１は本発明の第１の実施形態を説
明する回路図である。
て、図面を参照しながら説明する。 ＜第１の実施形態＞図１は本発明の第１の実施形態を説
明する回路図である。
【００１７】同図において、本例のメモリモジュールへ
の電力供給制御装置は、メモリモジュール１、メモリモ
ジュールへの電力供給を行う電力供給部２、ＣＰＵ３、
及び遅延回路４で構成されている。メモリモジュール１
はＳＤＲＡＭ等を複数搭載したモジュールで構成され、
例えば本例では３個のモジュールを有する。尚、外部か
ら上記メモリモジュール１の負荷容量は分からない。
の電力供給制御装置は、メモリモジュール１、メモリモ
ジュールへの電力供給を行う電力供給部２、ＣＰＵ３、
及び遅延回路４で構成されている。メモリモジュール１
はＳＤＲＡＭ等を複数搭載したモジュールで構成され、
例えば本例では３個のモジュールを有する。尚、外部か
ら上記メモリモジュール１の負荷容量は分からない。
【００１８】上記メモリモジュール１は抵抗Ｒ１を介し
て電力供給部２に接続されている。電力供給部２はメモ
リコントローラ５、パワートランジスタ等で構成される
電力供給回路６、及び判定回路７で構成されている。メ
モリコントローラ５はＣＰＵ３の制御に従って電力供給
回路６に駆動信号を出力し、必要な数の電力供給回路６
を駆動する。
て電力供給部２に接続されている。電力供給部２はメモ
リコントローラ５、パワートランジスタ等で構成される
電力供給回路６、及び判定回路７で構成されている。メ
モリコントローラ５はＣＰＵ３の制御に従って電力供給
回路６に駆動信号を出力し、必要な数の電力供給回路６
を駆動する。
【００１９】電力供給回路６は４個のバッファ６ａ〜６
ｄで構成され、メモリコントローラ５から供給される駆
動信号に従って駆動する。したがって、４個のバッファ
６ａ〜６ｄの中の何れか１個、２個、３個、又は４個全
てを駆動し、メモリモジュール１に電力供給を行う。
ｄで構成され、メモリコントローラ５から供給される駆
動信号に従って駆動する。したがって、４個のバッファ
６ａ〜６ｄの中の何れか１個、２個、３個、又は４個全
てを駆動し、メモリモジュール１に電力供給を行う。
【００２０】判定回路７にはメモリコントローラ５から
駆動信号（信号波形）/ Ｒと、メモリモジュール１から
出力される出力信号（出力波形）/ Ｒ’が入力し、両信
号の波形レベルの一致を判定する。また、判定回路７の
判定処理のタイミングは、次に説明する遅延回路４から
の出力信号に従う。
駆動信号（信号波形）/ Ｒと、メモリモジュール１から
出力される出力信号（出力波形）/ Ｒ’が入力し、両信
号の波形レベルの一致を判定する。また、判定回路７の
判定処理のタイミングは、次に説明する遅延回路４から
の出力信号に従う。
【００２１】遅延回路４は上記駆動信号（信号波形）/
Ｒと出力信号（出力波形）/ Ｒ’の供給タイミングを設
定する回路であり、クロックジェネレータ４ａと、抵抗
Ｒ２、コンデンサＣの時定数回路で構成されている。ク
ロックジェネレータ４ａは一定周波数のクロック信号を
出力し、前述のメモリコントローラ５にクロック信号
（ＣＬＫ−Ａ）として出力する。また、クロックジェネ
レータ４ａから出力されるクロック信号は、上記抵抗Ｒ
２とコンデンサＣで構成される時定数回路によって所定
時間遅延され、クロック信号（ＣＬＫ−Ｂ）として判定
回路７に出力される。尚、抵抗Ｒ２とコンデンサＣによ
って構成される時定数回路は、抵抗Ｒ２の抵抗値及びコ
ンデンサＣの容量を適当に設定することによって所定時
間の設定が行える。尚、この所定時間の具体的な設定に
ついては後述する。以上の構成において、以下に図２に
示すフローチャートに従って本例の処理動作を説明す
る。
Ｒと出力信号（出力波形）/ Ｒ’の供給タイミングを設
定する回路であり、クロックジェネレータ４ａと、抵抗
Ｒ２、コンデンサＣの時定数回路で構成されている。ク
ロックジェネレータ４ａは一定周波数のクロック信号を
出力し、前述のメモリコントローラ５にクロック信号
（ＣＬＫ−Ａ）として出力する。また、クロックジェネ
レータ４ａから出力されるクロック信号は、上記抵抗Ｒ
２とコンデンサＣで構成される時定数回路によって所定
時間遅延され、クロック信号（ＣＬＫ−Ｂ）として判定
回路７に出力される。尚、抵抗Ｒ２とコンデンサＣによ
って構成される時定数回路は、抵抗Ｒ２の抵抗値及びコ
ンデンサＣの容量を適当に設定することによって所定時
間の設定が行える。尚、この所定時間の具体的な設定に
ついては後述する。以上の構成において、以下に図２に
示すフローチャートに従って本例の処理動作を説明す
る。
【００２２】先ず、メモリモジュール１、電力供給部
２、ＣＰＵ３、遅延回路４を駆動し、ＣＰＵ３の制御に
従ってメモリコントローラ５から駆動信号（信号波形）
/ Ｒを電力供給回路６に出力し、電力供給回路６を駆動
する。このとき、上記駆動信号（信号波形）/ Ｒの出力
タイミングは、クロックジェネレータ４ａから出力され
るクロック信号（ＣＬＫ−Ａ）の出力タイミングであ
る。
２、ＣＰＵ３、遅延回路４を駆動し、ＣＰＵ３の制御に
従ってメモリコントローラ５から駆動信号（信号波形）
/ Ｒを電力供給回路６に出力し、電力供給回路６を駆動
する。このとき、上記駆動信号（信号波形）/ Ｒの出力
タイミングは、クロックジェネレータ４ａから出力され
るクロック信号（ＣＬＫ−Ａ）の出力タイミングであ
る。
【００２３】また、初期時メモリモジュール１からの出
力信号（出力波形）/ Ｒ’が最小になるように制御する
（ステップ（以下、ＳＴで示す）。具体的には、例えば
電力供給回路６（バッファ６ａ〜６ｄ）の中の１個の供
給回路のみを駆動し、メモリモジュール１へ最小の電力
を供給する。
力信号（出力波形）/ Ｒ’が最小になるように制御する
（ステップ（以下、ＳＴで示す）。具体的には、例えば
電力供給回路６（バッファ６ａ〜６ｄ）の中の１個の供
給回路のみを駆動し、メモリモジュール１へ最小の電力
を供給する。
【００２４】次に、判定回路７では上記出力信号（出力
波形）/ Ｒ’とメモリコントローラ５から出力される駆
動信号（信号波形）/ Ｒを比較し、両波形のレベルをチ
ェックする（ＳＴ２）。ここで、図３及び図４は上記判
定回路７の判定処理を説明する図である。尚、両図に示
すクロック信号（ＣＬＫ−Ａ）とクロック信号（ＣＬＫ
−Ｂ）間のタイムラグＴは前述の時定数回路が生成する
所定時間であり、メモリモジュール１に対して最小の電
力供給を行った場合になまりを発生させず最適な出力信
号（出力波形）/ Ｒ’を得ることができる時間である。
波形）/ Ｒ’とメモリコントローラ５から出力される駆
動信号（信号波形）/ Ｒを比較し、両波形のレベルをチ
ェックする（ＳＴ２）。ここで、図３及び図４は上記判
定回路７の判定処理を説明する図である。尚、両図に示
すクロック信号（ＣＬＫ−Ａ）とクロック信号（ＣＬＫ
−Ｂ）間のタイムラグＴは前述の時定数回路が生成する
所定時間であり、メモリモジュール１に対して最小の電
力供給を行った場合になまりを発生させず最適な出力信
号（出力波形）/ Ｒ’を得ることができる時間である。
【００２５】尚、図５（ａ）は出力波形になまりを発生
させることなく、最適な出力波形の例である。また、同
図（ｂ）は前述のようになまりが発生した出力波形を示
す。したがって、判定回路７において、駆動信号（信号
波形）/ Ｒと出力信号（出力波形）/ Ｒ’が図３に示す
状態であるとき、波形なまりもなく、両信号の波形レベ
ルは一致している。この場合、メモリモジュール１への
電力供給は適切であると判定し（ＳＴ２が信号遅延非検
出）、設定値の変更処理を完了する（ＳＴ３）。すなわ
ち、この場合には電力供給回路６から供給される電力が
適切であると判定され、例えば電力供給回路６の中の１
個のバッファのみが駆動して電力供給を行う状態に設定
される。
させることなく、最適な出力波形の例である。また、同
図（ｂ）は前述のようになまりが発生した出力波形を示
す。したがって、判定回路７において、駆動信号（信号
波形）/ Ｒと出力信号（出力波形）/ Ｒ’が図３に示す
状態であるとき、波形なまりもなく、両信号の波形レベ
ルは一致している。この場合、メモリモジュール１への
電力供給は適切であると判定し（ＳＴ２が信号遅延非検
出）、設定値の変更処理を完了する（ＳＴ３）。すなわ
ち、この場合には電力供給回路６から供給される電力が
適切であると判定され、例えば電力供給回路６の中の１
個のバッファのみが駆動して電力供給を行う状態に設定
される。
【００２６】一方、駆動信号（信号波形）/ Ｒと出力信
号（出力波形）/ Ｒ’が図４に示す状態であるとき、波
形なまりがあり、両信号の波形レベルは一致しない。す
なわち、図４に示すように出力信号（出力波形）/ Ｒ’
のハイレベルのしきい値をＡとし、ローレベルのしきい
値をＡ’とすれば、両波形のレベルは一致しない。この
場合には電力供給回路６から供給される電力が不充分で
あり、波形なまりが発生したものと判定し（ＳＴ２が信
号遅延検出）、メモリモジュール１への電力供給を増加
させるべく、バッファ６ａ〜６ｄの駆動を１段階増し、
より多く電流をメモリモジュール１へ供給する（ＳＴ
４）。
号（出力波形）/ Ｒ’が図４に示す状態であるとき、波
形なまりがあり、両信号の波形レベルは一致しない。す
なわち、図４に示すように出力信号（出力波形）/ Ｒ’
のハイレベルのしきい値をＡとし、ローレベルのしきい
値をＡ’とすれば、両波形のレベルは一致しない。この
場合には電力供給回路６から供給される電力が不充分で
あり、波形なまりが発生したものと判定し（ＳＴ２が信
号遅延検出）、メモリモジュール１への電力供給を増加
させるべく、バッファ６ａ〜６ｄの駆動を１段階増し、
より多く電流をメモリモジュール１へ供給する（ＳＴ
４）。
【００２７】このようにして、メモリモジュール１への
電力供給を増加させた後、再度判定回路７による波形な
まりのチェックを行う（ＳＴ２）。そして、同様の波形
レベルの一致、不一致を判断し、不一致であれば電力供
給回路６からの電力供給を更に１段階増加する（ＳＴ２
が信号遅延検出、ＳＴ４）。
電力供給を増加させた後、再度判定回路７による波形な
まりのチェックを行う（ＳＴ２）。そして、同様の波形
レベルの一致、不一致を判断し、不一致であれば電力供
給回路６からの電力供給を更に１段階増加する（ＳＴ２
が信号遅延検出、ＳＴ４）。
【００２８】以下同様にして判定回路７によるチェック
処理を継続し、電力供給回路６から最適な電力供給を行
う。このように制御することによって、メモリモジュー
ル１には最適な駆動電力が供給され、波形なまりのない
前述の図５（ａ）に示す出力信号（出力波形）/ Ｒ’を
得ることができる。 ＜第２の実施形態＞次に、本発明の第２の実施形態につ
いて説明する。
処理を継続し、電力供給回路６から最適な電力供給を行
う。このように制御することによって、メモリモジュー
ル１には最適な駆動電力が供給され、波形なまりのない
前述の図５（ａ）に示す出力信号（出力波形）/ Ｒ’を
得ることができる。 ＜第２の実施形態＞次に、本発明の第２の実施形態につ
いて説明する。
【００２９】本例においても基本的には前述の図１の回
路を使用するが、遅延回路４の時定数回路に代えて不図
示の高周波作成回路を使用する構成である。したがっ
て、以下の説明において、クロックジェネレータ４ａか
ら出力されるクロック信号は同じ（ＣＬＫ−Ａ）を使用
するが、判定回路７に供給されるクロック信号はより高
周波な（ＣＬＫ−Ｂ）’とする。
路を使用するが、遅延回路４の時定数回路に代えて不図
示の高周波作成回路を使用する構成である。したがっ
て、以下の説明において、クロックジェネレータ４ａか
ら出力されるクロック信号は同じ（ＣＬＫ−Ａ）を使用
するが、判定回路７に供給されるクロック信号はより高
周波な（ＣＬＫ−Ｂ）’とする。
【００３０】図６は本例の処理を説明するタイムチャー
トである。上記のように、クロックジェネレータ４ａか
らは前述と同じタイミングでクロック信号（ＣＬＫ−
Ａ）が出力され、一方判定回路７には高周波なクロック
信号（ＣＬＫ−Ｂ）’が供給される。また、メモリコン
トローラ５からは図６に示すタイミングで（上記クロッ
ク信号（ＣＬＫ−Ａ）の出力タイミングに同期して）、
出力信号（出力波形）/Ｒ’が判定回路７に出力され
る。
トである。上記のように、クロックジェネレータ４ａか
らは前述と同じタイミングでクロック信号（ＣＬＫ−
Ａ）が出力され、一方判定回路７には高周波なクロック
信号（ＣＬＫ−Ｂ）’が供給される。また、メモリコン
トローラ５からは図６に示すタイミングで（上記クロッ
ク信号（ＣＬＫ−Ａ）の出力タイミングに同期して）、
出力信号（出力波形）/Ｒ’が判定回路７に出力され
る。
【００３１】さらに、判定回路７にはメモリモジュール
１の出力信号（出力波形）/ Ｒ’も供給され、判定回路
７では供給される駆動信号（信号波形）/ Ｒに対する出
力信号（出力波形）/ Ｒ’の遅れ時間を高周波なクロッ
ク信号（ＣＬＫ−Ｂ）’の数で判定する。
１の出力信号（出力波形）/ Ｒ’も供給され、判定回路
７では供給される駆動信号（信号波形）/ Ｒに対する出
力信号（出力波形）/ Ｒ’の遅れ時間を高周波なクロッ
ク信号（ＣＬＫ−Ｂ）’の数で判定する。
【００３２】例えば、図６に示す例では、駆動信号（信
号波形）/ Ｒに対する出力信号（出力波形）/ Ｒ’の遅
れ時間は、クロック信号（ＣＬＫ−Ｂ）’２クロック分
である。したがって、予めメモリモジュール１に対して
最小の電力供給を行った場合になまりを発生させずに最
適の出力信号（出力波形）/ Ｒ’を得ることができる遅
れ時間を上記クロック信号（ＣＬＫ−Ｂ）’の数で設定
しておくことによって出力信号（出力波形）/ Ｒ’の波
形なまりを判定することができる。
号波形）/ Ｒに対する出力信号（出力波形）/ Ｒ’の遅
れ時間は、クロック信号（ＣＬＫ−Ｂ）’２クロック分
である。したがって、予めメモリモジュール１に対して
最小の電力供給を行った場合になまりを発生させずに最
適の出力信号（出力波形）/ Ｒ’を得ることができる遅
れ時間を上記クロック信号（ＣＬＫ−Ｂ）’の数で設定
しておくことによって出力信号（出力波形）/ Ｒ’の波
形なまりを判定することができる。
【００３３】例えば、図６に示す例の場合、予め設定さ
れたクロック信号（ＣＬＫ−Ｂ）’の数が“２”であれ
ば、遅延時間はないことになり、メモリモジュール１に
最適な電力供給が行われていることになる。一方、予め
設定されたクロック信号（ＣＬＫ−Ｂ）’の数が“１”
であれば、波形になまりが発生し、メモリモジュール１
への電力供給が不充分であると判定できる。
れたクロック信号（ＣＬＫ−Ｂ）’の数が“２”であれ
ば、遅延時間はないことになり、メモリモジュール１に
最適な電力供給が行われていることになる。一方、予め
設定されたクロック信号（ＣＬＫ−Ｂ）’の数が“１”
であれば、波形になまりが発生し、メモリモジュール１
への電力供給が不充分であると判定できる。
【００３４】したがって、この場合には電力供給回路６
のバッファ６ａ〜６ｄを１段階増やし、メモリモジュー
ル１への電力供給量を増加する。以下、前述の図２に示
す処理と同様、メモリモジュール１への電力供給を増加
させた後、再度判定回路７によるチェックを行い（ＳＴ
２）、不一致であれば電力供給回路６からの電力供給を
更に１段階増加する。
のバッファ６ａ〜６ｄを１段階増やし、メモリモジュー
ル１への電力供給量を増加する。以下、前述の図２に示
す処理と同様、メモリモジュール１への電力供給を増加
させた後、再度判定回路７によるチェックを行い（ＳＴ
２）、不一致であれば電力供給回路６からの電力供給を
更に１段階増加する。
【００３５】以下同様にして判定回路７によるチェック
処理を継続し、電力供給回路６から最適な電力供給を行
う。このように制御することによっても、メモリモジュ
ール１には最適な駆動電力の供給設定が行える。 ＜第３の実施形態＞次に、本発明の第３の実施形態につ
いて説明する。
処理を継続し、電力供給回路６から最適な電力供給を行
う。このように制御することによっても、メモリモジュ
ール１には最適な駆動電力の供給設定が行える。 ＜第３の実施形態＞次に、本発明の第３の実施形態につ
いて説明する。
【００３６】本例はアクセスタイミングを遅らせる構成
であり、例えば負荷が重く、電力供給回路６による供給
電力の増加によってメモリモジュール１に適正な電力が
供給できない場合、本例を適用することによって課題を
解決することができる。図７は本例の処理動作を説明す
るフローチャートである。本例においても、前述の実施
形態と同様、判定回路７により波形レベルの一致をチェ
ックする（ステップ（以下、ＳＴＰで示す）１）。そし
て、両信号の波形レベルが一致しないとき、波形なまり
があり、充分な電流がメモリモジュール１に供給されて
いないと判定する（ＳＴＰ１が信号遅延検出）。
であり、例えば負荷が重く、電力供給回路６による供給
電力の増加によってメモリモジュール１に適正な電力が
供給できない場合、本例を適用することによって課題を
解決することができる。図７は本例の処理動作を説明す
るフローチャートである。本例においても、前述の実施
形態と同様、判定回路７により波形レベルの一致をチェ
ックする（ステップ（以下、ＳＴＰで示す）１）。そし
て、両信号の波形レベルが一致しないとき、波形なまり
があり、充分な電流がメモリモジュール１に供給されて
いないと判定する（ＳＴＰ１が信号遅延検出）。
【００３７】図８はこの状態を示し、本例ではメモリモ
ジュール１への電力供給を増加させるのではなく、アク
セスタイミングを変更する（ＳＴＰ２）。すなわち、ア
クセスタイミングを１クロック増加するように制御す
る。このように制御することにより、メモリモジュール
１の出力タイミングは１クロック分遅くなるが、適正な
出力信号（出力波形）/ Ｒ’を得ることができる。
ジュール１への電力供給を増加させるのではなく、アク
セスタイミングを変更する（ＳＴＰ２）。すなわち、ア
クセスタイミングを１クロック増加するように制御す
る。このように制御することにより、メモリモジュール
１の出力タイミングは１クロック分遅くなるが、適正な
出力信号（出力波形）/ Ｒ’を得ることができる。
【００３８】特に、この制御はメモリモジュール１の負
荷が大きく、メモリモジュール１への電力供給が充分で
きない状態の時有効である。したがって、本例を単独で
適用する場合だけでなく、前述の第１の実施形態との組
み合わせ、又は第２の実施形態との組み合わせによって
実施する構成としてもよい。
荷が大きく、メモリモジュール１への電力供給が充分で
きない状態の時有効である。したがって、本例を単独で
適用する場合だけでなく、前述の第１の実施形態との組
み合わせ、又は第２の実施形態との組み合わせによって
実施する構成としてもよい。
【００３９】
【発明の効果】以上のように、本発明によれば信号波形
の状態から判断し、電力供給回路からの出力電流値を可
変し、メモリモジュールに最適な電力供給を行い、誤動
作を生じさせるような出力信号の発生を防ぐ。
の状態から判断し、電力供給回路からの出力電流値を可
変し、メモリモジュールに最適な電力供給を行い、誤動
作を生じさせるような出力信号の発生を防ぐ。
【００４０】また、電力供給回路から充分な電流供給を
行うことができない場合、更にアクセスタイミングをず
らすことによってメモリモジュールへの電力供給を行う
ことができる。
行うことができない場合、更にアクセスタイミングをず
らすことによってメモリモジュールへの電力供給を行う
ことができる。
【図１】第１の実施形態を説明する回路図である。
【図２】第１の実施形態を説明するフローチャートであ
る。
る。
【図３】判定回路の判定処理を説明するタイムチャート
である。
である。
【図４】判定回路の判定処理を説明するタイムチャート
である。
である。
【図５】（ａ）は最適な出力波形を示す図であり、
（ｂ）はなまりのある出力波形を示す図である。
（ｂ）はなまりのある出力波形を示す図である。
【図６】第２の実施形態を説明するタイムチャートであ
る。
る。
【図７】第３の実施形態を説明するフローチャートであ
る。
る。
【図８】第３の実施形態を説明するタイムチャートであ
る。
る。
【図９】従来例を説明する回路図である。
【図１０】従来例を説明する回路図である。
【図１１】（ａ）は高調波を含む出力波形を示す図であ
り、（ｂ）は最適な出力波形を示す図であり、（ｃ）は
なまりのある出力波形を示す図である。
り、（ｂ）は最適な出力波形を示す図であり、（ｃ）は
なまりのある出力波形を示す図である。
１ メモリモジュール ２ 電力供給部 ３ ＣＰＵ ４ 遅延回路 ５ メモリコントローラ ６ 電力供給回路 ７ 判定回路
Claims (5)
- 【請求項１】 メモリモジュールに電力を供給する電力
供給手段と、 該電力供給手段が前記メモリモジュールに電力を供給す
る際の信号波形と、該メモリモジュールからの出力波形
を比較する比較手段と、 該比較結果において、前記信号波形と出力波形が不一致
であるとき、前記電力供給手段からメモリに供給する電
力を増加し、前記両波形が一致するまで同じ処理を継続
する制御手段と、 を有することを特徴とするメモリモジュールへの電力供
給制御装置。 - 【請求項２】 前記不一致は、前記信号波形と出力波形
の波形レベルで判断することを特徴とする請求項１記載
のメモリモジュールへの電力供給制御装置。 - 【請求項３】 前記信号波形と出力波形が不一致である
とき、アクセスタイミングを遅らせる制御を行うことを
特徴とする請求項１記載のメモリモジュールへの電力供
給制御装置。 - 【請求項４】 メモリモジュールに電力を供給する電力
供給手段と、 該電力供給手段が前記メモリモジュールに電力を供給す
る際の信号波形と、該メモリモジュールからの出力波形
を比較する比較手段と、 該比較結果において、前記信号波形と出力波形が不一致
である時間を計測し、該不一致である時間が所定時間を
越えるとき、前記電力供給手段からメモリモジュールに
供給する電力を増加し、前記不一致である時間が所定時
間になるまで同じ処理を継続する制御手段と、 を有することを特徴とするメモリモジュールへの電力供
給制御装置。 - 【請求項５】 前記信号波形と出力波形が不一致である
とき、アクセスタイミングを遅らせる制御を行うことを
特徴とする請求項４記載のメモリモジュールへの電力供
給制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000326161A JP2002132700A (ja) | 2000-10-25 | 2000-10-25 | メモリモジュールへの電力供給制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000326161A JP2002132700A (ja) | 2000-10-25 | 2000-10-25 | メモリモジュールへの電力供給制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002132700A true JP2002132700A (ja) | 2002-05-10 |
Family
ID=18803399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000326161A Withdrawn JP2002132700A (ja) | 2000-10-25 | 2000-10-25 | メモリモジュールへの電力供給制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002132700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011081733A (ja) * | 2009-10-09 | 2011-04-21 | Toshiba Tec Corp | メモリ制御回路、電子機器、及びメモリ制御プログラム |
| EP3382565A1 (en) * | 2017-03-30 | 2018-10-03 | INTEL Corporation | Selective noise tolerance modes of operation in a memory |
-
2000
- 2000-10-25 JP JP2000326161A patent/JP2002132700A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011081733A (ja) * | 2009-10-09 | 2011-04-21 | Toshiba Tec Corp | メモリ制御回路、電子機器、及びメモリ制御プログラム |
| EP3382565A1 (en) * | 2017-03-30 | 2018-10-03 | INTEL Corporation | Selective noise tolerance modes of operation in a memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080108 |