WO2007122990A1 - 信号出力装置、信号検出装置、試験装置、電子デバイスおよびプログラム - Google Patents

信号出力装置、信号検出装置、試験装置、電子デバイスおよびプログラム Download PDF

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WO2007122990A1
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Masakatsu Suda
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Advantest Corporation
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    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
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    • G—PHYSICS
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    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns

Definitions

  • the present invention relates to a signal output device, a signal detection device, a test device, an electronic device, and a program.
  • the present invention relates to a signal output apparatus that outputs a pattern signal, a signal detection apparatus that detects an input pattern signal, a test apparatus that tests a device under test, an electronic device, and a program.
  • This application is related to the following Japanese application. For designated countries where incorporation by reference is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • a test apparatus for testing a semiconductor device supplies a test signal to a semiconductor device via a transmission line formed by a socket, a cable, a performance board, and the like, and the semiconductor device card via the transmission line.
  • the output signal output from the terminal is input (for example, see Patent Document 1).
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2006-220660
  • FIG. 1 shows a test signal or an output signal that has passed through a transmission line.
  • Figure 2 shows the phase with respect to the pulse width of the test or output signal that has passed through the transmission line.
  • test signal and the output signal at the receiving end of the transmission line are cut in high-frequency components by passing through the transmission line, so that the slope of the edge is reduced as shown in FIG. Due to the sloping edge, patterns with relatively short pulse widths will not be set. That is, a pattern with a relatively short pulse width will start a change at the trailing edge before reaching the level to be reached by a change at the leading edge.
  • a pattern in which a change in the trailing edge is started without such settling is applied to a predetermined pattern.
  • a logical value signal is generated by binarizing with a threshold value
  • the logical value signal is earlier than the phase when the original pattern of the logical value is binarized.
  • a relatively short pulse width pattern causes jitter by passing through the transmission line, and the pulse width becomes shorter than the original width.
  • Such jitter is called “pattern-dependent jitter”. As shown in Fig. 2, the pattern-dependent jitter increases as the pulse width becomes shorter.
  • test apparatus when pattern-dependent jitter occurs in the test signal, the test apparatus cannot supply the test signal to the semiconductor device at the designated timing, and as a result, the semiconductor device is caused to perform an operation that is not expected. There is a possibility that.
  • test apparatus when a pattern-dependent jitter occurs in the output signal, the test apparatus cannot detect the output signal at the timing to be acquired, and as a result, the semiconductor device outputs the output signal expected by the semiconductor device. There is a possibility that it will be judged as defective.
  • an object of the present invention is to provide a signal output device, a signal detection device, a test device, an electronic device, and a program that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the subordinate clauses define further advantageous specific examples of the present invention.
  • a signal output device that outputs a pattern signal, the pattern generation unit generating waveform data of the pattern signal to be generated, and the pattern period that the pattern signal should have A timing generation unit that generates a timing signal, a timing control unit that receives the waveform data output from the pattern generation unit, and controls the output timing of the timing signal output from the timing generation unit based on the waveform data;
  • a signal output device including a waveform shaping unit that generates a pattern signal corresponding to the data value of the waveform data output from the pattern generation unit in accordance with the timing signal output from the timing generation unit.
  • the timing control unit When the interval between the first transition data whose data value transitions in the waveform data and the second transition data is smaller than a predetermined interval, the timing control unit generates a timing signal corresponding to the second transition data. Output timing determined by the pattern cycle May be slower.
  • the timing generation unit may delay a given periodic signal to generate a timing signal, and the timing control unit may control the delay amount of each timing signal.
  • the timing control unit includes a jitter amount storage unit to which a pattern-dependent jitter amount that is generated in advance when the edges of the pattern signal approach each other when the pattern signal is transmitted through a predetermined transmission path, and waveform data For the next transition data, the proximity determination unit that determines whether or not the interval from the previous transition data is smaller than a predetermined interval, and the proximity determination unit determines whether the interval from the previous transition data is a predetermined interval. And a delay amount control unit for reducing the delay amount of the timing signal corresponding to the transition data determined to be smaller in the timing generation unit according to the pattern dependent jitter amount.
  • the pattern generator generates, as waveform data, set pattern data that defines the pattern of the rising edge of the pattern signal to be generated and reset pattern data that defines the pattern of the falling edge of the pattern signal to be generated.
  • the timing generation unit generates a set timing signal corresponding to the set pattern data and a reset timing signal corresponding to the reset pattern data as timing signals, and the waveform shaping unit generates a rising edge corresponding to the set pattern data. Is generated at a timing according to the set timing signal, and a pattern signal having a falling edge according to the reset pattern data at a timing according to the reset timing signal is generated. Based on the turn data may detect each transition data interval of the waveform data.
  • the timing control unit may control the output timing of the timing signal according to the frequency at which the data value transitions in the waveform data.
  • a signal detection device that detects an input pattern signal, and detects a logical value of the pattern signal according to a first timing signal given at a predetermined cycle.
  • the comparison unit, the second comparison unit that detects the logical value of the pattern signal according to the second timing signal given in a phase different from the first timing signal, and either the first comparison unit or the second comparison unit
  • the waveform pattern of the pattern signal is detected based on the logic value of the pattern signal detected by the first signal, and the logic value detected by the first comparison unit or the second data value as the data value in each cycle of the pattern signal based on the waveform pattern is detected.
  • Each of the selection control unit for determining whether to select the deviation and the pattern signal The logic value output by the first comparison unit or the logic value output by the second comparison unit every cycle! And a selection unit that selects and outputs the deviation based on the determination result in the selection control unit.
  • the signal detection apparatus may further include a timing generation unit that generates the second timing signal, and a delay circuit that delays the second timing signal and generates the first timing signal.
  • the selection control unit includes a proximity determination unit that determines whether or not the interval between each transition value of the logical value and the immediately previous transition data is smaller than a predetermined interval, and the proximity determination unit includes a transition data interval For the cycle corresponding to the transition data determined to be smaller than the predetermined interval, the selection unit selects the logical value output by the second comparison unit, and for the other cycles, the first comparison And a control unit that causes the selection unit to select a logical value output from the unit.
  • the delay circuit may have a delay amount corresponding to a pattern-dependent jitter amount that occurs when the pattern signal is transmitted through a predetermined transmission path and when the edges of the pattern signal are close to each other.
  • a signal detection device that detects an input pattern signal, and detects a logical value of the pattern signal according to a first timing signal given at a predetermined period.
  • the third comparison unit that detects the logical value of the pattern signal, and the waveform pattern of the pattern signal is detected based on the logical value detected by the third comparison unit, and each cycle of the pattern signal is detected based on the waveform pattern.
  • the selection control unit for determining whether the logical value detected by the first comparison unit or the logical value detected by the second comparison unit should be selected as the data value in the A signal detection unit including a selection unit that selects and outputs either the logical value output from the first comparison unit or the logical value output from the second comparison unit based on the determination result in the selection control unit for each cycle. Providing the device.
  • a test apparatus for testing a device under test, wherein a signal generator that inputs a pattern signal to the device under test and an output signal output from the device under test are detected. Based on the signal detection device and the output signal detected by the signal detection device A signal generation device that generates waveform data of a pattern signal to be generated, and a timing signal according to a pattern period that the pattern signal should have.
  • a timing generator that generates a waveform, a waveform generator that receives the waveform data output from the pattern generator, and a timing controller that controls the output timing of the timing signal output from the timing generator based on the waveform data, and a timing generator
  • a test apparatus having a waveform shaping unit that generates a pattern signal corresponding to a data value of waveform data output from a pattern generation unit in accordance with a timing signal to be output.
  • the timing generation unit generates a timing signal by delaying a given periodic signal, and the timing control unit is configured when an edge of the pattern signal comes close to the transmission path from the signal generation device to the signal detection device.
  • a jitter amount storage unit to which a pattern-dependent jitter amount to be generated is given in advance; a proximity determination unit that determines whether or not an interval between the immediately preceding transition data is smaller than a predetermined interval for each transition data of the waveform data; In the proximity determination unit, the delay amount in the timing generation unit of the timing signal corresponding to the transition data determined to be smaller than the predetermined interval is reduced according to the pattern-dependent jitter amount. And a delay amount control unit.
  • a test apparatus for testing a device under test, wherein a signal generator for inputting a pattern signal to the device under test and an output signal output from the device under test are detected. And a determination unit that determines the quality of the device under test based on the output signal detected by the signal detection device.
  • the signal detection device responds to a first timing signal given at a predetermined period.
  • a first comparator that detects a logical value of the output signal
  • a second comparator that detects a logical value of the output signal in accordance with a second timing signal given in a phase different from that of the first timing signal
  • a first comparator The waveform pattern of the output signal is detected based on the logical value of the output signal detected by either the comparison unit or the second comparison unit, and the data value in each cycle of the output signal is detected based on the waveform pattern.
  • a selection control unit that determines whether to select a logical value detected by the comparison unit or a logical value detected by the second comparison unit, and the first comparison unit outputs each cycle of the output signal
  • the selection control unit determines whether the logical value or the logical value output by the second comparison unit
  • a test apparatus for testing a device under test, a signal generator for inputting a pattern signal to the device under test, and an output signal output from the device under test. And a determination unit that determines the quality of the device under test based on the output signal detected by the signal detection device.
  • the signal detection device responds to a first timing signal given at a predetermined period.
  • a first comparator for detecting a logical value of the output signal a second comparator for detecting a logical value of the output signal in accordance with a second timing signal given in a phase different from that of the first timing signal, and an output signal
  • the third comparison unit that detects the logical value of the output signal and the waveform pattern of the output signal are detected based on the logical value detected by the third comparison unit at approximately the center timing of each cycle.
  • a selection control unit for determining whether to select a deviation between the logical value detected by the first comparison unit or the logical value detected by the second comparison unit as a data value in each cycle of the output signal, and an output For each cycle of the signal, the deviation between the logical value output by the first comparison unit or the logical value output by the second comparison unit is selected and output based on the determination result in the selection control unit.
  • a test apparatus having a selection unit is provided.
  • the test apparatus responds to the amount of pattern-dependent jitter that occurs when the edge of the output signal is close to the timing generator that generates the second timing signal and the transmission path from the device under test to the signal detection apparatus. And a delay circuit that delays the second timing signal and generates the first timing signal.
  • an electronic device includes a circuit under test and a test circuit for testing the circuit under test.
  • the test circuit inputs a pattern signal to the circuit under test.
  • a signal generation circuit a signal detection circuit that detects an output signal output from the circuit under test, and a determination unit that determines the quality of the circuit under test based on the output signal detected by the signal detection circuit.
  • the circuit detects a logical value of the output signal according to a first timing signal given at a predetermined period, and outputs according to a second timing signal given at a phase different from that of the first timing signal.
  • the second comparator Based on the waveform pattern, the second comparator detects the logic value of the signal, detects the waveform pattern of the output signal based on the logic value of the output signal detected by either the first comparator or the second comparator. For each output signal. Iccle As the data value in, the logical value detected by the first comparison unit or the second comparison unit A selection control unit that determines whether a deviation should be selected, and selection control of either the logical value output by the first comparison unit or the logical value output by the second comparison unit for each cycle of the output signal An electronic device is provided that includes a selection unit that selects and outputs based on the determination result in the unit.
  • an electronic device includes a circuit under test and a test circuit that tests the circuit under test, and the test circuit inputs a pattern signal to the circuit under test.
  • a signal generation circuit a signal detection circuit that detects an output signal output from the circuit under test, and a determination unit that determines the quality of the circuit under test based on the output signal detected by the signal detection circuit.
  • the circuit detects a logical value of the output signal according to a first timing signal given at a predetermined period, and outputs according to a second timing signal given at a phase different from that of the first timing signal.
  • the third comparison unit that detects the logical value of the output signal at approximately the center of each cycle of the output signal, and the logical value detected by the third comparison unit
  • the waveform pattern of the output signal Whether the logic value detected by the first comparison unit or the logic value detected by the second comparison unit should be selected as the data value in each cycle of the output signal based on the detected waveform pattern
  • the selection control unit determines the logical value output from the first comparison unit or the logical value output from the second comparison unit for each cycle of the output control signal.
  • an electronic device including a selection unit for selecting and outputting.
  • a program for causing an information processing device to function as a signal output device that outputs a pattern signal.
  • the information processing device generates waveform data of a pattern signal to be generated. Receiving the waveform data output from the pattern generator, receiving the waveform data output from the pattern generator, and receiving the data output from the timing generator based on the waveform data.
  • a first comparison unit that detects a logical value of the pattern signal
  • a second comparison unit that detects a logical value of the pattern signal in accordance with a second timing signal given in a phase different from that of the first timing signal
  • a first comparison The waveform pattern of the pattern signal is detected based on the logical value of the pattern signal detected by either the first or second comparator, and the first comparison is performed as the data value in each cycle of the pattern signal based on the waveform pattern.
  • the selection control unit for determining whether to select a deviation between the logical value detected by the block or the logical value detected by the second comparison unit, and for each cycle of the pattern signal, Provided is a program that allows one of the logical values output from the comparison unit or the logical value output from the second comparison unit to function as a selection unit that selects and outputs the logical value based on the determination result in the selection control unit.
  • FIG. 1 shows the waveform of a test signal (or output signal) that has passed through a transmission line.
  • FIG. 3 shows a configuration of a test apparatus 10 according to an embodiment of the present invention, together with a device under test 100.
  • FIG. 4 shows a configuration of a signal generator 12 according to an embodiment of the present invention, together with a device under test 100.
  • FIG. 5 shows an example of the configuration of the signal generation timing generation unit 24 and the waveform shaping unit 28 according to the embodiment of the present invention, together with the pattern generation unit 20 and the timing control unit 26.
  • FIG. 6 Examples of waveform data, set timing signal, and reset timing signal.
  • FIG. 7 shows a configuration of a signal detection apparatus 14 according to an embodiment of the present invention, together with a device under test 100.
  • FIG. 8 shows an example of an output signal, a first timing signal, and a second timing signal. 9)
  • the configuration of the signal detection apparatus 14 according to a modification of the embodiment of the present invention is shown as the device under test 100.
  • FIG. 10 is a diagram illustrating an example of a hardware configuration of a computer 1900 according to the embodiment of the present invention.
  • FIG. 3 shows the configuration of the test apparatus 10 according to the present embodiment, together with the device under test 100.
  • the test apparatus 10 tests the device under test 100.
  • the test apparatus 10 includes a signal generator 12, a signal detector 14, and a determination unit 16.
  • the signal generator 12 inputs a pattern signal to the device under test 100.
  • the signal detector 14 detects an output signal output from the device under test 100.
  • the determination unit 16 determines pass / fail of the device under test 100 based on the output signal detected by the signal detection device 14.
  • FIG. 4 shows the configuration of the signal generator 12 according to this embodiment together with the device under test 100.
  • the signal generator 12 outputs a pattern signal as a test signal to the device under test 100.
  • the signal generation device 12 includes a pattern generation unit 20, a cycle generation unit 22, a signal generation timing generation unit 24, a timing control unit 26, a waveform shaping unit 28, and a driver 30.
  • the no-turn generator 20 generates waveform data of a pattern signal to be generated.
  • the pattern generator 20 may generate waveform data indicating the rising edge timing and the falling edge timing of the pattern signal for each test cycle period.
  • the period generator 22 generates a periodic signal.
  • the cycle generator 22 generates a cycle signal indicating the start timing of the test cycle cycle.
  • the signal generation timing generator 24 generates a timing signal in accordance with the pattern period that the pattern signal should have.
  • the signal generation timing generation unit 24 may generate a timing signal by delaying the periodic signal provided from the period generation unit 22 in accordance with the waveform data output from the pattern generation unit 20.
  • the timing control unit 26 receives the waveform data output from the pattern generation unit 20, and controls the output timing of the timing signal output from the signal generation timing generation unit 24 based on the waveform data. As an example, the timing control unit 26 sets a predetermined interval between the first transition data in which the data value transitions in the waveform data and the second transition data in which the data value transitions immediately after the first transition data. If it is less than the second transition data The output timing of the corresponding timing signal may be set later than the output timing determined by the pattern period.
  • the timing control unit 26 may control the delay amount of each timing signal as an example. Further, in the case of controlling the delay amount, the timing control unit 26 may include a jitter amount storage unit 32, a proximity determination unit 34, and a delay amount control unit 36 as an example.
  • the jitter amount storage unit 32 is preliminarily provided with a pattern-dependent jitter amount that occurs when the edges of the pattern signal are close to each other. That is, when the pattern having a relatively short pulse width passes through the transmission line, the jitter amount storage unit 32 stores the phase shift amount generated in the pattern. For example, the jitter amount storage unit 32 is used when a relatively short pulse width pattern passes through the transmission path from the output end force of the waveform shaping unit 28 to the input end of the device under test 100. Store the pattern-dependent jitter amount.
  • the proximity determining unit 34 determines whether or not the interval between each piece of waveform data and the immediately preceding transition data is smaller than a predetermined interval.
  • the delay amount control unit 36 delays the timing signal corresponding to the transition data determined in the proximity determination unit 34 that the interval from the immediately previous transition data is smaller than a predetermined interval in the signal generation timing generation unit 24. The amount is reduced according to the amount of pattern dependent jitter.
  • the timing control unit 26 when outputting a pattern in which pattern-dependent jitter occurs due to a small interval between the first transition data and the second transition data, the timing signal corresponding to the second transition data is output.
  • the output timing can be output later than the original output timing determined by the pattern period.
  • the waveform shaping unit 28 generates a pattern signal corresponding to the data value of the waveform data output from the non-turn generating unit 20 in accordance with the timing signal output from the signal generating timing generating unit 24.
  • the waveform shaping unit 28 may generate a pattern signal that rises or falls according to a timing signal.
  • the driver 30 supplies the pattern signal output from the waveform shaping unit 28 to the device under test 100.
  • the driver 30 supplies a pattern signal to the device under test 100 via a transmission line.
  • a signal generator 12 when a pattern having a relatively short pulse width is transmitted via the transmission path, a pattern signal that compensates in advance for pattern-dependent jitter generated in the pattern is output. be able to. Therefore, according to the signal generator 12, even when pattern-dependent jitter is generated by the transmission line, the pattern signal can be input to the device under test 100 as the reception destination at the designated timing.
  • FIG. 5 shows the configuration of the signal generation timing generation unit 24 and the waveform shaping unit 28 according to an example of this embodiment, together with the pattern generation unit 20 and the timing control unit 26.
  • the signal generator 12 may generate waveform data indicating the timing of the rising edge and the timing of the falling edge, and generate a pattern signal based on the timing indicated by these waveform data.
  • the pattern generator 20 uses waveform data as set pattern data that defines the rising edge pattern of the pattern signal to be generated and reset pattern data that defines the falling edge pattern of the pattern signal to be generated. Generated as data.
  • the signal generation timing generator 24 generates a set timing signal corresponding to the set pattern data and a reset timing signal corresponding to the reset pattern data as timing signals.
  • the signal generation timing generation unit 24 delays the periodic signal based on the set pattern data to generate a set timing signal 42, and delays the periodic signal based on the reset pattern data to reset the timing.
  • a reset timing generation unit 44 that generates a signal.
  • the set timing generator 42 includes, as an example, a first delay setting unit 52-1, a first adding unit 54-1, a first coarse delay unit 56-1, and a first minute delay unit 58-1. And may include. Based on the set pattern data, the first delay setting unit 52-1 generates a set delay amount indicating the time from the start timing of the test cycle to the timing of the rising edge of the pattern signal for each test site. The first adder 54-1 adds the set delay amount and the set-side pattern-dependent jitter amount output from the timing control unit 26, and outputs the result as a compensated delay amount. The first coarse delay unit 56-1 delays the cycle signal indicating the test pattern cycle generated by the cycle generation unit 22 by the time indicated by the corrected delay amount in units of reference clock cycles. The first minute delay unit 58-1 corrects the periodic signal delayed by the first coarse delay unit 56-1. Delayed by a time less than the reference clock period in the post-delay amount and output as a set timing signal.
  • the reset timing generation unit 44 includes a second delay setting unit 52-2, a second addition unit 54-2, a second coarse delay unit 56-2, and a second minute delay unit 58— 2 may be included.
  • the second delay setting unit 52-2 generates a reset delay amount indicating the time from the test cycle start timing to the falling edge timing of the pattern signal for each test cycle based on the reset pattern data.
  • the second adder 54-2 adds the reset delay amount and the reset-side pattern-dependent jitter amount output from the timing controller 26, and outputs the result as a compensated delay amount.
  • the second coarse delay unit 56-2 delays the period signal indicating the test pattern period generated by the period generation unit 22 in units of the reference clock period by the time indicated by the corrected delay amount.
  • the second minute delay unit 58-2 delays the periodic signal delayed by the second coarse delay unit 56-2 by a time less than the reference clock period in the corrected delay amount, and outputs it as a reset timing signal. .
  • the timing control unit 26 detects each transition data interval of the waveform data based on the set pattern data and the reset pattern data. When the timing control unit 26 controls to output the set timing signal output timing later than the original timing, the timing control unit 26 outputs the set side pattern dependent jitter amount and outputs the reset timing signal output timing later than the original timing. To control as much as possible, output the reset side pattern dependent jitter amount.
  • the waveform shaping unit 28 has a rising edge according to the set pattern data at a timing according to the set timing signal, and a falling edge according to the reset pattern data at a timing according to the reset timing signal. A pattern signal having the same is generated.
  • the wave forming section 28 may include an SR latch 60 as an example. The SR latch 60 raises the pattern signal at the timing of the set timing signal and lowers the pattern signal at the timing of the reset timing signal.
  • FIG. 6 shows an example of the waveform data, the set timing signal, and the reset timing signal input to the signal generation timing generator 24 shown in FIG.
  • the timing controller 26 sets the set timing in the pattern that rises and then falls as shown by A in Fig. 6.
  • the reset side pattern dependent jitter amount is output.
  • the set timing generator 42 receives the reset side pattern dependent jitter amount from the timing control unit 26, the set timing generation unit 42 delays the output timing of the reset timing signal in the pattern that rises and then falls by the reset side pattern dependent jitter amount. Output.
  • the timing control unit 26 as shown by B in FIG. 6, the reset timing force in the pattern of rising and the time interval force from the set timing to the set timing is smaller than a predetermined interval
  • the set side pattern dependent jitter amount is output.
  • the set timing generation unit 42 When receiving the set-side pattern-dependent jitter amount, the set timing generation unit 42 outputs the output timing of the set timing signal in the pattern that falls after rising up by the set-side pattern-dependent jitter amount.
  • the signal generator 12 As described above, even when a pattern signal is generated based on the set timing signal and the reset timing signal, the pattern dependency is relatively short and occurs in the pulse width pattern. A pattern signal in which jitter is compensated in advance can be output. Therefore, according to the signal generator 12, even when pattern-dependent jitter is generated by the transmission line, the pattern signal can be input to the device under test 100 as the reception destination at the designated timing.
  • the timing control unit 26 may change the output timing of the reset timing signal with a change amount different from the change amount that changes the output timing of the set timing signal.
  • the signal generator 12 even if there is a difference between the signal rising characteristic and the signal falling characteristic in the driver 30, both the rising edge and the falling edge are set to the specified timing. Can be supplied to the device under test 100.
  • the timing control unit 26 may control the output timing of the timing signal in accordance with the frequency with which the data value transitions in the waveform data. As an example, when the frequency at which the data value transitions is higher than a predetermined frequency, the timing control unit 26 may advance the output timing of the timing signal that is determined by the pattern period. As a result, according to the signal generator 12, the power consumption caused by the frequency Even if jitter occurs due to a difference, for example, a signal generation timing generator 24, a waveform shaping unit 28, or a driver 30 with a decrease in power supply voltage or a temperature increase, a pattern signal that is compensated in advance for the jitter is output. be able to.
  • FIG. 7 shows the configuration of the signal detection apparatus 14 according to this embodiment together with the device under test 100.
  • the signal detection device 14 inputs an output signal output from the device under test 100 in accordance with the pattern signal supplied from the signal generation device 12 as a pattern signal. Then, the signal detection device 14 detects the logical value of the input pattern signal.
  • the signal detection device 14 includes a first comparison unit 62, a second comparison unit 64, a selection control unit 66, a selection unit 68, a signal detection timing generation unit 70, and a delay circuit 72.
  • the first comparison unit 62 detects the logical value of the pattern signal according to the first timing signal given at a predetermined cycle. For example, the first comparison unit 62 detects the logical value of the pattern signal for each cycle by comparing the pattern signal and the threshold value with the timing of the first timing signal.
  • the second comparison unit 64 detects the logical value of the pattern signal according to the second timing signal given in a phase different from that of the first timing signal. For example, the second comparison unit 64 detects the logical value of the pattern signal for each cycle by comparing the pattern signal and the threshold value at the timing of the second timing signal.
  • the selection control unit 66 detects the waveform pattern of the pattern signal based on the logical value of the pattern signal detected by either the first comparison unit 62 or the second comparison unit 64, and the pattern based on the waveform pattern It is determined whether the logical value detected by the first comparator 62 or the logical value detected by the second comparator 64 should be selected as the data value in each cycle of the signal.
  • the selection control unit 66 includes a proximity determination unit 74 and a control unit 76 as an example.
  • the proximity determination unit 74 determines whether the interval between the transition data of the logical values of the pattern signals detected by either the first comparison unit 62 or the second comparison unit is smaller than a predetermined interval. Determine whether or not.
  • the control unit 76 selects the logical value output by the second comparison unit 64 for the cycle corresponding to the transition data determined by the proximity determination unit 74 that the transition data interval is smaller than the predetermined interval.
  • the selection unit 68 may select the logic value output by the first comparison unit 62 for other cycles. .
  • the selection unit 68 determines the logical value output from the first comparison unit 62 or the logical value output from the second comparison unit 64 for each cycle of the pattern signal. Select based on the output.
  • the signal detection timing generation unit 70 generates a second timing signal having a predetermined period indicating the comparison timing by the second comparison unit 64.
  • the signal detection timing generator 70 generates a second timing signal having a cycle substantially the same as the cycle of the pattern signal.
  • the delay circuit 72 delays the second timing signal and generates a first timing signal having a predetermined period indicating the comparison timing by the second comparison unit 64.
  • the delay circuit 72 may have a delay amount corresponding to the pattern-dependent jitter amount generated when the edges of the pattern signal are close to each other when the pattern signal is transmitted through a predetermined transmission path. .
  • the signal detection timing generator 70 is advanced in phase by the pattern dependent jitter amount from the first timing signal, and generates a second timing signal having the same cycle as the first timing signal. Therefore, the second comparison unit 64 can compare the input pattern signals at a timing earlier than the comparison timing by the first comparison unit 62 by the pattern-dependent jitter amount.
  • FIG. 8 shows an example of a pattern signal (output signal), a first timing signal, and a second timing signal output from the device under test 100.
  • the selection control unit 66 may use a waveform pattern (for example, the waveform of C in FIG. 8) from the transition to the L logic H logic to the force H logic force L logic, and the H logic force L Detects the waveform pattern (for example, the waveform of D in Fig. 8) until the transition to logic and the next transition to logic L force H logic.
  • the selection control unit 66 outputs the logical value output from the second comparison unit 64 to the selection unit 68 for the cycle including the waveform pattern. Let them choose.
  • the selection control unit 66 selects the logical value output from the first comparison unit 62 for the cycle including the waveform pattern. Let 68 select.
  • the logical value of the input pattern signal can be detected at two different phases, and either one can be selected and output according to the waveform pattern.
  • the signal detection device 14 determines the logic value of a waveform pattern having a width smaller than a predetermined width from the pattern detection timing than the detection timing of the logic values of other waveform patterns. Detects the existing jitter amount at an early timing.
  • the signal detection device 14 can detect the logical value of the pattern signal having a relatively short cycle at a timing that compensates for the pattern-dependent jitter generated in the pattern signal having a relatively short cycle. Therefore, the signal detection device 14 can detect a logical value from the pattern signal output from the device under test 100 at the timing designated by the device under test 100 that is the transmission source.
  • FIG. 9 shows the configuration of the signal detection apparatus 14 according to a modification of the present embodiment, together with the device under test 100. Since the signal detection device 14 according to the modification of the present embodiment has substantially the same configuration and function as the signal detection device 14 shown in FIG. 7, the description thereof is omitted below except for the differences.
  • the signal detection device 14 further includes a center detection timing generation unit 80 and a third comparison unit 82.
  • the center detection timing generator 80 generates a timing substantially at the center of each cycle of the pattern signal.
  • the third comparison unit 82 detects the logical value of the pattern signal at substantially the center timing of each cycle of the pattern signal generated by the center detection timing generation unit 80.
  • the selection control unit 66 detects the waveform pattern of the pattern signal based on the logical value detected by the third comparison unit 82, and uses the first comparison as the data value of each pattern signal based on the waveform pattern. It is determined whether the logical value detected by the unit 62 or the logical value detected by the second comparison unit 64 should be selected.
  • the width of the waveform pattern is determined based on the logical value detected at the substantially central timing of each cycle of the pattern signal, so the first timing signal or Even when the second timing signal is in the vicinity of the pattern signal transition point, the width of the waveform pattern can be accurately determined.
  • the signal detection device 14 according to the present modification it is possible to accurately determine a waveform pattern in which no-turn-dependent jitter occurs, so it is possible to accurately determine whether or not to compensate for pattern-dependent jitter. it can.
  • the test apparatus 10 may be a test circuit provided in the same electronic device together with a circuit under test to be tested.
  • the test circuit is realized as a BIST circuit of an electronic device, and the electronic device is diagnosed by testing the circuit under test. to this Thus, the test circuit can check whether the circuit to be tested can perform the normal operation intended by the electronic device.
  • the test apparatus 10 may be a test circuit provided on the same board or the same apparatus as the circuit under test to be tested. Such a test circuit can also check whether the circuit under test can perform the intended normal operation as described above.
  • FIG. 10 shows an example of a hardware configuration of a computer 1900 according to this embodiment.
  • a computer 1900 includes a CPU peripheral unit having a CPU 2000, a RAM 2020, a graphic controller 2075, and a display device 2080, which are connected to each other by a host controller 2082, and a host controller 2082 by an input / output controller 2084.
  • I / O unit having communication interface 2030, hard disk drive 2040, and CD-ROM drive 2060 to be connected, and ROM2 010 connected to I / O controller 2084, flexible disk drive 2050, and legacy having I / O chip 2070 And an input / output unit.
  • the host controller 2082 connects the RAM 2020 to the CPU 2000 and the graphics controller 2075 that access the RAM 2020 at a high transfer rate.
  • the CPU 2000 operates based on programs stored in the ROM 2010 and the RAM 2020 and controls each part.
  • Graphic 'Controller 2075 acquires image data generated by CPU2000 etc. on the frame buffer provided in RAM2020 and displays it on display device 2080
  • the graphic controller 2075 may include a frame notifier for storing image data generated by the CPU2000 or the like.
  • the input / output controller 2084 connects the host controller 2082 to the communication interface 2030, the hard disk drive 2040, and the CD-ROM drive 2060 that are relatively high-speed input / output devices.
  • the communication interface 2030 communicates with other devices via a network.
  • the hard disk drive 2040 stores programs and data used by the CPU 2000 in the computer 1900.
  • CD-ROM drive 2060 reads the CD-ROM 20 95 program or data and provides it to hard disk drive 2040 via RAM 2020.
  • the input / output controller 2084 is connected to the ROM 2010 and the relatively low-speed input / output devices of the flexible disk drive 2050 and the input / output chip 2070.
  • the ROM 2010 stores a boot program executed when the computer 1900 is started, a program depending on the hardware of the computer 1900, and the like.
  • the flexible disk drive 2050 reads a program or data from the flexible disk 2090 and provides it to the hard disk drive 2040 via the RAM2020.
  • the input / output chip 2070 connects various input / output devices via a flexible disk 'drive 2050' and, for example, a parallel 'port, a serial' port, a keyboard 'port, a mouse' port, and the like.
  • the program provided to the hard disk drive 2040 via the RAM 2020 is stored in a recording medium such as the flexible disk 2090, the CD-ROM 2095, or an IC card and provided by the user.
  • the program is read from the recording medium, installed in the hard disk drive 2040 in the computer 1900 via the RAM 2020, and executed by the CPU 2000 [koo!
  • the program installed in the computer 1900 and causing the computer 1900 to function as the test apparatus 10 includes a signal generation module, a signal detection module, and a determination module. These programs or modules work on the CPU 2000 or the like, and cause the computer 1900 to function as the signal generator 12, the signal detector 14, and the determination unit 16, respectively.
  • a program that is installed in the computer 1900 and causes the computer 1900 to function as the signal generator 12 includes a pattern generation module, a period generation module, a signal generation timing generation module, a timing control module, and a waveform shaping module. Yule and a driver module. These programs or modules can be used by a CPU 1900, a pattern generator 20, a cycle generator 22, a signal generator timing generator 24, a timing controller 26, a waveform shaping unit 28, a driver, etc. Each function as 30.
  • a program installed in the computer 1900 and causing the computer 1900 to function as the signal detection device 14 includes a first comparison module, a second comparison module, a selection control module, a selection module, and signal detection timing generation. Module and delay Module. These programs or modules work on the CPU 2000 or the like to make the computer 1900 into the first comparison unit 62, the second comparison unit 64, the selection control unit 66, the selection unit 68, the signal detection timing generation unit 70, and the delay circuit. As each function.
  • the program or module described above may be stored in an external storage medium.
  • optical recording media such as DVD and CD
  • magneto-optical recording media such as MO
  • tape media semiconductor memory such as IC cards, and the like
  • semiconductor memory such as IC cards, and the like
  • a storage device such as a hard disk or a RAM provided in a server system connected to a dedicated communication network or the Internet may be used as a recording medium, and the program may be provided to the computer 1900 via the network.

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Abstract

　パターン信号を出力する信号出力装置であって、生成すべきパターン信号の波形データを生成するパターン発生部と、パターン信号が有するべきパターン周期に応じてタイミング信号を生成するタイミング発生部と、パターン発生部が出力する波形データを受け取り、波形データに基づいて、タイミング発生部が出力するタイミング信号の出力タイミングを制御するタイミング制御部と、タイミング発生部が出力するタイミング信号に応じて、パターン発生部が出力する波形データのデータ値に応じたパターン信号を生成する波形成形部とを備える信号出力装置を提供する。

Description

信号出力装置、信号検出装置、試験装置、電子デバイスおよびプログラ ム
技術分野
[0001] 本発明は、信号出力装置、信号検出装置、試験装置、電子デバイスおよびプログ ラムに関する。特に本発明は、パターン信号を出力する信号出力装置、入力される パターン信号を検出する信号検出装置、被試験デバイスを試験する試験装置、電子 デバイスおよびプログラムに関する。本出願は、下記の日本出願に関連する。文献の 参照による組み込みが認められる指定国については、下記の出願に記載された内容 を参照により本出願に組み込み、本出願の一部とする。
1.特願 2006— 116204 出願日 2006年 4月 19日
背景技術
[0002] 半導体デバイスを試験する試験装置は、ソケット、ケーブルおよびパフォーマンスボ ード等により形成された伝送線路を介して試験信号を半導体デバイスに供給し、当 該伝送線路を介して半導体デバイスカゝら出力された出力信号を入力する（例えば、 特許文献 1参照。）。
特許文献 1：特開 2006— 220660号公報
発明の開示
発明が解決しょうとする課題
[0003] 図 1は、伝送線路を通過した試験信号または出力信号を示す。図 2は、伝送線路を 通過した試験信号または出力信号のパルス幅に対する位相を示す。
[0004] 伝送線路の受信端における試験信号および出力信号は、伝送線路を通過すること によって高周波成分がカットされるので、図 1に示すように、エッジの傾きがなまる。ェ ッジの傾きがなまることにより、比較的に短いパルス幅のパターンは、セットリングしな くなる。すなわち、比較的に短いパルス幅のパターンは、前エッジにおける変化によ つて到達すべきレベルに達する前に、後エッジにおける変化が開始されてしまう。
[0005] このようなセットリングせずに後エッジにおける変化が開始されたパターンを所定の 閾値で 2値ィヒして論理値信号を生成した場合、当該論理値信号は、論理値の遷移タ イミングの位相力 本来のパターンを 2値ィ匕した場合の位相よりも早くなる。すなわち 、比較的に短いパルス幅のパターンは、伝送線路を通過することによりジッタが生じ、 パルス幅が本来の幅よりも短くなつてしまう。このようなジッタのことを「パターン依存ジ ッタ」と称する。このパターン依存ジッタは、図 2に示すように、パルス幅がより短いほ ど大きくなる。
[0006] ここで、試験信号にパターン依存ジッタが生じる場合、試験装置は、指定されたタイ ミングで当該試験信号を半導体デバイスに供給できず、この結果、半導体デバイスに 期待していない動作をさせてしまう可能性がある。また、出力信号にパターン依存ジ ッタが生じた場合、試験装置は、取得すべきタイミングで出力信号を検出できず、こ の結果、半導体デバイスが期待した出力信号を出力したにもかかわらず、不良と判 定してしまう可能性がある。
[0007] そこで本発明は、上記の課題を解決することのできる信号出力装置、信号検出装 置、試験装置、電子デバイスおよびプログラムを提供することを目的とする。この目的 は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従 属項は本発明の更なる有利な具体例を規定する。
課題を解決するための手段
[0008] 本発明の第 1の形態によると、パターン信号を出力する信号出力装置であって、生 成すべきパターン信号の波形データを生成するパターン発生部と、パターン信号が 有するべきパターン周期に応じてタイミング信号を生成するタイミング発生部と、バタ ーン発生部が出力する波形データを受け取り、波形データに基づいて、タイミング発 生部が出力するタイミング信号の出力タイミングを制御するタイミング制御部と、タイミ ング発生部が出力するタイミング信号に応じて、パターン発生部が出力する波形デ ータのデータ値に応じたパターン信号を生成する波形成形部とを備える信号出力装 置を提供する。
[0009] タイミング制御部は、波形データにおいてデータ値が遷移する第 1遷移データと、 第 2遷移データとの間隔が予め定められた間隔より小さい場合に、第 2遷移データに 対応するタイミング信号の出力タイミングを、パターン周期により定まる出力タイミング より遅くしてよい。タイミング発生部は、与えられる周期信号を遅延してタイミング信号 を生成し、タイミング制御部は、それぞれのタイミング信号の遅延量を制御してよい。
[0010] タイミング制御部は、パターン信号が所定の伝送経路を伝送する場合において、パ ターン信号のエッジが近接した場合に生じるパターン依存ジッタ量が予め与えられる ジッタ量格納部と、波形データのそれぞれの遷移データについて、直前の遷移デー タとの間隔が予め定められた間隔より小さいか否かを判定する近接判定部と、近接 判定部において、直前の遷移データとの間隔が予め定められた間隔より小さいと判 定された遷移データに対応するタイミング信号の、タイミング発生部における遅延量 を、パターン依存ジッタ量に応じて減じる遅延量制御部とを有してょ 、。
[0011] パターン発生部は、生成すべきパターン信号の立ち上がりエッジのパターンを規定 するセットパターンデータと、生成すべきパターン信号の立ち下がりエッジのパターン を規定するリセットパターンデータとを、波形データとして生成し、タイミング発生部は 、セットパターンデータに対応するセットタイミング信号と、リセットパターンデータに対 応するリセットタイミング信号とを、タイミング信号として生成し、波形成形部は、セット パターンデータに応じた立ち上がりエッジを、セットタイミング信号に応じたタイミング で有し、リセットパターンデータに応じた立ち下がりエッジを、リセットタイミング信号に 応じたタイミングで有するパターン信号を生成し、タイミング制御部は、セットパターン データ及びリセットパターンデータに基づいて、波形データのそれぞれの遷移データ 間隔を検出してよい。タイミング制御部は、波形データにおいてデータ値が遷移する 頻度に応じて、タイミング信号の出力タイミングを制御してよい。
[0012] 本発明の第 2の形態によると、入力されるパターン信号を検出する信号検出装置で あって、所定の周期で与えられる第 1タイミング信号に応じてパターン信号の論理値 を検出する第 1比較部と、第 1タイミング信号とは異なる位相で与えられる第 2タイミン グ信号に応じてパターン信号の論理値を検出する第 2比較部と、第 1比較部又は第 2 比較部のいずれかが検出したパターン信号の論理値に基づいてパターン信号の波 形パターンを検出し、波形パターンに基づいてパターン信号のそれぞれのサイクル におけるデータ値として、第 1比較部が検出した論理値、又は第 2比較部が検出した
Figure imgf000005_0001
ヽずれを選択すべきかを判定する選択制御部と、パターン信号のそれぞれ のサイクル毎に、第 1比較部が出力する論理値、又は第 2比較部が出力する論理値 の！、ずれかを、選択制御部における判定結果に基づ 、て選択して出力する選択部 とを備える信号検出装置を提供する。
[0013] 信号検出装置は、第 2タイミング信号を生成するタイミング発生部と、第 2タイミング 信号を遅延させ、第 1タイミング信号を生成する遅延回路とを更に備えてよい。選択 制御部は、論理値のそれぞれの遷移データについて、直前の遷移データとの間隔 が予め定められた間隔より小さいか否かを判定する近接判定部と、近接判定部にお いて、遷移データ間隔が予め定められた間隔より小さいと判定された遷移データに 対応するサイクルに対しては、第 2比較部が出力する論理値を選択部に選択させ、 他のサイクルに対しては、第 1比較部が出力する論理値を選択部に選択させる制御 部とを有してよい。遅延回路は、パターン信号が所定の伝送経路を伝送する場合に お!、て、パターン信号のエッジが近接した場合に生じるパターン依存ジッタ量に応じ た遅延量を有してよい。
[0014] 本発明の第 3の形態によると、入力されるパターン信号を検出する信号検出装置で あって、所定の周期で与えられる第 1タイミング信号に応じてパターン信号の論理値 を検出する第 1比較部と、第 1タイミング信号とは異なる位相で与えられる第 2タイミン グ信号に応じてパターン信号の論理値を検出する第 2比較部と、パターン信号の各 サイクルの略中央のタイミングで、パターン信号の論理値を検出する第 3比較部と、 第 3比較部が検出した論理値に基づいて、パターン信号の波形パターンを検出し、 波形パターンに基づ 、て、パターン信号のそれぞれのサイクルにおけるデータ値とし て、第 1比較部が検出した論理値、又は第 2比較部が検出した論理値のいずれを選 択すべきかを判定する選択制御部と、パターン信号のそれぞれのサイクル毎に、第 1 比較部が出力する論理値、又は第 2比較部が出力する論理値のいずれかを、選択 制御部における判定結果に基づいて選択して出力する選択部とを備える信号検出 装置を提供する。
[0015] 本発明の第 4の形態によると、被試験デバイスを試験する試験装置であって、被試 験デバイスにパターン信号を入力する信号発生装置と、被試験デバイスが出力する 出力信号を検出する信号検出装置と、信号検出装置が検出した出力信号に基づい て、被試験デバイスの良否を判定する判定部とを備え、信号発生装置は、生成すベ きパターン信号の波形データを生成するパターン発生部と、パターン信号が有する べきパターン周期に応じてタイミング信号を生成するタイミング発生部と、パターン発 生部が出力する波形データを受け取り、波形データに基づいて、タイミング発生部が 出力するタイミング信号の出力タイミングを制御するタイミング制御部と、タイミング発 生部が出力するタイミング信号に応じて、パターン発生部が出力する波形データの データ値に応じたパターン信号を生成する波形成形部とを有する試験装置を提供す る。
[0016] タイミング発生部は、与えられる周期信号を遅延してタイミング信号を生成し、タイミ ング制御部は、信号発生装置から信号検出装置までの伝送経路において、パターン 信号のエッジが近接した場合に生じるパターン依存ジッタ量が予め与えられるジッタ 量格納部と、波形データのそれぞれの遷移データについて、直前の遷移データとの 間隔が予め定められた間隔より小さいか否かを判定する近接判定部と、近接判定部 において、直前の遷移データとの間隔が予め定められた間隔より小さいと判定された 遷移データに対応するタイミング信号の、タイミング発生部における遅延量を、パター ン依存ジッタ量に応じて減じる遅延量制御部とを有してよい。
[0017] 本発明の第 5の形態によると、被試験デバイスを試験する試験装置であって、被試 験デバイスにパターン信号を入力する信号発生装置と、被試験デバイスが出力する 出力信号を検出する信号検出装置と、信号検出装置が検出した出力信号に基づい て、被試験デバイスの良否を判定する判定部とを備え、信号検出装置は、所定の周 期で与えられる第 1タイミング信号に応じて出力信号の論理値を検出する第 1比較部 と、第 1タイミング信号とは異なる位相で与えられる第 2タイミング信号に応じて出力信 号の論理値を検出する第 2比較部と、第 1比較部又は第 2比較部のいずれかが検出 した出力信号の論理値に基づいて出力信号の波形パターンを検出し、波形パターン に基づいて出力信号のそれぞれのサイクルにおけるデータ値として、第 1比較部が 検出した論理値、又は第 2比較部が検出した論理値の ヽずれを選択すべきかを判定 する選択制御部と、出力信号のそれぞれのサイクル毎に、第 1比較部が出力する論 理値、又は第 2比較部が出力する論理値のいずれかを、選択制御部における判定 結果に基づいて選択して出力する選択部とを有する試験装置を提供する。
[0018] 本発明の第 6の形態によると、被試験デバイスを試験する試験装置であって、被試 験デバイスにパターン信号を入力する信号発生装置と、被試験デバイスが出力する 出力信号を検出する信号検出装置と、信号検出装置が検出した出力信号に基づい て、被試験デバイスの良否を判定する判定部とを備え、信号検出装置は、所定の周 期で与えられる第 1タイミング信号に応じて出力信号の論理値を検出する第 1比較部 と、第 1タイミング信号とは異なる位相で与えられる第 2タイミング信号に応じて出力信 号の論理値を検出する第 2比較部と、出力信号の各サイクルの略中央のタイミングで 、出力信号の論理値を検出する第 3比較部と、第 3比較部が検出した論理値に基づ いて、出力信号の波形パターンを検出し、波形パターンに基づいて、出力信号のそ れぞれのサイクルにおけるデータ値として、第 1比較部が検出した論理値、又は第 2 比較部が検出した論理値の 、ずれを選択すべきかを判定する選択制御部と、出力 信号のそれぞれのサイクル毎に、第 1比較部が出力する論理値、又は第 2比較部が 出力する論理値の 、ずれかを、選択制御部における判定結果に基づ 、て選択して 出力する選択部とを有する試験装置を提供する。
[0019] 試験装置は、第 2タイミング信号を生成するタイミング発生部と、被試験デバイスか ら信号検出装置までの伝送経路において、出力信号のエッジが近接した場合に生じ るパターン依存ジッタ量に応じた遅延量を有し、第 2タイミング信号を遅延させ、第 1 タイミング信号を生成する遅延回路とを更に備えてよい。
[0020] 本発明の第 7の形態によると、電子デバイスであって、被試験回路と、被試験回路 を試験する試験回路とを備え、試験回路は、被試験回路にパターン信号を入力する 信号発生回路と、被試験回路が出力する出力信号を検出する信号検出回路と、信 号検出回路が検出した出力信号に基づいて、被試験回路の良否を判定する判定部 とを有し、信号検出回路は、所定の周期で与えられる第 1タイミング信号に応じて出 力信号の論理値を検出する第 1比較部と、第 1タイミング信号とは異なる位相で与え られる第 2タイミング信号に応じて出力信号の論理値を検出する第 2比較部と、第 1比 較部又は第 2比較部のいずれかが検出した出力信号の論理値に基づいて出力信号 の波形パターンを検出し、波形パターンに基づいて出力信号のそれぞれのサイクル におけるデータ値として、第 1比較部が検出した論理値、又は第 2比較部が検出した
Figure imgf000009_0001
ヽずれを選択すべきかを判定する選択制御部と、出力信号のそれぞれの サイクル毎に、第 1比較部が出力する論理値、又は第 2比較部が出力する論理値の いずれかを、選択制御部における判定結果に基づいて選択して出力する選択部とを 含む電子デバイスを提供する。
[0021] 本発明の第 8の形態によると、電子デバイスであって、被試験回路と、被試験回路 を試験する試験回路とを備え、試験回路は、被試験回路にパターン信号を入力する 信号発生回路と、被試験回路が出力する出力信号を検出する信号検出回路と、信 号検出回路が検出した出力信号に基づいて、被試験回路の良否を判定する判定部 とを有し、信号検出回路は、所定の周期で与えられる第 1タイミング信号に応じて出 力信号の論理値を検出する第 1比較部と、第 1タイミング信号とは異なる位相で与え られる第 2タイミング信号に応じて出力信号の論理値を検出する第 2比較部と、出力 信号の各サイクルの略中央のタイミングで、出力信号の論理値を検出する第 3比較 部と、第 3比較部が検出した論理値に基づいて、出力信号の波形パターンを検出し、 波形パターンに基づ 、て、出力信号のそれぞれのサイクルにおけるデータ値として、 第 1比較部が検出した論理値、又は第 2比較部が検出した論理値のいずれを選択す べきかを判定する選択制御部と、出力信号のそれぞれのサイクル毎に、第 1比較部 が出力する論理値、又は第 2比較部が出力する論理値のいずれかを、選択制御部 における判定結果に基づいて選択して出力する選択部とを含む電子デバイスを提供 する。
[0022] 本発明の第 9の形態によると、パターン信号を出力する信号出力装置として、情報 処理装置を機能させるプログラムであって、情報処理装置を、生成すべきパターン信 号の波形データを生成するパターン発生部と、パターン信号が有するべきパターン 周期に応じてタイミング信号を生成するタイミング発生部と、パターン発生部が出力 する波形データを受け取り、波形データに基づいて、タイミング発生部が出力するタ イミング信号の出力タイミングを制御するタイミング制御部と、タイミング発生部が出力 するタイミング信号に応じて、パターン発生部が出力する波形データのデータ値に応 じたパターン信号を生成する波形成形部として機能させるプログラムを提供する。 [0023] 本発明の第 10の形態によると、入力されるパターン信号を検出する信号検出装置 として、情報処理装置を機能させるプログラムであって、所定の周期で与えられる第 1 タイミング信号に応じてパターン信号の論理値を検出する第 1比較部と、第 1タイミン グ信号とは異なる位相で与えられる第 2タイミング信号に応じてパターン信号の論理 値を検出する第 2比較部と、第 1比較部又は第 2比較部のいずれかが検出したバタ ーン信号の論理値に基づいてパターン信号の波形パターンを検出し、波形パターン に基づいてパターン信号のそれぞれのサイクルにおけるデータ値として、第 1比較部 が検出した論理値、又は第 2比較部が検出した論理値の 、ずれを選択すべきかを判 定する選択制御部と、パターン信号のそれぞれのサイクル毎に、第 1比較部が出力 する論理値、又は第 2比較部が出力する論理値のいずれかを、選択制御部における 判定結果に基づいて選択して出力する選択部として機能させるプログラムを提供す る。
[0024] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
図面の簡単な説明
[0025] [図 1]伝送線路を通過した試験信号 (または出力信号)の波形を示す。
[図 2]伝送線路を通過した試験信号 (または出力信号)のパルス幅に対する位相を示 す。
[図 3]本発明の実施形態に係る試験装置 10の構成を被試験デバイス 100とともに示 す。
[図 4]本発明の実施形態に係る信号発生装置 12の構成を被試験デバイス 100ととも に示す。
[図 5]本発明の実施形態に係る信号発生用タイミング発生部 24および波形成形部 2 8の構成の一例をパターン発生部 20およびタイミング制御部 26とともに示す。
[図 6]波形データ、セットタイミング信号およびリセットタイミング信号の一例を示す。
[図 7]本発明の実施形態に係る信号検出装置 14の構成を被試験デバイス 100ととも に示す。
[図 8]出力信号、第 1タイミング信号および第 2タイミング信号の一例を示す。 圆 9]本発明の実施形態の変形例に係る信号検出装置 14の構成を被試験デバイス 100ととち〖こ示す。
[図 10]本発明の実施形態に係るコンピュータ 1900のハードウェア構成の一例を示す 符号の説明
10 験装置
12 信号発生装置
14 信号検出装置
16 判定部
20 パターン発生部
22 周期発生部
24 信号発生用タイミング発生部
26 タイミング制御部
28 波形成形部
30 ドライノ
32 ジッタ量格納部
34 近接判定部
36 遅延量制御部
42 セットタイミング発生部
44 リセットタイミング発生部
52- -1 第 1遅延設定部
54- -1 第 1加算部
56- -1 第 1粗遅延部
58- -1 第 1微小遅延部
52- -2 第 2遅延設定部
54- -2 第 2加算部
56- -2 第 2粗遅延部
58- -2 第 2微小遅延部 60 SRラッチ
62 第 1比較部
64 第 2比較部
66 選択制御部
68 選択部
70 信号検出用タイミング発生部 72 遅延回路
74 近接判定部
76 制御部
80 中央検出用タイミング発生部
82 第 3比較部
100 被試験デバイス
1900 コンピュータ
2000 CPU
2010 ROM
2020 RAM
2030 通信インターフェイス
2040 ハードディスクドライブ
2050 フレキシブルディスク 'ドライブ
2060 CD— ROMドライブ
2070 入出力チップ
2075 グラフィック 'コントローラ
2080 表示装置
2082 ホス卜 ·コン卜ローラ
2084 入出力コントローラ
2090 フレキシブルディスク
2095 CD-ROM
発明を実施するための最良の形態 [0027] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範隨こかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0028] 図 3は、本実施形態に係る試験装置 10の構成を被試験デバイス 100とともに示す。
試験装置 10は、被試験デバイス 100を試験する。試験装置 10は、信号発生装置 12 と、信号検出装置 14と、判定部 16とを備える。信号発生装置 12は、被試験デバイス 100にパターン信号を入力する。信号検出装置 14は、被試験デバイス 100が出力 する出力信号を検出する。判定部 16は、信号検出装置 14が検出した出力信号に基 づいて、被試験デバイス 100の良否を判定する。
[0029] 図 4は、本実施形態に係る信号発生装置 12の構成を被試験デバイス 100とともに 示す。信号発生装置 12は、被試験デバイス 100に対して、パターン信号を試験信号 として出力する。信号発生装置 12は、パターン発生部 20と、周期発生部 22と、信号 発生用タイミング発生部 24と、タイミング制御部 26と、波形成形部 28と、ドライバ 30と を有する。ノターン発生部 20は、生成すべきパターン信号の波形データを生成する 。パターン発生部 20は、一例として、パターン信号の立ち上がりエッジのタイミングお よび立ち下りエッジのタイミングを示す波形データを、テストサイクル周期毎に生成し てよい。
[0030] 周期発生部 22は、周期信号を発生する。周期発生部 22は、一例として、テストサイ クル周期の開始タイミングを示す周期信号を発生してょ ヽ。信号発生用タイミング発 生部 24は、パターン信号が有するべきパターン周期に応じてタイミング信号を生成 する。信号発生用タイミング発生部 24は、一例として、パターン発生部 20が出力する 波形データに応じて、周期発生部 22から与えられる周期信号を遅延してタイミング信 号を生成してよい。
[0031] タイミング制御部 26は、パターン発生部 20が出力する波形データを受け取り、波形 データに基づいて、信号発生用タイミング発生部 24が出力するタイミング信号の出 力タイミングを制御する。タイミング制御部 26は、一例として、波形データにおいてデ ータ値が遷移する第 1遷移データと、第 1遷移データの直後にデータ値が遷移する 第 2遷移データとの間隔が予め定められた間隔より小さい場合に、第 2遷移データに 対応するタイミング信号の出力タイミングを、パターン周期により定まる出力タイミング より遅くしてよい。
[0032] また、タイミング制御部 26は、信号発生用タイミング発生部 24が周期信号を遅延す ることによってタイミング信号を生成する場合、一例として、それぞれのタイミング信号 の遅延量を制御してよい。さらに、遅延量を制御する場合において、タイミング制御 部 26は、一例として、ジッタ量格納部 32と、近接判定部 34と、遅延量制御部 36とを 含んでよい。ジッタ量格納部 32は、パターン信号が所定の伝送経路を伝送する場合 にお 、て、パターン信号のエッジが近接した場合に生じるパターン依存ジッタ量が予 め与えられる。すなわち、ジッタ量格納部 32は、比較的に短いパルス幅のパターン が伝送線路を通過した場合に、当該パターンに生じる位相のずれ量を格納する。ジ ッタ量格納部 32は、一例として、波形成形部 28の出力端力ゝら被試験デバイス 100の 入力端までの伝送経路を、比較的に短いパルス幅のパターンが通過した場合にお けるパターン依存ジッタ量を格納してょ 、。
[0033] 近接判定部 34は、波形データのそれぞれの遷移データについて、直前の遷移デ ータとの間隔が予め定められた間隔より小さいか否かを判定する。遅延量制御部 36 は、近接判定部 34において、直前の遷移データとの間隔が予め定められた間隔より 小さいと判定された遷移データに対応するタイミング信号の、信号発生用タイミング 発生部 24における遅延量を、パターン依存ジッタ量に応じて減じる。このようなタイミ ング制御部 26によれば、第 1遷移データと第 2遷移データとの間隔が小さいために パターン依存ジッタが生じるパターンを出力する場合、第 2遷移データに対応するタ イミング信号の出力タイミングを、パターン周期による定まる本来の出力タイミングより ち遅く出力させることができる。
[0034] 波形成形部 28は、信号発生用タイミング発生部 24が出力するタイミング信号に応 じて、ノターン発生部 20が出力する波形データのデータ値に応じたパターン信号を 生成する。波形成形部 28は、一例として、タイミング信号に応じて立ち上るまたは立 ち下がるパターン信号を生成してよい。ドライバ 30は、波形成形部 28により出力され たパターン信号を被試験デバイス 100に供給する。ドライバ 30は、一例として、バタ ーン信号を伝送線路を介して被試験デバイス 100に供給する。 [0035] このような信号発生装置 12によれば、比較的に短いパルス幅のパターンを伝送経 路を介して伝送する場合、当該パターンに生じるパターン依存ジッタを予め補償した ノ ターン信号を出力することができる。従って、信号発生装置 12によれば、伝送線路 によってパターン依存ジッタが生じる場合であっても、指定されたタイミングで、受信 先である被試験デバイス 100にパターン信号を入力させることができる。
[0036] 図 5は、本実施形態の一例に係る信号発生用タイミング発生部 24および波形成形 部 28の構成を、パターン発生部 20およびタイミング制御部 26とともに示す。信号発 生装置 12は、立ち上がりエッジのタイミングおよび立ち下りエッジのタイミングを示す 波形データを発生して、これらの波形データに示されたタイミングに基づきパターン 信号を生成してよい。本例に係るパターン発生部 20は、生成すべきパターン信号の 立ち上がりエッジのパターンを規定するセットパターンデータと、生成すべきパターン 信号の立ち下がりエッジのパターンを規定するリセットパターンデータとを、波形デー タとして生成する。
[0037] 本例に係る信号発生用タイミング発生部 24は、セットパターンデータに対応するセ ットタイミング信号と、リセットパターンデータに対応するリセットタイミング信号とを、タ イミング信号として生成する。信号発生用タイミング発生部 24は、一例として、セット パターンデータに基づき周期信号を遅延してセットタイミング信号を生成するセットタ イミング発生部 42と、リセットパターンデータに基づき周期信号を遅延してリセットタイ ミング信号を生成するリセットタイミング発生部 44とを有してよい。
[0038] セットタイミング発生部 42は、一例として、第 1遅延設定部 52—1と、第 1加算部 54 — 1と、第 1粗遅延部 56— 1と、第 1微小遅延部 58— 1とを含んでよい。第 1遅延設定 部 52— 1は、セットパターンデータに基づき、テストサイクルの開始タイミングからのパ ターン信号の立ち上がりエッジのタイミングまでの時間を示すセット遅延量をテストサ イタル毎に発生する。第 1加算部 54— 1は、セット遅延量とタイミング制御部 26により 出力されたセット側パターン依存ジッタ量とを加算して、補償後遅延量として出力す る。第 1粗遅延部 56— 1は、周期発生部 22により発生されたテストパターン周期を示 す周期信号を、補正後遅延量に示された時間分、基準クロック周期単位で遅延する 。第 1微小遅延部 58— 1は、第 1粗遅延部 56— 1により遅延された周期信号を、補正 後遅延量における基準クロック周期未満の時間分、遅延して、セットタイミング信号と して出力する。
[0039] リセットタイミング発生部 44は、一例として、第 2遅延設定部 52— 2と、第 2加算部 5 4- 2と、第 2粗遅延部 56— 2と、第 2微小遅延部 58— 2とを含んでよい。第 2遅延設 定部 52— 2は、リセットパターンデータに基づき、テストサイクルの開始タイミングから のパターン信号の立ち下がりエッジのタイミングまでの時間を示すリセット遅延量をテ ストサイクル毎に発生する。第 2加算部 54— 2は、リセット遅延量とタイミング制御部 2 6により出力されたリセット側パターン依存ジッタ量とを加算して、補償後遅延量として 出力する。第 2粗遅延部 56— 2は、周期発生部 22により発生されたテストパターン周 期を示す周期信号を、補正後遅延量に示された時間分、基準クロック周期単位で遅 延する。第 2微小遅延部 58— 2は、第 2粗遅延部 56— 2により遅延された周期信号を 、補正後遅延量における基準クロック周期未満の時間分、遅延して、リセットタイミン グ信号として出力する。
[0040] タイミング制御部 26は、セットパターンデータ及びリセットパターンデータに基づい て、波形データのそれぞれの遷移データ間隔を検出する。そして、タイミング制御部 26は、セットタイミング信号の出力タイミングを本来より遅く出力するべく制御する場 合には、セット側パターン依存ジッタ量を出力し、リセットタイミング信号の出力タイミン グを本来より遅く出力するべく制御する場合には、リセット側パターン依存ジッタ量を 出力する。
[0041] 波形成形部 28は、セットパターンデータに応じた立ち上がりエッジを、セットタイミン グ信号に応じたタイミングで有し、リセットパターンデータに応じた立ち下がりエッジを 、リセットタイミング信号に応じたタイミングで有するパターン信号を生成する。波形成 形部 28は、一例として、 SRラッチ 60を含んでよい。 SRラッチ 60は、セットタイミング 信号のタイミングでパターン信号を立ち上げ、リセットタイミング信号のタイミングでパ ターン信号を立ち下げる。
[0042] 図 6は、図 5に示す信号発生用タイミング発生部 24に入力する波形データ、セットタ イミング信号およびリセットタイミング信号の一例を示す。タイミング制御部 26は、図 6 中の Aに示すような、立ち上がつてから立ち下がるパターンにおけるセットタイミング 力もリセットタイミングまでの時間間隔力 予め定められた間隔よりも小さい場合、リセ ット側パターン依存ジッタ量を出力する。セットタイミング発生部 42は、タイミング制御 部 26からリセット側パターン依存ジッタ量を受けると、立ち上がつてから立ち下がるパ ターンにおけるリセットタイミング信号の出力タイミングを、リセット側パターン依存ジッ タ量分だけ遅く出力する。
[0043] また、タイミング制御部 26は、図 6中の Bに示すような、立ち下がってから立ち上が るパターンにおけるリセットタイミング力 セットタイミングまでの時間間隔力 予め定め られた間隔よりも小さい場合、セット側パターン依存ジッタ量を出力する。セットタイミ ング発生部 42は、セット側パターン依存ジッタ量を受けると、立ち上がつてから立ち 下がるパターンにおけるセットタイミング信号の出力タイミングを、セット側パターン依 存ジッタ量分だけ遅く出力する。
[0044] 以上のような信号発生装置 12によれば、セットタイミング信号およびリセットタイミン グ信号に基づきパターン信号を生成する場合であっても、比較的に短 、パルス幅の ノ ターンに生じるパターン依存ジッタを、予め補償したパターン信号を出力すること ができる。従って、信号発生装置 12によれば、伝送線路によってパターン依存ジッタ が生じる場合であっても、指定されたタイミングで、受信先である被試験デバイス 100 にパターン信号を入力させることができる。
[0045] なお、タイミング制御部 26は、一例として、セットタイミング信号の出力タイミングを変 化させる変化量とは異なる変化量で、リセットタイミング信号の出力タイミングを変化さ せてよい。これにより、信号発生装置 12によれば、ドライバ 30における信号立ち上げ 特性と信号立ち下げ特性との間に違いがある場合であっても、立ち上がりエッジおよ び立ち下りエッジともに、指定されたタイミングで被試験デバイス 100に供給すること ができる。
[0046] また、タイミング制御部 26は、波形データにぉ 、てデータ値が遷移する頻度に応じ て、タイミング信号の出力タイミングを制御してよい。タイミング制御部 26は、一例とし て、データ値が遷移する頻度が予め定められた頻度よりも高い場合、タイミング信号 の出力タイミングを、当該パターン周期により定まるパターン信号の出力タイミングを 早くしてよい。これにより、信号発生装置 12によれば、頻度によって生じる消費電力 差、例えば、信号発生用タイミング発生部 24、波形成形部 28やドライバ 30の電源電 圧の降下や温度上昇によりジッタが発生する場合であっても、当該ジッタを予め補償 したパターン信号を出力することができる。
[0047] 図 7は、本実施形態に係る信号検出装置 14の構成を被試験デバイス 100とともに 示す。信号検出装置 14は、信号発生装置 12から供給されたパターン信号に応じて 被試験デバイス 100が出力する出力信号を、パターン信号として入力する。そして、 信号検出装置 14は、入力されるパターン信号の論理値を検出する。
[0048] 信号検出装置 14は、第 1比較部 62と、第 2比較部 64と、選択制御部 66と、選択部 68と、信号検出用タイミング発生部 70と、遅延回路 72とを有する。第 1比較部 62は、 所定の周期で与えられる第 1タイミング信号に応じてパターン信号の論理値を検出す る。第 1比較部 62は、一例として、パターン信号と閾値とを第 1タイミング信号のタイミ ングで比較することにより、パターン信号の論理値をサイクル毎に検出する。第 2比較 部 64は、第 1タイミング信号とは異なる位相で与えられる第 2タイミング信号に応じて パターン信号の論理値を検出する。第 2比較部 64は、一例として、パターン信号と閾 値とを第 2タイミング信号のタイミングで比較することにより、パターン信号の論理値を サイクル毎に検出する。
[0049] 選択制御部 66は、第 1比較部 62又は第 2比較部 64のいずれかが検出したパター ン信号の論理値に基づいてパターン信号の波形パターンを検出し、波形パターンに 基づいてパターン信号のそれぞれのサイクルにおけるデータ値として、第 1比較部 6 2が検出した論理値、又は第 2比較部 64が検出した論理値のいずれを選択すべきか を判定する。
[0050] 選択制御部 66は、一例として、近接判定部 74と、制御部 76とを含んでょ ヽ。近接 判定部 74は、第 1比較部 62又は第 2比較部のいずれかが検出したパターン信号の 論理値のそれぞれの遷移データについて、直前の遷移データとの間隔が予め定め られた間隔より小さいか否かを判定する。制御部 76は、近接判定部 74において、遷 移データ間隔が予め定められた間隔より小さいと判定された遷移データに対応する サイクルに対しては、第 2比較部 64が出力する論理値を選択部 68に選択させ、他の サイクルに対しては、第 1比較部 62が出力する論理値を選択部 68に選択させてよい 。選択部 68は、パターン信号のそれぞれのサイクル毎に、第 1比較部 62が出力する 論理値、又は第 2比較部 64が出力する論理値のいずれかを、選択制御部 66におけ る判定結果に基づいて選択して出力する。
[0051] 信号検出用タイミング発生部 70は、第 2比較部 64による比較タイミングを示す所定 周期の第 2タイミング信号を生成する。信号検出用タイミング発生部 70は、一例とし て、パターン信号のサイクルと略同一の周期の第 2タイミング信号を生成する。遅延 回路 72は、第 2タイミング信号を遅延させ、第 2比較部 64による比較タイミングを示す 所定周期の第 1タイミング信号を生成する。遅延回路 72は、一例として、パターン信 号が所定の伝送経路を伝送する場合にぉ ヽて、パターン信号のエッジが近接した場 合に生じるパターン依存ジッタ量に応じた遅延量を有してよい。この結果、信号検出 用タイミング発生部 70は、第 1タイミング信号よりパターン依存ジッタ量分位相が進み 、第 1タイミング信号と同一の周期の第 2タイミング信号を発生する。従って、第 2比較 部 64は、第 1比較部 62による比較タイミングよりも、パターン依存ジッタ量分早いタイ ミングで、入力されたパターン信号を比較することができる。
[0052] 図 8は、被試験デバイス 100から出力されたパターン信号（出力信号)、第 1タイミン グ信号および第 2タイミング信号の一例を示す。選択制御部 66は、一例として、 L論 理力 H論理に遷移して力 次に H論理力 L論理に遷移するまでの波形パターン（ 例えば図 8の Cの波形）、および、 H論理力 L論理に遷移して力 次に L論理力 H 論理に遷移するまでの波形パターン (例えば図 8の Dの波形)を検出する。選択制御 部 66は、波形パターンの幅が予め定められた幅より小さい場合には、当該波形バタ ーンを含むサイクルに対しては、第 2比較部 64が出力する論理値を選択部 68に選 択させる。また、選択制御部 66は、波形パターンの幅が予め定められた幅以上の場 合には、当該波形パターンを含むサイクルに対しては、第 1比較部 62が出力する論 理値を選択部 68に選択させる。
[0053] このような信号検出装置 14によれば、入力されたパターン信号の論理値を、異なる 2つの位相で検出して、波形パターンに応じていずれか一方を選択して出力すること ができる。例えば、信号検出装置 14は、予め定められた幅より小さい幅の波形バタ ーンの論理値を、他の波形パターンの論理値の検出のタイミングよりも、パターン依 存ジッタ量早いタイミングで検出する。これにより、信号検出装置 14によれば、比較 的に短い周期のパターン信号の論理値を、当該比較的短い周期のパターン信号に 生じるパターン依存ジッタを補償したタイミングで、検出することができる。従って、信 号検出装置 14によれば、被試験デバイス 100から出力されたパターン信号から、送 信元である被試験デバイス 100により指定されたタイミングで論理値を検出すること ができる。
[0054] 図 9は、本実施形態の変形例に係る信号検出装置 14の構成を被試験デバイス 10 0とともに示す。本実施形態の変形例に係る信号検出装置 14は、図 7に示す信号検 出装置 14と略同一の構成および機能を有するので、以下、相違点を除き説明を省 略する。
[0055] 信号検出装置 14は、中央検出用タイミング発生部 80と、第 3比較部 82とを更に備 える。中央検出用タイミング発生部 80は、パターン信号の各サイクルの略中央のタイ ミングを生成する。第 3比較部 82は、中央検出用タイミング発生部 80により生成され たパターン信号の各サイクルの略中央のタイミングで、パターン信号の論理値を検出 する。選択制御部 66は、第 3比較部 82が検出した論理値に基づいて、パターン信号 の波形パターンを検出し、波形パターンに基づいて、パターン信号のそれぞれのサ イタルにおけるデータ値として、第 1比較部 62が検出した論理値、又は第 2比較部 6 4が検出した論理値のいずれを選択すべきかを判定する。
[0056] このような本変形例に係る信号検出装置 14によれば、パターン信号の各サイクル の略中央のタイミングで検出した論理値に基づき波形パターンの幅を判定するので、 第 1タイミング信号または第 2タイミング信号がパターン信号の遷移点の近傍のタイミ ングとなっている場合であっても、波形パターンの幅を正確に判定することができる。 これにより、本変形例に係る信号検出装置 14によれば、ノターン依存ジッタが生じる 波形パターンを正確に判定することができるので、パターン依存ジッタの補償をする か否かを正確に判断することができる。
[0057] また、試験装置 10は、試験対象となる被試験回路と共に同一の電子デバイスに設 けられた試験回路であってもよい。当該試験回路は、電子デバイスの BIST回路等と して実現され、被試験回路を試験することにより電子デバイスの診断等を行う。これに より、当該試験回路は、被試験回路となる回路が、電子デバイスが本来目的とする通 常動作を行うことができるかどうかをチェックすることができる。
[0058] また、試験装置 10は、試験対象となる被試験回路と同一のボード又は同一の装置 内に設けられた試験回路であってもよい。このような試験回路も、上述したように被試 験回路が本来目的とする通常動作を行うことができるかどうかをチェックすることがで きる。
[0059] 図 10は、本実施形態に係るコンピュータ 1900のハードウェア構成の一例を示す。
本実施形態に係るコンピュータ 1900は、ホスト'コントローラ 2082により相互に接続 される CPU2000、 RAM2020,グラフィック.コントローラ 2075、及び表示装置 208 0を有する CPU周辺部と、入出力コントローラ 2084によりホスト'コントローラ 2082に 接続される通信インターフェイス 2030、ハードディスクドライブ 2040、及び CD—RO Mドライブ 2060を有する入出力部と、入出力コントローラ 2084に接続される ROM2 010、フレキシブルディスク'ドライブ 2050、及び入出力チップ 2070を有するレガシ 一入出力部とを備える。
[0060] ホスト'コントローラ 2082は、 RAM2020と、高い転送レートで RAM2020をァクセ スする CPU2000及びグラフィック 'コントローラ 2075とを接続する。 CPU2000は、 R OM2010及び RAM2020に格納されたプログラムに基づいて動作し、各部の制御 を行う。グラフィック 'コントローラ 2075は、 CPU2000等が RAM2020内に設けたフ レーム ·バッファ上に生成する画像データを取得し、表示装置 2080上に表示させる
。これに代えて、グラフィック 'コントローラ 2075は、 CPU2000等が生成する画像デ ータを格納するフレーム ·ノ ッファを、内部に含んでもょ ヽ。
[0061] 入出力コントローラ 2084は、ホスト'コントローラ 2082と、比較的高速な入出力装置 である通信インターフェイス 2030、ハードディスクドライブ 2040、 CD—ROMドライ ブ 2060を接続する。通信インターフェイス 2030は、ネットワークを介して他の装置と 通信する。ハードディスクドライブ 2040は、コンピュータ 1900内の CPU2000が使用 するプログラム及びデータを格納する。 CD—ROMドライブ 2060は、 CD—ROM20 95力 プログラム又はデータを読み取り、 RAM2020を介してハードディスクドライブ 2040に提供する。 [0062] また、入出力コントローラ 2084〖こは、 ROM2010と、フレキシブルディスク 'ドライブ 2050、及び入出力チップ 2070の比較的低速な入出力装置とが接続される。 ROM 2010は、コンピュータ 1900が起動時に実行するブート'プログラムや、コンピュータ 1900のハードウェアに依存するプログラム等を格納する。フレキシブルディスク'ドラ イブ 2050は、フレキシブルディスク 2090からプログラム又はデータを読み取り、 RA M2020を介してハードディスクドライブ 2040に提供する。入出力チップ 2070は、フ レキシブルディスク 'ドライブ 2050や、例えばパラレル 'ポート、シリアル 'ポート、キー ボード'ポート、マウス'ポート等を介して各種の入出力装置を接続する。
[0063] RAM2020を介してハードディスクドライブ 2040に提供されるプログラムは、フレキ シブルディスク 2090、 CD-ROM2095,又は ICカード等の記録媒体に格納されて 利用者によって提供される。プログラムは、記録媒体から読み出され、 RAM2020を 介してコンピュータ 1900内のハードディスクドライブ 2040にインストールされ、 CPU 2000【こお!、て実行される。
[0064] コンピュータ 1900にインストールされ、コンピュータ 1900を試験装置 10として機能 させるプログラムは、信号発生モジュールと、信号検出モジュールと、判定モジユー ルとを有する。これらのプログラム又はモジュールは、 CPU2000等に働き力 4ナて、コ ンピュータ 1900を、信号発生装置 12、信号検出装置 14および判定部 16としてそれ ぞれ機能させる。
[0065] また、コンピュータ 1900にインストールされ、コンピュータ 1900を信号発生装置 12 として機能させるプログラムは、パターン発生モジュールと、周期発生モジュールと、 信号発生用タイミング発生モジュールと、タイミング制御モジュールと、波形成形モジ ユールと、ドライバモジュールとを有する。これらのプログラム又はモジュールは、 CP U2000等〖こ働き力けて、コンピュータ 1900を、パターン発生部 20、周期発生部 22 、信号発生用タイミング発生部 24、タイミング制御部 26、波形成形部 28、ドライバ 30 としてそれぞれ機能させる。
[0066] また、コンピュータ 1900にインストールされ、コンピュータ 1900を信号検出装置 14 として機能させるプログラムは、第 1比較モジュールと、第 2比較モジュールと、選択 制御モジュールと、選択モジュールと、信号検出用タイミング発生モジュールと、遅延 モジュールとを有する。これらのプログラム又はモジュールは、 CPU2000等に働き かけて、コンピュータ 1900を、第 1比較部 62、第 2比較部 64、選択制御部 66、選択 部 68、信号検出用タイミング発生部 70、および遅延回路としてそれぞれ機能させる。
[0067] 以上に示したプログラム又はモジュールは、外部の記憶媒体に格納されてもよい。
記憶媒体としては、フレキシブルディスク 2090、 CD—ROM2095の他に、 DVDや CD等の光学記録媒体、 MO等の光磁気記録媒体、テープ媒体、 ICカード等の半導 体メモリ等を用いることができる。また、専用通信ネットワークやインターネットに接続 されたサーバシステムに設けたノ、ードディスク又は RAM等の記憶装置を記録媒体と して使用し、ネットワークを介してプログラムをコンピュータ 1900に提供してもよい。
[0068] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から 明らかである。

Claims

請求の範囲
[1] パターン信号を出力する信号出力装置であって、
生成すべき前記パターン信号の波形データを生成するパターン発生部と、 前記パターン信号が有するべきパターン周期に応じてタイミング信号を生成するタ イミング発生部と、
前記パターン発生部が出力する前記波形データを受け取り、前記波形データに基 づいて、前記タイミング発生部が出力する前記タイミング信号の出力タイミングを制御 するタイミング制御部と、
前記タイミング発生部が出力するタイミング信号に応じて、前記パターン発生部が 出力する前記波形データのデータ値に応じた前記パターン信号を生成する波形成 形部と
を備える信号出力装置。
[2] 前記タイミング制御部は、前記波形データにおいてデータ値が遷移する第 1遷移デ ータと、第 2遷移データとの間隔が予め定められた間隔より小さい場合に、前記第 2 遷移データに対応する前記タイミング信号の前記出力タイミングを、前記パターン周 期により定まる前記出力タイミングより遅くする
請求項 1に記載の信号出力装置。
[3] 前記タイミング発生部は、与えられる周期信号を遅延して前記タイミング信号を生成 し、
前記タイミング制御部は、それぞれの前記タイミング信号の遅延量を制御する 請求項 1に記載の信号出力装置。
[4] 前記タイミング制御部は、
前記パターン信号が所定の伝送経路を伝送する場合にお！ヽて、前記パターン信号 のエッジが近接した場合に生じるパターン依存ジッタ量が予め与えられるジッタ量格 納部と、
前記波形データのそれぞれの遷移データにっ 、て、直前の前記遷移データとの間 隔が前記予め定められた間隔より小さいか否かを判定する近接判定部と、
前記近接判定部において、直前の前記遷移データとの間隔が前記予め定められ た間隔より小さいと判定された前記遷移データに対応する前記タイミング信号の、前 記タイミング発生部における遅延量を、前記パターン依存ジッタ量に応じて減じる遅 延量制御部と
を有する
請求項 3に記載の信号出力装置。
[5] 前記パターン発生部は、生成すべき前記パターン信号の立ち上がりエッジのバタ ーンを規定するセットパターンデータと、生成すべき前記パターン信号の立ち下がり エッジのパターンを規定するリセットパターンデータとを、前記波形データとして生成 し、
前記タイミング発生部は、前記セットパターンデータに対応するセットタイミング信号 と、前記リセットパターンデータに対応するリセットタイミング信号とを、前記タイミング 信号として生成し、
前記波形成形部は、前記セットパターンデータに応じた立ち上がりエッジを、前記 セットタイミング信号に応じたタイミングで有し、前記リセットパターンデータに応じた 立ち下がりエッジを、前記リセットタイミング信号に応じたタイミングで有する前記バタ ーン信号を生成し、
前記タイミング制御部は、前記セットパターンデータ及び前記リセットパターンデー タに基づ 、て、前記波形データのそれぞれの遷移データ間隔を検出する 請求項 2に記載の信号出力装置。
[6] 前記タイミング制御部は、前記波形データにおいてデータ値が遷移する頻度に応 じて、前記タイミング信号の前記出力タイミングを制御する
請求項 1に記載の信号出力装置。
[7] 入力されるパターン信号を検出する信号検出装置であって、
所定の周期で与えられる第 1タイミング信号に応じて前記パターン信号の論理値を 検出する第 1比較部と、
前記第 1タイミング信号とは異なる位相で与えられる第 2タイミング信号に応じて前 記パターン信号の論理値を検出する第 2比較部と、
前記第 1比較部又は前記第 2比較部のいずれかが検出した前記パターン信号の論 理値に基づいて前記パターン信号の波形パターンを検出し、前記波形パターンに基 づ 、て前記パターン信号のそれぞれのサイクルにおけるデータ値として、前記第 1比 較部が検出した論理値、又は前記第 2比較部が検出した論理値の 、ずれを選択す べきかを判定する選択制御部と、
前記パターン信号のそれぞれのサイクル毎に、前記第 1比較部が出力する論理値 、又は前記第 2比較部が出力する論理値のいずれかを、前記選択制御部における 判定結果に基づいて選択して出力する選択部と
を備える信号検出装置。
[8] 前記第 2タイミング信号を生成するタイミング発生部と、
前記第 2タイミング信号を遅延させ、前記第 1タイミング信号を生成する遅延回路と を更に備える請求項 7に記載の信号検出装置。
[9] 前記選択制御部は、
前記論理値のそれぞれの遷移データにっ 、て、直前の前記遷移データとの間隔 が予め定められた間隔より小さいか否かを判定する近接判定部と、
前記近接判定部において、遷移データ間隔が前記予め定められた間隔より小さい と判定された前記遷移データに対応する前記サイクルに対しては、前記第 2比較部 が出力する論理値を前記選択部に選択させ、他の前記サイクルに対しては、前記第 1比較部が出力する論理値を前記選択部に選択させる制御部と
を有する請求項 8に記載の信号検出装置。
[10] 前記遅延回路は、前記パターン信号が所定の伝送経路を伝送する場合において、 前記パターン信号のエッジが近接した場合に生じるパターン依存ジッタ量に応じた 遅延量を有する
請求項 9に記載の信号検出装置。
[11] 入力されるパターン信号を検出する信号検出装置であって、
所定の周期で与えられる第 1タイミング信号に応じて前記パターン信号の論理値を 検出する第 1比較部と、
前記第 1タイミング信号とは異なる位相で与えられる第 2タイミング信号に応じて前 記パターン信号の論理値を検出する第 2比較部と、 前記パターン信号の各サイクルの略中央のタイミングで、前記パターン信号の論理 値を検出する第 3比較部と、
前記第 3比較部が検出した前記論理値に基づいて、前記パターン信号の波形バタ ーンを検出し、前記波形パターンに基づいて、前記パターン信号のそれぞれのサイ クルにおけるデータ値として、前記第 1比較部が検出した論理値、又は前記第 2比較 部が検出した論理値のいずれを選択すべきかを判定する選択制御部と、
前記パターン信号のそれぞれのサイクル毎に、前記第 1比較部が出力する論理値
、又は前記第 2比較部が出力する論理値のいずれかを、前記選択制御部における 判定結果に基づいて選択して出力する選択部と
を備える信号検出装置。
[12] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスにパターン信号を入力する信号発生装置と、
前記被試験デバイスが出力する出力信号を検出する信号検出装置と、 前記信号検出装置が検出した前記出力信号に基づいて、前記被試験デバイスの 良否を判定する判定部と
を備え、
前記信号発生装置は、
生成すべき前記パターン信号の波形データを生成するパターン発生部と、 前記パターン信号が有するべきパターン周期に応じてタイミング信号を生成するタ イミング発生部と、
前記パターン発生部が出力する前記波形データを受け取り、前記波形データに基 づいて、前記タイミング発生部が出力する前記タイミング信号の出力タイミングを制御 するタイミング制御部と、
前記タイミング発生部が出力するタイミング信号に応じて、前記パターン発生部が 出力する前記波形データのデータ値に応じた前記パターン信号を生成する波形成 形部と
を有する試験装置。
[13] 前記タイミング発生部は、与えられる周期信号を遅延して前記タイミング信号を生成 し、
前記タイミング制御部は、
前記信号発生装置から前記信号検出装置までの伝送経路において、前記パター ン信号のエッジが近接した場合に生じるパターン依存ジッタ量が予め与えられるジッ タ量格納部と、
前記波形データのそれぞれの遷移データにっ 、て、直前の前記遷移データとの間 隔が前記予め定められた間隔より小さいか否かを判定する近接判定部と、
前記近接判定部において、直前の前記遷移データとの間隔が前記予め定められ た間隔より小さいと判定された前記遷移データに対応する前記タイミング信号の、前 記タイミング発生部における遅延量を、前記パターン依存ジッタ量に応じて減じる遅 延量制御部と
を有する
請求項 12に記載の試験装置。
被試験デバイスを試験する試験装置であって、
前記被試験デバイスにパターン信号を入力する信号発生装置と、
前記被試験デバイスが出力する出力信号を検出する信号検出装置と、 前記信号検出装置が検出した前記出力信号に基づいて、前記被試験デバイスの 良否を判定する判定部と
を備え、
前記信号検出装置は、
所定の周期で与えられる第 1タイミング信号に応じて前記出力信号の論理値を検 出する第 1比較部と、
前記第 1タイミング信号とは異なる位相で与えられる第 2タイミング信号に応じて前 記出力信号の論理値を検出する第 2比較部と、
前記第 1比較部又は前記第 2比較部のいずれかが検出した前記出力信号の論理 値に基づいて前記出力信号の波形パターンを検出し、前記波形パターンに基づい て前記出力信号のそれぞれのサイクルにおけるデータ値として、前記第 1比較部が 検出した論理値、又は前記第 2比較部が検出した論理値の ヽずれを選択すべきかを 判定する選択制御部と、
前記出力信号のそれぞれのサイクル毎に、前記第 1比較部が出力する論理値、又 は前記第 2比較部が出力する論理値のいずれかを、前記選択制御部における判定 結果に基づいて選択して出力する選択部と
を有する試験装置。
[15] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスにパターン信号を入力する信号発生装置と、
前記被試験デバイスが出力する出力信号を検出する信号検出装置と、 前記信号検出装置が検出した前記出力信号に基づいて、前記被試験デバイスの 良否を判定する判定部と
を備え、
前記信号検出装置は、
所定の周期で与えられる第 1タイミング信号に応じて前記出力信号の論理値を検 出する第 1比較部と、
前記第 1タイミング信号とは異なる位相で与えられる第 2タイミング信号に応じて前 記出力信号の論理値を検出する第 2比較部と、
前記出力信号の各サイクルの略中央のタイミングで、前記出力信号の論理値を検 出する第 3比較部と、
前記第 3比較部が検出した前記論理値に基づいて、前記出力信号の波形パターン を検出し、前記波形パターンに基づいて、前記出力信号のそれぞれのサイクルにお けるデータ値として、前記第 1比較部が検出した論理値、又は前記第 2比較部が検 出した論理値のいずれを選択すべきかを判定する選択制御部と、
前記出力信号のそれぞれのサイクル毎に、前記第 1比較部が出力する論理値、又 は前記第 2比較部が出力する論理値のいずれかを、前記選択制御部における判定 結果に基づいて選択して出力する選択部と
を有する試験装置。
[16] 前記第 2タイミング信号を生成するタイミング発生部と、
前記被試験デバイスから前記信号検出装置までの伝送経路において、前記出力 信号のエッジが近接した場合に生じるパターン依存ジッタ量に応じた遅延量を有し、 前記第 2タイミング信号を遅延させ、前記第 1タイミング信号を生成する遅延回路と を更に備える請求項 14又は 15に記載の試験装置。
[17] 電子デバイスであって、
被試験回路と、
前記被試験回路を試験する試験回路とを備え、
前記試験回路は、
前記被試験回路にパターン信号を入力する信号発生回路と、
前記被試験回路が出力する出力信号を検出する信号検出回路と、
前記信号検出回路が検出した前記出力信号に基づいて、前記被試験回路の良否 を判定する判定部と
を有し、
前記信号検出回路は、
所定の周期で与えられる第 1タイミング信号に応じて前記出力信号の論理値を検 出する第 1比較部と、
前記第 1タイミング信号とは異なる位相で与えられる第 2タイミング信号に応じて前 記出力信号の論理値を検出する第 2比較部と、
前記第 1比較部又は前記第 2比較部のいずれかが検出した前記出力信号の論理 値に基づいて前記出力信号の波形パターンを検出し、前記波形パターンに基づい て前記出力信号のそれぞれのサイクルにおけるデータ値として、前記第 1比較部が 検出した論理値、又は前記第 2比較部が検出した論理値の ヽずれを選択すべきかを 判定する選択制御部と、
前記出力信号のそれぞれのサイクル毎に、前記第 1比較部が出力する論理値、又 は前記第 2比較部が出力する論理値のいずれかを、前記選択制御部における判定 結果に基づいて選択して出力する選択部と
を含む電子デバイス。
[18] 電子デバイスであって、
被試験回路と、 前記被試験回路を試験する試験回路とを備え、
前記試験回路は、
前記被試験回路にパターン信号を入力する信号発生回路と、
前記被試験回路が出力する出力信号を検出する信号検出回路と、
前記信号検出回路が検出した前記出力信号に基づいて、前記被試験回路の良否 を判定する判定部と
を有し、
前記信号検出回路は、
所定の周期で与えられる第 1タイミング信号に応じて前記出力信号の論理値を検 出する第 1比較部と、
前記第 1タイミング信号とは異なる位相で与えられる第 2タイミング信号に応じて前 記出力信号の論理値を検出する第 2比較部と、
前記出力信号の各サイクルの略中央のタイミングで、前記出力信号の論理値を検 出する第 3比較部と、
前記第 3比較部が検出した前記論理値に基づいて、前記出力信号の波形パターン を検出し、前記波形パターンに基づいて、前記出力信号のそれぞれのサイクルにお けるデータ値として、前記第 1比較部が検出した論理値、又は前記第 2比較部が検 出した論理値のいずれを選択すべきかを判定する選択制御部と、
前記出力信号のそれぞれのサイクル毎に、前記第 1比較部が出力する論理値、又 は前記第 2比較部が出力する論理値のいずれかを、前記選択制御部における判定 結果に基づいて選択して出力する選択部と
を含む電子デバイス。
パターン信号を出力する信号出力装置として、情報処理装置を機能させるプロダラ ムであって、
前記情報処理装置を、
生成すべき前記パターン信号の波形データを生成するパターン発生部と、 前記パターン信号が有するべきパターン周期に応じてタイミング信号を生成するタ イミング発生部と、 前記パターン発生部が出力する前記波形データを受け取り、前記波形データに基 づいて、前記タイミング発生部が出力する前記タイミング信号の出力タイミングを制御 するタイミング制御部と、
前記タイミング発生部が出力するタイミング信号に応じて、前記パターン発生部が 出力する前記波形データのデータ値に応じた前記パターン信号を生成する波形成 形部と
して機能させるプログラム。
入力されるパターン信号を検出する信号検出装置として、情報処理装置を機能さ せるプログラムであって、
所定の周期で与えられる第 1タイミング信号に応じて前記パターン信号の論理値を 検出する第 1比較部と、
前記第 1タイミング信号とは異なる位相で与えられる第 2タイミング信号に応じて前 記パターン信号の論理値を検出する第 2比較部と、
前記第 1比較部又は前記第 2比較部のいずれかが検出した前記パターン信号の論 理値に基づいて前記パターン信号の波形パターンを検出し、前記波形パターンに基 づ 、て前記パターン信号のそれぞれのサイクルにおけるデータ値として、前記第 1比 較部が検出した論理値、又は前記第 2比較部が検出した論理値の 、ずれを選択す べきかを判定する選択制御部と、
前記パターン信号のそれぞれのサイクル毎に、前記第 1比較部が出力する論理値 、又は前記第 2比較部が出力する論理値のいずれかを、前記選択制御部における 判定結果に基づいて選択して出力する選択部と
して機能させるプログラム。
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