JP2002022808A - Ｌｓｉ試験装置及び試験方法 - Google Patents
Ｌｓｉ試験装置及び試験方法Info
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- G01R31/317—Testing of digital circuits
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- G01R31/319—Tester hardware, i.e. output processing circuits
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Abstract
(57)【要約】
【課題】 試験対象のＬＳＩに応じて消費電力を削減
し、工場試験におけるランニングコストを低減する。 【解決手段】 複数個のピンＰ１，Ｐ２…ＰＮと、各ピ
ンにＬＳＩ試験用の信号を供給すると共に、試験判定を
行なう機能を有し、各ピン毎に設けられた機能部１０，
１１，１２と、各機能部の入力側に設けられたクロック
マスク機能部１５Ａ，１５Ｂとを備え、試験時に、使用
していないピンと機能とを検出し、それぞれに対応した
クロック機能部をマスクすることにより、ピン及び機能
単位で消費電力を削減するようにした構成。
し、工場試験におけるランニングコストを低減する。 【解決手段】 複数個のピンＰ１，Ｐ２…ＰＮと、各ピ
ンにＬＳＩ試験用の信号を供給すると共に、試験判定を
行なう機能を有し、各ピン毎に設けられた機能部１０，
１１，１２と、各機能部の入力側に設けられたクロック
マスク機能部１５Ａ，１５Ｂとを備え、試験時に、使用
していないピンと機能とを検出し、それぞれに対応した
クロック機能部をマスクすることにより、ピン及び機能
単位で消費電力を削減するようにした構成。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩ試験装置
及び試験方法、特に消費電力を低減することのできるＬ
ＳＩ試験装置及び試験方法に関するものである。
及び試験方法、特に消費電力を低減することのできるＬ
ＳＩ試験装置及び試験方法に関するものである。
【０００２】
【従来の技術】従来のＬＳＩ試験装置は、試験をするＬ
ＳＩに応じてテストプログラムが存在し、そのテストプ
ログラムによってＬＳＩ試験装置が試験を実行するよう
になっている。図９は、従来のＬＳＩ試験装置のシステ
ムフローを示すチャートである。従来のＬＳＩ試験装置
は、電源が投入された直後より全ピン、全機能が動作可
能状態（パワーオン）になり、図９のシステムフローの
ように、Ｓ１でテストプログラムのコンパイル＆ロード
が行なわれ、Ｓ２でＨ／Ｗに試験データが設定された
後、Ｓ３で試験が実行される。このフローでは、ＬＳＩ
の試験で、必要としないピンや機能がＬＳＩ試験装置に
発生した場合、ＬＳＩの試験に関係しないＨ／Ｗは、パ
ワーオン状態のまま放置していた。
ＳＩに応じてテストプログラムが存在し、そのテストプ
ログラムによってＬＳＩ試験装置が試験を実行するよう
になっている。図９は、従来のＬＳＩ試験装置のシステ
ムフローを示すチャートである。従来のＬＳＩ試験装置
は、電源が投入された直後より全ピン、全機能が動作可
能状態（パワーオン）になり、図９のシステムフローの
ように、Ｓ１でテストプログラムのコンパイル＆ロード
が行なわれ、Ｓ２でＨ／Ｗに試験データが設定された
後、Ｓ３で試験が実行される。このフローでは、ＬＳＩ
の試験で、必要としないピンや機能がＬＳＩ試験装置に
発生した場合、ＬＳＩの試験に関係しないＨ／Ｗは、パ
ワーオン状態のまま放置していた。
【０００３】
【発明が解決しようとする課題】従来のＬＳＩ試験装置
は、上記のようになされているため、ＬＳＩの試験に関
係のない部分で余分な消費電力が発生することになり、
ＬＳＩ試験装置のランニングコストが、試験されるＬＳ
Ｉとは無関係に高くなって、半導体量産工場で多種多様
なＬＳＩを試験する場合に、この無駄なランニングコス
トが、ＬＳＩのテストコストを必要以上に高めることに
なるという問題があつた。
は、上記のようになされているため、ＬＳＩの試験に関
係のない部分で余分な消費電力が発生することになり、
ＬＳＩ試験装置のランニングコストが、試験されるＬＳ
Ｉとは無関係に高くなって、半導体量産工場で多種多様
なＬＳＩを試験する場合に、この無駄なランニングコス
トが、ＬＳＩのテストコストを必要以上に高めることに
なるという問題があつた。
【０００４】この発明は、上記の問題点を解消するため
になされたもので、試験対象のＬＳＩに応じて使用して
いないピンと機能を検出し、ピン単位、機能単位で消費
電力の削減を図ると共に、試験対象のＬＳＩが変わるこ
とによって、使用していなかった状態から使用状態に変
わるピンと機能についても検出し、それぞれのエージン
グを短時間で行なうことができるようにしたＬＳＩ試験
装置及び試験方法を提供することを目的とする。
になされたもので、試験対象のＬＳＩに応じて使用して
いないピンと機能を検出し、ピン単位、機能単位で消費
電力の削減を図ると共に、試験対象のＬＳＩが変わるこ
とによって、使用していなかった状態から使用状態に変
わるピンと機能についても検出し、それぞれのエージン
グを短時間で行なうことができるようにしたＬＳＩ試験
装置及び試験方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】この発明に係るＬＳＩ試
験装置は、複数個のピンと、各ピンにＬＳＩ試験用の信
号を供給すると共に、試験判定を行なう機能を有し、各
ピン毎に設けられた機能部とを備え、試験時に、使用し
ていないピンと機能とを検出し、それぞれに対応した機
能部の動作を停止させることにより、使用していないピ
ン単位、機能単位で消費電力を削減するようにしたもの
である。
験装置は、複数個のピンと、各ピンにＬＳＩ試験用の信
号を供給すると共に、試験判定を行なう機能を有し、各
ピン毎に設けられた機能部とを備え、試験時に、使用し
ていないピンと機能とを検出し、それぞれに対応した機
能部の動作を停止させることにより、使用していないピ
ン単位、機能単位で消費電力を削減するようにしたもの
である。
【０００６】この発明に係るＬＳＩ試験装置は、また、
使用していないピンと機能の検出を、テストプログラム
によって行なうものである。
使用していないピンと機能の検出を、テストプログラム
によって行なうものである。
【０００７】この発明に係るＬＳＩ試験装置は、また、
複数個のピンと、各ピンにＬＳＩ試験用の信号を供給す
ると共に、試験判定を行なう機能を有し、各ピン毎に設
けられた機能部とを備え、試験時に、使用していなかっ
た状態から使用状態に変わったピンと機能とを検出し、
使用状態に変わったピンと機能に対応する機能部に対し
てウォームアップを実施するようにしたものである。
複数個のピンと、各ピンにＬＳＩ試験用の信号を供給す
ると共に、試験判定を行なう機能を有し、各ピン毎に設
けられた機能部とを備え、試験時に、使用していなかっ
た状態から使用状態に変わったピンと機能とを検出し、
使用状態に変わったピンと機能に対応する機能部に対し
てウォームアップを実施するようにしたものである。
【０００８】この発明に係るＬＳＩ試験装置は、また、
使用していなかった状態から使用状態に変わったピンと
機能の検出を、テストプログラムによって行なうもので
ある。
使用していなかった状態から使用状態に変わったピンと
機能の検出を、テストプログラムによって行なうもので
ある。
【０００９】この発明に係るＬＳＩ試験装置は、また、
各機能部が、試験装置の基準信号にもとづいて、ピンへ
の出力パターンと、判定用のパターンを発生するパター
ン発生回路及びパターン発生回路からのパターンデータ
と基準信号とにもとづいてタイミング信号を発生すると
共に、波形形成及び判定を行なう主回路並びに主回路と
ピンとの間に接続され、ドライバーとコンパレータ機能
を有するピンエレクトロニクス回路を有するものであ
る。
各機能部が、試験装置の基準信号にもとづいて、ピンへ
の出力パターンと、判定用のパターンを発生するパター
ン発生回路及びパターン発生回路からのパターンデータ
と基準信号とにもとづいてタイミング信号を発生すると
共に、波形形成及び判定を行なう主回路並びに主回路と
ピンとの間に接続され、ドライバーとコンパレータ機能
を有するピンエレクトロニクス回路を有するものであ
る。
【００１０】この発明に係るＬＳＩ試験装置は、また、
パターン発生回路及び主回路が、ＣＭＯＳ装置によって
構成され、使用していないピンと機能に対応するＣＭＯ
Ｓ装置の動作率を低減するようにしたものである。
パターン発生回路及び主回路が、ＣＭＯＳ装置によって
構成され、使用していないピンと機能に対応するＣＭＯ
Ｓ装置の動作率を低減するようにしたものである。
【００１１】この発明に係るＬＳＩ試験装置は、また、
各機能部のパターン発生回路及び主回路の基準信号入力
側にそれぞれクロックマスク機能部を設け、使用してい
ないピンと機能に対応するクロックマスク機能部をマス
クすることにより、ピン単位、機能単位で消費電力を削
減するようにしたものである。
各機能部のパターン発生回路及び主回路の基準信号入力
側にそれぞれクロックマスク機能部を設け、使用してい
ないピンと機能に対応するクロックマスク機能部をマス
クすることにより、ピン単位、機能単位で消費電力を削
減するようにしたものである。
【００１２】この発明に係るＬＳＩ試験装置は、また、
各機能部のパターン発生回路及び主回路並びにピンエレ
クトロニクス回路にそれぞれ電源オンオフ回路を設け、
使用していないピンと機能に対応する回路の電源をオフ
することにより、ピン単位、機能単位で消費電力を削減
するようにしたものである。
各機能部のパターン発生回路及び主回路並びにピンエレ
クトロニクス回路にそれぞれ電源オンオフ回路を設け、
使用していないピンと機能に対応する回路の電源をオフ
することにより、ピン単位、機能単位で消費電力を削減
するようにしたものである。
【００１３】この発明に係るＬＳＩ試験装置は、また、
各機能部のパターン発生回路及び主回路並びにピンエレ
クトロニクス回路に、それぞれスタンバイモード制御回
路を設け、各回路に含まれるメモリまたはＦＰＧＡを、
使用していないピンと機能に対応してスタンバイモード
にすることにより、ピン単位、機能単位で消費電力を削
減するようにしたものである。
各機能部のパターン発生回路及び主回路並びにピンエレ
クトロニクス回路に、それぞれスタンバイモード制御回
路を設け、各回路に含まれるメモリまたはＦＰＧＡを、
使用していないピンと機能に対応してスタンバイモード
にすることにより、ピン単位、機能単位で消費電力を削
減するようにしたものである。
【００１４】この発明に係るＬＳＩ試験装置は、また、
各機能部のパターン発生回路及び主回路にそれぞれリン
グ発振回路と発振制御回路とを設け、リング発振回路と
発振制御回路とを動作させることによってウォームアッ
プを行なうようにしたものである。
各機能部のパターン発生回路及び主回路にそれぞれリン
グ発振回路と発振制御回路とを設け、リング発振回路と
発振制御回路とを動作させることによってウォームアッ
プを行なうようにしたものである。
【００１５】この発明に係るＬＳＩ試験装置は、また、
各機能部のパターン発生回路及び主回路並びにピンエレ
クトロニクス回路にそれぞれ電源電圧制御回路を設け、
電源電圧制御回路によって各回路の電源電圧を一時的に
高くしてウォームアップを行なうようにしたものであ
る。
各機能部のパターン発生回路及び主回路並びにピンエレ
クトロニクス回路にそれぞれ電源電圧制御回路を設け、
電源電圧制御回路によって各回路の電源電圧を一時的に
高くしてウォームアップを行なうようにしたものであ
る。
【００１６】この発明に係るＬＳＩ試験装置は、また、
各機能部のパターン発生回路及び主回路並びにピンエレ
クトロニクス回路にそれぞれ冷却機能制御回路を設け、
各回路に設けられている冷却装置を一時的に停止させて
ウォームアップを行なうようにしたものである。
各機能部のパターン発生回路及び主回路並びにピンエレ
クトロニクス回路にそれぞれ冷却機能制御回路を設け、
各回路に設けられている冷却装置を一時的に停止させて
ウォームアップを行なうようにしたものである。
【００１７】この発明に係るＬＳＩ試験方法は、複数個
のピンと、各ピンにＬＳＩ試験用の信号を供給すると共
に、試験判定を行なう機能を有し、各ピン毎に設けられ
た機能部とを備えたＬＳＩ試験装置において、試験時
に、使用していないピンと機能とを検出し、それぞれに
対応した機能部の動作を停止させることにより、使用し
ていないピン単位、機能単位で消費電力を削減するよう
にしたものである。
のピンと、各ピンにＬＳＩ試験用の信号を供給すると共
に、試験判定を行なう機能を有し、各ピン毎に設けられ
た機能部とを備えたＬＳＩ試験装置において、試験時
に、使用していないピンと機能とを検出し、それぞれに
対応した機能部の動作を停止させることにより、使用し
ていないピン単位、機能単位で消費電力を削減するよう
にしたものである。
【００１８】この発明に係るＬＳＩ試験方法は、また、
複数個のピンと、各ピンにＬＳＩ試験用の信号を供給す
ると共に、試験判定を行なう機能を有し、各ピン毎に設
けられた機能部とを備えたＬＳＩ試験装置において、試
験時に、使用していなかった状態から使用状態に変わっ
たピンと機能とを検出し、使用状態に変わったピンと機
能に対応する機能部に対してウォームアップを実施する
ようにしたものである。
複数個のピンと、各ピンにＬＳＩ試験用の信号を供給す
ると共に、試験判定を行なう機能を有し、各ピン毎に設
けられた機能部とを備えたＬＳＩ試験装置において、試
験時に、使用していなかった状態から使用状態に変わっ
たピンと機能とを検出し、使用状態に変わったピンと機
能に対応する機能部に対してウォームアップを実施する
ようにしたものである。
【００１９】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図にもとづいて説明する。図１は、実施
の形態１の構成を示すブロック図、図２は、実施の形態
１のシステムフローを示すチャートである。図１におい
て、１００はＬＳＩ試験装置、Ｐ１，Ｐ２，…ＰＮはＬ
ＳＩ試験装置に設けられた複数個のピン、１はＬＳＩ試
験装置のコントローラ、２はＬＳＩ試験装置内部の基準
信号を発生する基準信号発生部、１０は基準信号発生部
２からの信号にもとづいてＬＳＩ試験装置の第１のピン
Ｐ１に対するピン先出力パターン及び判定用のパターン
を発生するパターン発生回路で、ＣＭＯＳで構成されて
いる。１１は基準信号発生部２からの信号とパターン発
生回路１０からのパターンデータによりタイミング信号
を発生する回路と波形形成及び判定を行なう回路とを有
する主回路で、各回路を形成するためＣＭＯＳで構成さ
れたＰＬＬ回路１１Ａとリング発振回路１１Ｂとを有す
る。
実施の形態１を図にもとづいて説明する。図１は、実施
の形態１の構成を示すブロック図、図２は、実施の形態
１のシステムフローを示すチャートである。図１におい
て、１００はＬＳＩ試験装置、Ｐ１，Ｐ２，…ＰＮはＬ
ＳＩ試験装置に設けられた複数個のピン、１はＬＳＩ試
験装置のコントローラ、２はＬＳＩ試験装置内部の基準
信号を発生する基準信号発生部、１０は基準信号発生部
２からの信号にもとづいてＬＳＩ試験装置の第１のピン
Ｐ１に対するピン先出力パターン及び判定用のパターン
を発生するパターン発生回路で、ＣＭＯＳで構成されて
いる。１１は基準信号発生部２からの信号とパターン発
生回路１０からのパターンデータによりタイミング信号
を発生する回路と波形形成及び判定を行なう回路とを有
する主回路で、各回路を形成するためＣＭＯＳで構成さ
れたＰＬＬ回路１１Ａとリング発振回路１１Ｂとを有す
る。
【００２０】１２は、主回路１１と第１のピンＰ１との
間に接続されたピンエレクトロニクス回路で、周知のド
ライバー回路１２Ａとコンパレータ回路１２Ｂとを有す
る。１３は第１のピンＰ１とピンエレクトロニクス回路
１２との間に接続された回路開閉用のリレー、１４は第
１のピンＰ１のラインとコンパレータ１２Ｂとの間に接
続された回路開閉用のリレー、１５Ａ，１５Ｂはこの実
施の形態の主要部を構成するクロックマスク機能部で、
１５Ａは主回路１１の基準信号入力側に接続され、１５
Ｂはパターン発生回路１０の基準信号入力側に接続され
て、基準信号発生部２からの基準信号をマスクし、主回
路１１及びパターン発生回路１０へのクロックを止める
機能と、主回路１１内のＰＬＬ回路１１Ａやリング発振
回路１１Ｂの動作を止める機能を有する。なお、上述し
たパターン発生回路１０、主回路１１及びピンエレクト
ロニクス回路１２は、第１のピンＰ１に対する機能部を
構成している。
間に接続されたピンエレクトロニクス回路で、周知のド
ライバー回路１２Ａとコンパレータ回路１２Ｂとを有す
る。１３は第１のピンＰ１とピンエレクトロニクス回路
１２との間に接続された回路開閉用のリレー、１４は第
１のピンＰ１のラインとコンパレータ１２Ｂとの間に接
続された回路開閉用のリレー、１５Ａ，１５Ｂはこの実
施の形態の主要部を構成するクロックマスク機能部で、
１５Ａは主回路１１の基準信号入力側に接続され、１５
Ｂはパターン発生回路１０の基準信号入力側に接続され
て、基準信号発生部２からの基準信号をマスクし、主回
路１１及びパターン発生回路１０へのクロックを止める
機能と、主回路１１内のＰＬＬ回路１１Ａやリング発振
回路１１Ｂの動作を止める機能を有する。なお、上述し
たパターン発生回路１０、主回路１１及びピンエレクト
ロニクス回路１２は、第１のピンＰ１に対する機能部を
構成している。
【００２１】また、２０，Ｎ０はそれぞれ上記パターン
発生回路１０と同様に構成されたパターン発生回路、２
１，Ｎ１はそれぞれ上記主回路１１と同様に構成された
主回路、２２，Ｎ２はそれぞれ上記ピンエレクトロニク
ス回路１２と同様に構成されたピンエレクトロニクス回
路、２３，Ｎ３及び２４，Ｎ４はそれぞれ上記リレー１
３及び１４と同様に構成されたリレー、２５Ａ，２５Ｂ
及びＮ５Ａ，Ｎ５Ｂはそれぞれ上記クロックマスク機能
部１５Ａ，１５Ｂと同様に構成されたクロックマスク機
能部である。また、パターン発生回路２０、主回路２１
及びピンエレクトロニクス回路２２は、第２のピンＰ２
に対する機能部を構成し、パターン発生回路Ｎ０、主回
路Ｎ１及びピンエレクトロニクス回路Ｎ２は、第Ｎのピ
ンＰＮに対する機能部を構成している。
発生回路１０と同様に構成されたパターン発生回路、２
１，Ｎ１はそれぞれ上記主回路１１と同様に構成された
主回路、２２，Ｎ２はそれぞれ上記ピンエレクトロニク
ス回路１２と同様に構成されたピンエレクトロニクス回
路、２３，Ｎ３及び２４，Ｎ４はそれぞれ上記リレー１
３及び１４と同様に構成されたリレー、２５Ａ，２５Ｂ
及びＮ５Ａ，Ｎ５Ｂはそれぞれ上記クロックマスク機能
部１５Ａ，１５Ｂと同様に構成されたクロックマスク機
能部である。また、パターン発生回路２０、主回路２１
及びピンエレクトロニクス回路２２は、第２のピンＰ２
に対する機能部を構成し、パターン発生回路Ｎ０、主回
路Ｎ１及びピンエレクトロニクス回路Ｎ２は、第Ｎのピ
ンＰＮに対する機能部を構成している。
【００２２】次に、実施の形態１の動作を図２のフロー
チャートを用いて説明する。Ｓ１０のテストプログラム
のコンパイル＆ロード後に、Ｓ１１でピンアサイン情報
を検出し、Ｓ１２で未使用ピンまたはレベル固定ピンの
有無を検索する。未使用ピンまたはレベル固定ピンが存
在する場合は、Ｓ１３でその情報をファイル化する。続
いてＳ１４で未使用機能の有無を検出し、Ｓ１５で同様
に未使用機能の情報をファイル化する。この情報をもと
にＳ１６でＬＳＩ試験装置のピン単位、機能単位に設け
られているクロックマスク機能部１５Ａ，１５Ｂ，２５
Ａ，２５Ｂ，…Ｎ５Ａ，Ｎ５Ｂへ情報を設定する。クロ
ックマスク機能により、未使用ピンや未使用機能、例え
ば第１のピンＰ１が未使用ピンである場合には、このピ
ンに対するクロックマスク機能部１５Ａ，１５Ｂがマス
クされ、パターン発生回路１０と主回路１１へのクロッ
クが止まると共に、主回路１１のＰＬＬ回路１１Ａとリ
ング発振回路１１Ｂの動作が止まることにより、ＣＭＯ
Ｓの動作率が減少する。ＣＭＯＳの動作率が低くなる
と、消費電力が少なくなるため、消費電力が削減された
状態が保たれ、Ｓ１７でＬＳＩの試験が実行される。こ
の結果、ＬＳＩ試験装置は、ピン単位、機能単位で消費
電力が削減されることになる。また、未使用ピンと機能
は、試験対象のＬＳＩに応じてテストプログラムによっ
て検出されるため、試験対象のＬＳＩに応じた電力削減
が行なわれ、ＬＳＩ試験装置のランニングコストを効果
的に削減することができる。
チャートを用いて説明する。Ｓ１０のテストプログラム
のコンパイル＆ロード後に、Ｓ１１でピンアサイン情報
を検出し、Ｓ１２で未使用ピンまたはレベル固定ピンの
有無を検索する。未使用ピンまたはレベル固定ピンが存
在する場合は、Ｓ１３でその情報をファイル化する。続
いてＳ１４で未使用機能の有無を検出し、Ｓ１５で同様
に未使用機能の情報をファイル化する。この情報をもと
にＳ１６でＬＳＩ試験装置のピン単位、機能単位に設け
られているクロックマスク機能部１５Ａ，１５Ｂ，２５
Ａ，２５Ｂ，…Ｎ５Ａ，Ｎ５Ｂへ情報を設定する。クロ
ックマスク機能により、未使用ピンや未使用機能、例え
ば第１のピンＰ１が未使用ピンである場合には、このピ
ンに対するクロックマスク機能部１５Ａ，１５Ｂがマス
クされ、パターン発生回路１０と主回路１１へのクロッ
クが止まると共に、主回路１１のＰＬＬ回路１１Ａとリ
ング発振回路１１Ｂの動作が止まることにより、ＣＭＯ
Ｓの動作率が減少する。ＣＭＯＳの動作率が低くなる
と、消費電力が少なくなるため、消費電力が削減された
状態が保たれ、Ｓ１７でＬＳＩの試験が実行される。こ
の結果、ＬＳＩ試験装置は、ピン単位、機能単位で消費
電力が削減されることになる。また、未使用ピンと機能
は、試験対象のＬＳＩに応じてテストプログラムによっ
て検出されるため、試験対象のＬＳＩに応じた電力削減
が行なわれ、ＬＳＩ試験装置のランニングコストを効果
的に削減することができる。
【００２３】実施の形態２．次に、この発明の実施の形
態２を図にもとづいて説明する。図３は、実施の形態２
の構成を示すブロック図である。この図において、図１
と同一または相当部分には、同一符号を付して説明を省
略する。図１と異なる点は、パターン発生回路１０，２
０，Ｎ０及び主回路１１，２１，Ｎ１の入力側に設けて
いたクロックマスク機能部を除去してパターン発生回路
及び主回路並びにピンエレクトロニクス回路１２，２
２，Ｎ２にそれぞれの電源のオンオフを制御する電源オ
ンオフ回路を設けた点である。即ち図３において、１６
Ａは主回路１１の電源オンオフ回路、１６Ｂはパターン
発生回路１０の電源オンオフ回路、１６Ｃはピンエレク
トロニクス回路１２の電源オンオフ回路で、それぞれの
電源のオンオフを制御し得るようにされている。また、
２６Ａ，２６Ｂ，２６Ｃは第２のピンＰ２に対する主回
路２１、パターン発生回路２０及びピンエレクトロニク
ス回路２２の電源オンオフ回路であり、Ｎ６Ａ，Ｎ６
Ｂ，Ｎ６Ｃは第ＮのピンＰＮに対する主回路Ｎ１、パタ
ーン発生回路Ｎ０及びピンエレクトロニクス回路Ｎ２の
電源オンオフ回路で、それぞれ上述した１６Ａ，１６
Ｂ，１６Ｃと同様に構成されている。
態２を図にもとづいて説明する。図３は、実施の形態２
の構成を示すブロック図である。この図において、図１
と同一または相当部分には、同一符号を付して説明を省
略する。図１と異なる点は、パターン発生回路１０，２
０，Ｎ０及び主回路１１，２１，Ｎ１の入力側に設けて
いたクロックマスク機能部を除去してパターン発生回路
及び主回路並びにピンエレクトロニクス回路１２，２
２，Ｎ２にそれぞれの電源のオンオフを制御する電源オ
ンオフ回路を設けた点である。即ち図３において、１６
Ａは主回路１１の電源オンオフ回路、１６Ｂはパターン
発生回路１０の電源オンオフ回路、１６Ｃはピンエレク
トロニクス回路１２の電源オンオフ回路で、それぞれの
電源のオンオフを制御し得るようにされている。また、
２６Ａ，２６Ｂ，２６Ｃは第２のピンＰ２に対する主回
路２１、パターン発生回路２０及びピンエレクトロニク
ス回路２２の電源オンオフ回路であり、Ｎ６Ａ，Ｎ６
Ｂ，Ｎ６Ｃは第ＮのピンＰＮに対する主回路Ｎ１、パタ
ーン発生回路Ｎ０及びピンエレクトロニクス回路Ｎ２の
電源オンオフ回路で、それぞれ上述した１６Ａ，１６
Ｂ，１６Ｃと同様に構成されている。
【００２４】次に、実施の形態２の動作について説明す
る。基本的な動作は、図２に示す実施の形態１のフロー
チャートと同じであるため、説明を省略するが、この実
施の形態は、Ｓ１６でＬＳＩ試験装置のピン単位、機能
単位に設けられている電源オンオフ回路１６Ａ〜１６
Ｃ，２６Ａ〜２６Ｃ…Ｎ６Ａ〜Ｎ６Ｃへ情報を設定する
点で相違する。この結果、未使用ピンや未使用機能、例
えば第１のピンＰ１が未使用ピンである場合には、この
ピンに対する主回路１１、パターン発生回路１０及びピ
ンエレクトロニクス回路１２の電源オンオフ回路１６
Ａ，１６Ｂ，１６Ｃがそれぞれオフとなり、また、第２
のピンＰ２がレベル固定ピンである場合には、このピン
に対するピンエレクトロニクス回路２２の電源オンオフ
回路２６Ｃはオンとなるが、主回路２１とパターン発生
回路２０の電源オンオフ回路２６Ａ，２６Ｂはオフとな
る。このように、この実施の形態では、ピン単位、機能
単位で電源をオンオフして、Ｓ１７で試験を実行するた
め、ＬＳＩ試験装置は、ピン単位、機能単位で消費電力
が削減されることになる。また、未使用ピンと機能は、
試験対象のＬＳＩに応じてテストプログラムによって検
出されるため、試験対象のＬＳＩに応じた電力削減が行
なわれ、ＬＳＩ試験装置のランニングコストを効果的に
削減することができる。
る。基本的な動作は、図２に示す実施の形態１のフロー
チャートと同じであるため、説明を省略するが、この実
施の形態は、Ｓ１６でＬＳＩ試験装置のピン単位、機能
単位に設けられている電源オンオフ回路１６Ａ〜１６
Ｃ，２６Ａ〜２６Ｃ…Ｎ６Ａ〜Ｎ６Ｃへ情報を設定する
点で相違する。この結果、未使用ピンや未使用機能、例
えば第１のピンＰ１が未使用ピンである場合には、この
ピンに対する主回路１１、パターン発生回路１０及びピ
ンエレクトロニクス回路１２の電源オンオフ回路１６
Ａ，１６Ｂ，１６Ｃがそれぞれオフとなり、また、第２
のピンＰ２がレベル固定ピンである場合には、このピン
に対するピンエレクトロニクス回路２２の電源オンオフ
回路２６Ｃはオンとなるが、主回路２１とパターン発生
回路２０の電源オンオフ回路２６Ａ，２６Ｂはオフとな
る。このように、この実施の形態では、ピン単位、機能
単位で電源をオンオフして、Ｓ１７で試験を実行するた
め、ＬＳＩ試験装置は、ピン単位、機能単位で消費電力
が削減されることになる。また、未使用ピンと機能は、
試験対象のＬＳＩに応じてテストプログラムによって検
出されるため、試験対象のＬＳＩに応じた電力削減が行
なわれ、ＬＳＩ試験装置のランニングコストを効果的に
削減することができる。
【００２５】実施の形態３．次に、この発明の実施の形
態３を図にもとづいて説明する。図４は、実施の形態３
の構成を示すブロック図である。この図において、図１
と同一または相当部分には、同一符号を付して説明を省
略する。図１と異なる点は、パターン発生回路１０，２
０，Ｎ０及び主回路１１，２１，Ｎ１の入力側に設けて
いたクロックマスク機能部を除去してパターン発生回路
及び主回路並びにピンエレクトロニクス回路１２，２
２，Ｎ２にそれぞれスタンバイモード制御回路を設けた
点である。即ち図４において、１７Ａは主回路１１に設
けられたスタンバイモード制御回路で、主回路１１に含
まれるメモリやＦＰＧＡ１１Ｃ自身が保有するスタンバ
イモードを制御する。また、１７Ｂはパターン発生回路
１０に設けられたスタンバイモード制御回路で、パター
ン発生回路１０に含まれるメモリやＦＰＧＡ１０Ａ自身
が保有するスタンバイモードを制御する。更に、１７Ｃ
はピンエレクトロニクス回路１２に設けられたスタンバ
イモード制御回路で、同様に、ピンエレクトロニクス回
路１２に含まれるメモリやＦＰＧＡ１２Ｃ自身が保有す
るスタンバイモードを制御するものである。また、２７
Ａ，２７Ｂ，２７Ｃは第２のピンＰ２に対する主回路２
１、パターン発生回路２０及びピンエレクトロニクス回
路２２に設けられたスタンバイモード制御回路、Ｎ７
Ａ，Ｎ７Ｂ，Ｎ７Ｃは第ＮのピンＰＮに対する主回路Ｎ
１、パターン発生回路Ｎ０及びピンエレクトロニクス回
路Ｎ２に設けられたスタンバイモード制御回路で、それ
ぞれ第１のピンＰ１に対する各機能部に設けられたスタ
ンバイモード制御回路と同様に機能するものである。
態３を図にもとづいて説明する。図４は、実施の形態３
の構成を示すブロック図である。この図において、図１
と同一または相当部分には、同一符号を付して説明を省
略する。図１と異なる点は、パターン発生回路１０，２
０，Ｎ０及び主回路１１，２１，Ｎ１の入力側に設けて
いたクロックマスク機能部を除去してパターン発生回路
及び主回路並びにピンエレクトロニクス回路１２，２
２，Ｎ２にそれぞれスタンバイモード制御回路を設けた
点である。即ち図４において、１７Ａは主回路１１に設
けられたスタンバイモード制御回路で、主回路１１に含
まれるメモリやＦＰＧＡ１１Ｃ自身が保有するスタンバ
イモードを制御する。また、１７Ｂはパターン発生回路
１０に設けられたスタンバイモード制御回路で、パター
ン発生回路１０に含まれるメモリやＦＰＧＡ１０Ａ自身
が保有するスタンバイモードを制御する。更に、１７Ｃ
はピンエレクトロニクス回路１２に設けられたスタンバ
イモード制御回路で、同様に、ピンエレクトロニクス回
路１２に含まれるメモリやＦＰＧＡ１２Ｃ自身が保有す
るスタンバイモードを制御するものである。また、２７
Ａ，２７Ｂ，２７Ｃは第２のピンＰ２に対する主回路２
１、パターン発生回路２０及びピンエレクトロニクス回
路２２に設けられたスタンバイモード制御回路、Ｎ７
Ａ，Ｎ７Ｂ，Ｎ７Ｃは第ＮのピンＰＮに対する主回路Ｎ
１、パターン発生回路Ｎ０及びピンエレクトロニクス回
路Ｎ２に設けられたスタンバイモード制御回路で、それ
ぞれ第１のピンＰ１に対する各機能部に設けられたスタ
ンバイモード制御回路と同様に機能するものである。
【００２６】次に、実施の形態３の動作について説明す
る。基本的な動作は、図２に示す実施の形態１のフロー
チャートと同じであるため、説明を省略するが、この実
施の形態は、Ｓ１６でＬＳＩ試験装置のピン単位、機能
単位に設けられたスタンバイモード制御回路１７Ａ〜１
７Ｃ，２７Ａ〜２７Ｃ…Ｎ７Ａ〜Ｎ７Ｃへ情報を設定す
る点で相違する。この結果、未使用ピンや未使用機能、
例えば、第１のピンＰ１が未使用ピンである場合には、
このピンに対するスタンバイモード制御回路１７Ａ，１
７Ｂ，１７Ｃにより、主回路１１、パターン発生回路１
０及びピンエレクトロニクス回路１２に含まれるメモリ
やＦＰＧＡ１１Ｃ，１０Ａ，１２Ｃをそれぞれスタンバ
イモードに設定し、また、第２のピンＰ２がレベル固定
ピンである場合には、このピンに対するピンエレクトロ
ニクス回路２２のスタンバイモード制御回路２７Ｃを除
いて主回路２１及びパターン発生回路２０のスタンバイ
モード制御回路２７Ａ，２７Ｂが、それぞれの回路に含
まれるメモリやＦＰＧＡ２１Ｃ，２０Ａをスタンバイモ
ードにする。
る。基本的な動作は、図２に示す実施の形態１のフロー
チャートと同じであるため、説明を省略するが、この実
施の形態は、Ｓ１６でＬＳＩ試験装置のピン単位、機能
単位に設けられたスタンバイモード制御回路１７Ａ〜１
７Ｃ，２７Ａ〜２７Ｃ…Ｎ７Ａ〜Ｎ７Ｃへ情報を設定す
る点で相違する。この結果、未使用ピンや未使用機能、
例えば、第１のピンＰ１が未使用ピンである場合には、
このピンに対するスタンバイモード制御回路１７Ａ，１
７Ｂ，１７Ｃにより、主回路１１、パターン発生回路１
０及びピンエレクトロニクス回路１２に含まれるメモリ
やＦＰＧＡ１１Ｃ，１０Ａ，１２Ｃをそれぞれスタンバ
イモードに設定し、また、第２のピンＰ２がレベル固定
ピンである場合には、このピンに対するピンエレクトロ
ニクス回路２２のスタンバイモード制御回路２７Ｃを除
いて主回路２１及びパターン発生回路２０のスタンバイ
モード制御回路２７Ａ，２７Ｂが、それぞれの回路に含
まれるメモリやＦＰＧＡ２１Ｃ，２０Ａをスタンバイモ
ードにする。
【００２７】このように、この実施の形態では、ピン単
位、機能単位でメモリやＦＰＧＡなどの部品自身が保有
するスタンバイモードを制御してＳ１７で試験を実行す
るため、ＬＳＩ試験装置は、ピン単位、機能単位で消費
電力が削減されることになる。また、未使用ピンと機能
は、試験対象のＬＳＩに応じてテストプログラムによっ
て検出されるため、試験対象のＬＳＩに応じた電力削減
が行なわれ、ＬＳＩ試験装置のランニングコストを効果
的に削減することができる。
位、機能単位でメモリやＦＰＧＡなどの部品自身が保有
するスタンバイモードを制御してＳ１７で試験を実行す
るため、ＬＳＩ試験装置は、ピン単位、機能単位で消費
電力が削減されることになる。また、未使用ピンと機能
は、試験対象のＬＳＩに応じてテストプログラムによっ
て検出されるため、試験対象のＬＳＩに応じた電力削減
が行なわれ、ＬＳＩ試験装置のランニングコストを効果
的に削減することができる。
【００２８】実施の形態４．次に、この発明の実施の形
態４を図にもとづいて説明する。図５は、実施の形態４
の構成を示すブロック図である。この図において、図１
と同一または相当部分には、同一符号を付して説明を省
略する。図１と異なる点は、パターン発生回路１０，２
０，Ｎ０及び主回路１１，２１，Ｎ１の入力側に設けて
いたクロックマスク機能部を除去して、それぞれの内部
にリング発振回路及び発振制御回路を設けた点である。
即ち図５において、１１Ｄ，１０Ｂは主回路１１及びパ
ターン発生回路１０内に設けられたウォームアップ用の
リング発振回路及び発振制御回路で、試験対象のＬＳＩ
が変わることによって、例えば、第１のピンＰ１が未使
用状態から使用状態に変わる際に、それぞれの回路を急
速に温度上昇させるためのものである。２１Ｄ，２０Ｂ
は上記の１１Ｄ，１０Ｂと同主旨で、第２のピンＰ２に
対する主回路２１及びパターン発生回路２０内に設けら
れたリング発振回路及び発振制御回路であり、Ｎ１Ｄ，
Ｎ０Ｂは同様に、主回路Ｎ１及びパターン発生回路Ｎ０
内に設けられたリング発振回路及び発振制御回路であ
る。
態４を図にもとづいて説明する。図５は、実施の形態４
の構成を示すブロック図である。この図において、図１
と同一または相当部分には、同一符号を付して説明を省
略する。図１と異なる点は、パターン発生回路１０，２
０，Ｎ０及び主回路１１，２１，Ｎ１の入力側に設けて
いたクロックマスク機能部を除去して、それぞれの内部
にリング発振回路及び発振制御回路を設けた点である。
即ち図５において、１１Ｄ，１０Ｂは主回路１１及びパ
ターン発生回路１０内に設けられたウォームアップ用の
リング発振回路及び発振制御回路で、試験対象のＬＳＩ
が変わることによって、例えば、第１のピンＰ１が未使
用状態から使用状態に変わる際に、それぞれの回路を急
速に温度上昇させるためのものである。２１Ｄ，２０Ｂ
は上記の１１Ｄ，１０Ｂと同主旨で、第２のピンＰ２に
対する主回路２１及びパターン発生回路２０内に設けら
れたリング発振回路及び発振制御回路であり、Ｎ１Ｄ，
Ｎ０Ｂは同様に、主回路Ｎ１及びパターン発生回路Ｎ０
内に設けられたリング発振回路及び発振制御回路であ
る。
【００２９】次に、実施の形態４の動作を図６のフロー
チャートを用いて説明する。この実施の形態は、Ｓ２Ｓ
で被試験ＬＳＩがＬＳＩ−ＡからＬＳＩ−Ｂに変更され
た場合が対象となる。Ｓ２０でＬＳＩ−Ｂについてのテ
ストプログラムのコンパイル＆ロードを行ない、その
後、Ｓ２１からＳ２５までのステップは、図２のＳ１１
からＳ１５までのステップと同様であるため説明を省略
する。Ｓ２５までに作成されたＬＳＩ−Ｂの未使用ピ
ン、未使用機能情報ファイルをＳ２６でＬＳＩ−Ａの同
様な情報ファイルと比較する。未使用ピン、未使用機能
情報ファイルがＬＳＩ−ＡとＬＳＩ−Ｂとで一致した場
合は、ＬＳＩ−Ａの試験時に設定された実施の形態１〜
３の省電力機能を維持した状態でＳ３０においてＬＳＩ
−Ｂの試験を実行する。また、ＬＳＩ−ＡとＬＳＩ−Ｂ
の未使用ピン、未使用機能情報ファイルの内容が一致し
なかった場合は、ＬＳＩ−Ａでは使用状態であったがＬ
ＳＩ−Ｂでは未使用状態に変わるピンや機能の情報ファ
イルと、ＬＳＩ−Ａでは未使用状態であったがＬＳＩ−
Ｂでは使用状態に変わるピンや機能の情報ファイルをＳ
２７，Ｓ２８で作成する。
チャートを用いて説明する。この実施の形態は、Ｓ２Ｓ
で被試験ＬＳＩがＬＳＩ−ＡからＬＳＩ−Ｂに変更され
た場合が対象となる。Ｓ２０でＬＳＩ−Ｂについてのテ
ストプログラムのコンパイル＆ロードを行ない、その
後、Ｓ２１からＳ２５までのステップは、図２のＳ１１
からＳ１５までのステップと同様であるため説明を省略
する。Ｓ２５までに作成されたＬＳＩ−Ｂの未使用ピ
ン、未使用機能情報ファイルをＳ２６でＬＳＩ−Ａの同
様な情報ファイルと比較する。未使用ピン、未使用機能
情報ファイルがＬＳＩ−ＡとＬＳＩ−Ｂとで一致した場
合は、ＬＳＩ−Ａの試験時に設定された実施の形態１〜
３の省電力機能を維持した状態でＳ３０においてＬＳＩ
−Ｂの試験を実行する。また、ＬＳＩ−ＡとＬＳＩ−Ｂ
の未使用ピン、未使用機能情報ファイルの内容が一致し
なかった場合は、ＬＳＩ−Ａでは使用状態であったがＬ
ＳＩ−Ｂでは未使用状態に変わるピンや機能の情報ファ
イルと、ＬＳＩ−Ａでは未使用状態であったがＬＳＩ−
Ｂでは使用状態に変わるピンや機能の情報ファイルをＳ
２７，Ｓ２８で作成する。
【００３０】この情報を基にしてＳ２９でＨ／Ｗに設定
する。即ち、使用状態から未使用状態に変わるピンや機
能の情報ファイルは、実施の形態１〜３と同様に、電力
を削減するためにＨ／Ｗに設定され、未使用状態から使
用状態に変わるピンや機能の情報ファイルは、電力削減
モードから使用状態に変わる際のＨ／Ｗの速やかな温度
の上昇を行なうために設定される。ＬＳＩ試験装置で
は、タイミング精度面においてＨ／Ｗの温度が低い状態
では必要とされる精度が維持できなくなるため、Ｈ／Ｗ
の温度を精度が維持できる範囲まで高くしなければなら
ない。このため、未使用状態から使用状態に変わるピン
や機能に対する主回路及びパターン発生回路内のリング
発振回路と発振制御回路、例えば、第１のピンＰ１に対
する１１Ｄ，１０Ｂを動作状態にしてウォームアップを
実行する。ウォームアップが実行された後に、リング発
振回路と発振制御回路１１Ｄ，１０Ｂの機能を停止させ
てＳ３０でＬＳＩ−Ｂの試験が実行される。このため、
試験対象のＬＳＩが異なる種類のＬＳＩに変更されて
も、変更前後のＬＳＩの情報ファイルを基に未使用状態
から使用状態に変わるピンや機能を検出してスムースに
対応することができる。
する。即ち、使用状態から未使用状態に変わるピンや機
能の情報ファイルは、実施の形態１〜３と同様に、電力
を削減するためにＨ／Ｗに設定され、未使用状態から使
用状態に変わるピンや機能の情報ファイルは、電力削減
モードから使用状態に変わる際のＨ／Ｗの速やかな温度
の上昇を行なうために設定される。ＬＳＩ試験装置で
は、タイミング精度面においてＨ／Ｗの温度が低い状態
では必要とされる精度が維持できなくなるため、Ｈ／Ｗ
の温度を精度が維持できる範囲まで高くしなければなら
ない。このため、未使用状態から使用状態に変わるピン
や機能に対する主回路及びパターン発生回路内のリング
発振回路と発振制御回路、例えば、第１のピンＰ１に対
する１１Ｄ，１０Ｂを動作状態にしてウォームアップを
実行する。ウォームアップが実行された後に、リング発
振回路と発振制御回路１１Ｄ，１０Ｂの機能を停止させ
てＳ３０でＬＳＩ−Ｂの試験が実行される。このため、
試験対象のＬＳＩが異なる種類のＬＳＩに変更されて
も、変更前後のＬＳＩの情報ファイルを基に未使用状態
から使用状態に変わるピンや機能を検出してスムースに
対応することができる。
【００３１】実施の形態５．次に、この発明の実施の形
態５を図にもとづいて説明する。図７は、実施の形態５
の構成を示すブロック図である。この図において、図３
と同一または相当部分には、同一符号を付して説明を省
略する。図３と異なる点は、電源オンオフ回路に代えて
電源電圧制御回路を設けた点である。即ち図７におい
て、１８Ａ，１８Ｂ，１８Ｃは、第１のピンＰ１に対す
る機能部である主回路１１、パターン発生回路１０、ピ
ンエレクトロニクス回路１２にそれぞれ設けられた電源
電圧制御回路で、それぞれの回路の電源電圧を一時的に
高くすることにより各回路の発熱量を増加させて各回路
の温度を急速に高め、第１のピンＰ１が被試験ＬＳＩの
変更時に、未使用状態から使用状態に変わる際のウォー
ムアップを行なうものである。２８Ａ，２８Ｂ，２８Ｃ
は上記の１８Ａ，１８Ｂ，１８Ｃと同主旨で、第２のピ
ンＰ２に対する主回路２１、パターン発生回路２０、及
びピンエレクトロニクス回路２２にそれぞれ設けられた
電源電圧制御回路であり、Ｎ８Ａ，Ｎ８Ｂ，Ｎ８Ｃは同
様に、主回路Ｎ１、パターン発生回路Ｎ０、及びピンエ
レクトロニクス回路Ｎ２にそれぞれ設けられた電源電圧
制御回路である。
態５を図にもとづいて説明する。図７は、実施の形態５
の構成を示すブロック図である。この図において、図３
と同一または相当部分には、同一符号を付して説明を省
略する。図３と異なる点は、電源オンオフ回路に代えて
電源電圧制御回路を設けた点である。即ち図７におい
て、１８Ａ，１８Ｂ，１８Ｃは、第１のピンＰ１に対す
る機能部である主回路１１、パターン発生回路１０、ピ
ンエレクトロニクス回路１２にそれぞれ設けられた電源
電圧制御回路で、それぞれの回路の電源電圧を一時的に
高くすることにより各回路の発熱量を増加させて各回路
の温度を急速に高め、第１のピンＰ１が被試験ＬＳＩの
変更時に、未使用状態から使用状態に変わる際のウォー
ムアップを行なうものである。２８Ａ，２８Ｂ，２８Ｃ
は上記の１８Ａ，１８Ｂ，１８Ｃと同主旨で、第２のピ
ンＰ２に対する主回路２１、パターン発生回路２０、及
びピンエレクトロニクス回路２２にそれぞれ設けられた
電源電圧制御回路であり、Ｎ８Ａ，Ｎ８Ｂ，Ｎ８Ｃは同
様に、主回路Ｎ１、パターン発生回路Ｎ０、及びピンエ
レクトロニクス回路Ｎ２にそれぞれ設けられた電源電圧
制御回路である。
【００３２】次に、実施の形態５の動作について説明す
る。基本的な動作は、図６に示す実施の形態４のフロー
チャートと同じであるため説明を省略するが、この実施
の形態では、Ｓ２９で未使用状態から使用状態に変わる
ピン、例えば第１のピンＰ１に対する電源電圧制御回路
１８Ａ，１８Ｂ，１８Ｃにより主回路１１、パターン発
生回路１０、及びピンエレクトロニクス回路１２に供給
する電源電圧を一時的に高くする。ＬＳＩ試験装置で
は、タイミング精度面においてＨ／Ｗの温度が低い状態
では必要とされる精度が維持できなくなるが、電源電圧
を高くすることによって回路の発熱量が増加するため、
未使用状態から使用状態に変わるピンや機能のＨ／Ｗの
温度を精度が維持できる範囲まで高くすることができ
る。ウォームアップが実行された後は、電源電圧を通常
の電圧に戻し、Ｓ３０でＬＳＩ−Ｂの試験を実行する。
この実施の形態は、ＬＳＩの電源電圧を高くするとＬＳ
Ｉの発熱量が増して温度が上昇する特性を用いて、ピン
単位、機能単位に瞬時にウォームアップを実行するもの
で、試験対象のＬＳＩが異なる種類のＬＳＩに変更され
ても、変更前後のＬＳＩの情報ファイルを基に未使用状
態から使用状態に変わるピンや機能を検出してスムース
に対応することができる。
る。基本的な動作は、図６に示す実施の形態４のフロー
チャートと同じであるため説明を省略するが、この実施
の形態では、Ｓ２９で未使用状態から使用状態に変わる
ピン、例えば第１のピンＰ１に対する電源電圧制御回路
１８Ａ，１８Ｂ，１８Ｃにより主回路１１、パターン発
生回路１０、及びピンエレクトロニクス回路１２に供給
する電源電圧を一時的に高くする。ＬＳＩ試験装置で
は、タイミング精度面においてＨ／Ｗの温度が低い状態
では必要とされる精度が維持できなくなるが、電源電圧
を高くすることによって回路の発熱量が増加するため、
未使用状態から使用状態に変わるピンや機能のＨ／Ｗの
温度を精度が維持できる範囲まで高くすることができ
る。ウォームアップが実行された後は、電源電圧を通常
の電圧に戻し、Ｓ３０でＬＳＩ−Ｂの試験を実行する。
この実施の形態は、ＬＳＩの電源電圧を高くするとＬＳ
Ｉの発熱量が増して温度が上昇する特性を用いて、ピン
単位、機能単位に瞬時にウォームアップを実行するもの
で、試験対象のＬＳＩが異なる種類のＬＳＩに変更され
ても、変更前後のＬＳＩの情報ファイルを基に未使用状
態から使用状態に変わるピンや機能を検出してスムース
に対応することができる。
【００３３】実施の形態６．次に、この発明の実施の形
態６を図にもとづいて説明する。図８は、実施の形態６
の構成を示すブロック図である。この図において、図７
と同一または相当部分には、同一符号を付して説明を省
略する。図７と異なる点は、電源電圧制御回路に代え
て、冷却機能制御回路を設け、主回路及びパターン発生
回路並びにピンエレクトロニクス回路にそれぞれ設けら
れている冷却用のファンの運転を制御するようにした点
である。即ち図８において、１９Ａ，１９Ｂ，１９Ｃは
第１のピンＰ１に対する機能部である主回路１１、パタ
ーン発生回路１０、及びピンエレクトロニクス回路１２
にそれぞれ設けられた冷却機能制御回路で、上記の各回
路にそれぞれ装着されている冷却用ファン１１Ｅ，１０
Ｃ及び１２Ｄを一時的に停止させることにより、試験対
象ＬＳＩが変更される場合で、第１のピンＰ１が未使用
状態から使用状態に変わる場合に、第１のピンＰ１に対
する各機能部の温度を急速に上昇させるウォームアップ
を行なうものである。２９Ａ，２９Ｂ，２９Ｃは上記の
１９Ａ，１９Ｂ，１９Ｃと同主旨で、第２のピンＰ２に
対する主回路２１、パターン発生回路２０及びピンエレ
クトロニクス回路２２に装着された冷却ファン２１Ｅ，
２０Ｃ及び２２Ｄを制御するための冷却機能制御回路で
あり、Ｎ９Ａ，Ｎ９Ｂ，Ｎ９Ｃは同様に、主回路Ｎ１、
パターン発生回路Ｎ０及びピンエレクトロニクス回路Ｎ
２に装着された冷却ファンＮ１Ｅ，Ｎ０Ｃ及びＮ２Ｄを
制御する冷却機能制御回路である。
態６を図にもとづいて説明する。図８は、実施の形態６
の構成を示すブロック図である。この図において、図７
と同一または相当部分には、同一符号を付して説明を省
略する。図７と異なる点は、電源電圧制御回路に代え
て、冷却機能制御回路を設け、主回路及びパターン発生
回路並びにピンエレクトロニクス回路にそれぞれ設けら
れている冷却用のファンの運転を制御するようにした点
である。即ち図８において、１９Ａ，１９Ｂ，１９Ｃは
第１のピンＰ１に対する機能部である主回路１１、パタ
ーン発生回路１０、及びピンエレクトロニクス回路１２
にそれぞれ設けられた冷却機能制御回路で、上記の各回
路にそれぞれ装着されている冷却用ファン１１Ｅ，１０
Ｃ及び１２Ｄを一時的に停止させることにより、試験対
象ＬＳＩが変更される場合で、第１のピンＰ１が未使用
状態から使用状態に変わる場合に、第１のピンＰ１に対
する各機能部の温度を急速に上昇させるウォームアップ
を行なうものである。２９Ａ，２９Ｂ，２９Ｃは上記の
１９Ａ，１９Ｂ，１９Ｃと同主旨で、第２のピンＰ２に
対する主回路２１、パターン発生回路２０及びピンエレ
クトロニクス回路２２に装着された冷却ファン２１Ｅ，
２０Ｃ及び２２Ｄを制御するための冷却機能制御回路で
あり、Ｎ９Ａ，Ｎ９Ｂ，Ｎ９Ｃは同様に、主回路Ｎ１、
パターン発生回路Ｎ０及びピンエレクトロニクス回路Ｎ
２に装着された冷却ファンＮ１Ｅ，Ｎ０Ｃ及びＮ２Ｄを
制御する冷却機能制御回路である。
【００３４】次に、実施の形態６の動作について説明す
る。基本的な動作は、図６に示す実施の形態４のフロー
チャートと同じであるため説明を省略するが、この実施
の形態では、Ｓ２９で未使用状態から使用状態に変わる
ピン、例えば第１のピンＰ１に対する冷却機能制御回路
１９Ａ，１９Ｂ，１９Ｃにより、主回路１１、パターン
発生回路１０、及びピンエレクトロニクス回路１２に装
着された冷却ファン１１Ｅ，１０Ｃ及び１２Ｄを一時停
止して、それぞれの回路の温度を上昇させる。ＬＳＩ試
験装置では、タイミング精度面においてＨ／Ｗの温度が
低い状態では必要とされる精度が維持できなくなるが、
冷却ファンを一時停止することによって各回路の温度が
上昇するため、未使用状態から使用状態に変わるピンや
機能のＨ／Ｗの温度を精度が維持できる範囲まで高くす
ることができる。ウォームアップが実行された後は、冷
却ファンを運転状態に復帰して、Ｓ３０でＬＳＩ−Ｂの
試験を実行する。この実施の形態は、ＬＳＩ試験装置の
内部冷却機能をピン単位、機能単位で一時停止すること
により、ピン単位、機能単位で瞬時にウォームアップを
実行するもので、試験対象のＬＳＩが異なる種類のＬＳ
Ｉに変更されても、スムースに対応することができる。
る。基本的な動作は、図６に示す実施の形態４のフロー
チャートと同じであるため説明を省略するが、この実施
の形態では、Ｓ２９で未使用状態から使用状態に変わる
ピン、例えば第１のピンＰ１に対する冷却機能制御回路
１９Ａ，１９Ｂ，１９Ｃにより、主回路１１、パターン
発生回路１０、及びピンエレクトロニクス回路１２に装
着された冷却ファン１１Ｅ，１０Ｃ及び１２Ｄを一時停
止して、それぞれの回路の温度を上昇させる。ＬＳＩ試
験装置では、タイミング精度面においてＨ／Ｗの温度が
低い状態では必要とされる精度が維持できなくなるが、
冷却ファンを一時停止することによって各回路の温度が
上昇するため、未使用状態から使用状態に変わるピンや
機能のＨ／Ｗの温度を精度が維持できる範囲まで高くす
ることができる。ウォームアップが実行された後は、冷
却ファンを運転状態に復帰して、Ｓ３０でＬＳＩ−Ｂの
試験を実行する。この実施の形態は、ＬＳＩ試験装置の
内部冷却機能をピン単位、機能単位で一時停止すること
により、ピン単位、機能単位で瞬時にウォームアップを
実行するもので、試験対象のＬＳＩが異なる種類のＬＳ
Ｉに変更されても、スムースに対応することができる。
【００３５】
【発明の効果】この発明に係るＬＳＩ試験装置及び試験
方法は、以上のように構成されているため、半導体工場
で多種多様なＬＳＩを試験する場合に、ランニングコス
トを効果的に低減することができる。また、被試験ＬＳ
Ｉが変更されて、未使用状態から使用状態に移行するピ
ンや機能に対しても試験装置のエージングを短時間で処
理することができる。
方法は、以上のように構成されているため、半導体工場
で多種多様なＬＳＩを試験する場合に、ランニングコス
トを効果的に低減することができる。また、被試験ＬＳ
Ｉが変更されて、未使用状態から使用状態に移行するピ
ンや機能に対しても試験装置のエージングを短時間で処
理することができる。
【図１】 この発明の実施の形態１の構成を示すブロッ
ク図である。
ク図である。
【図２】 実施の形態１のシステムフローを示すチャー
トである。
トである。
【図３】 この発明の実施の形態２の構成を示すブロッ
ク図である。
ク図である。
【図４】 この発明の実施の形態３の構成を示すブロッ
ク図である。
ク図である。
【図５】 この発明の実施の形態４の構成を示すブロッ
ク図である。
ク図である。
【図６】 実施の形態４のシステムフローを示すチャー
トである。
トである。
【図７】 この発明の実施の形態５の構成を示すブロッ
ク図である。
ク図である。
【図８】 この発明の実施の形態６の構成を示すブロッ
ク図である。
ク図である。
【図９】 従来のＬＳＩ試験装置のシステムフローを示
すチャートである。
すチャートである。
１００ ＬＳＩ試験装置、１０，２０，Ｎ０ パターン
発生回路、１１，２１，Ｎ１ 主回路、１２，２２，Ｎ
２ ピンエレクトロニクス回路 １２Ａ，２２Ａ，Ｎ２Ａ ドライバー回路、１２Ｂ，２
２Ｂ，Ｎ２Ｂ コンパレータ回路、１３，１４，２３，
２４，Ｎ３，Ｎ４ リレー、１５Ａ，１５Ｂ，２５Ａ，
２５Ｂ，Ｎ５Ａ，Ｎ５Ｂ クロックマスク機能部、１６
Ａ〜１６Ｃ，２６Ａ〜２６Ｃ，Ｎ６Ａ〜Ｎ６Ｃ 電源オ
ンオフ回路、１７Ａ〜１７Ｃ，２７Ａ〜２７Ｃ，Ｎ７Ａ
〜Ｎ７Ｃ スタンバイモード制御回路 、１８Ａ〜１８Ｃ，２８Ａ〜２８Ｃ，Ｎ８Ａ〜Ｎ８Ｃ
電源電圧制御回路、１９Ａ〜１９Ｃ，２９Ａ〜２９Ｃ，
Ｎ９Ａ〜Ｎ９Ｃ 冷却機能制御回路。
発生回路、１１，２１，Ｎ１ 主回路、１２，２２，Ｎ
２ ピンエレクトロニクス回路 １２Ａ，２２Ａ，Ｎ２Ａ ドライバー回路、１２Ｂ，２
２Ｂ，Ｎ２Ｂ コンパレータ回路、１３，１４，２３，
２４，Ｎ３，Ｎ４ リレー、１５Ａ，１５Ｂ，２５Ａ，
２５Ｂ，Ｎ５Ａ，Ｎ５Ｂ クロックマスク機能部、１６
Ａ〜１６Ｃ，２６Ａ〜２６Ｃ，Ｎ６Ａ〜Ｎ６Ｃ 電源オ
ンオフ回路、１７Ａ〜１７Ｃ，２７Ａ〜２７Ｃ，Ｎ７Ａ
〜Ｎ７Ｃ スタンバイモード制御回路 、１８Ａ〜１８Ｃ，２８Ａ〜２８Ｃ，Ｎ８Ａ〜Ｎ８Ｃ
電源電圧制御回路、１９Ａ〜１９Ｃ，２９Ａ〜２９Ｃ，
Ｎ９Ａ〜Ｎ９Ｃ 冷却機能制御回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 船倉 輝彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AA00 AE06 AE08 AE12 AE14 AF10 AG02 AG07 5B048 AA20 DD01 DD05
Claims (14)
- 【請求項１】 複数個のピンと、各ピンにＬＳＩ試験用
の信号を供給すると共に、試験判定を行なう機能を有
し、各ピン毎に設けられた機能部とを備え、試験時に、
使用していないピンと機能とを検出し、それぞれに対応
した機能部の動作を停止させることにより、使用してい
ないピン単位、機能単位で消費電力を削減するようにし
たことを特徴とするＬＳＩ試験装置。 - 【請求項２】 使用していないピンと機能の検出は、テ
ストプログラムによって行なうことを特徴とする請求項
１記載のＬＳＩ試験装置。 - 【請求項３】 複数個のピンと、各ピンにＬＳＩ試験用
の信号を供給すると共に、試験判定を行なう機能を有
し、各ピン毎に設けられた機能部とを備え、試験時に、
使用していなかった状態から使用状態に変わったピンと
機能とを検出し、使用状態に変わったピンと機能に対応
する機能部に対してウォームアップを実施するようにし
たことを特徴とするＬＳＩ試験装置。 - 【請求項４】 使用していなかった状態から使用状態に
変わったピンと機能の検出は、テストプログラムによっ
て行なうことを特徴とする請求項３記載のＬＳＩ試験装
置。 - 【請求項５】 各機能部は、試験装置の基準信号にもと
づいて、ピンへの出力パターンと判定用のパターンを発
生するパターン発生回路及び上記パターン発生回路から
のパターンデータと上記基準信号とにもとづいてタイミ
ング信号を発生すると共に、波形形成及び判定を行なう
主回路並びに上記主回路とピンとの間に接続され、ドラ
イバーとコンパレータ機能を有するピンエレクトロニク
ス回路を有することを特徴とする請求項１または請求項
３記載のＬＳＩ試験装置。 - 【請求項６】 パターン発生回路及び主回路は、ＣＭＯ
Ｓ装置によって構成され、使用していないピンと機能に
対応するＣＭＯＳ装置の動作率を低減するようにしたこ
とを特徴とする請求項５記載のＬＳＩ試験装置。 - 【請求項７】 各機能部のパターン発生回路及び主回路
の基準信号入力側にそれぞれクロックマスク機能部を設
け、使用していないピンと機能に対応するクロックマス
ク機能部をマスクすることにより、ピン単位、機能単位
で消費電力を削減するようにしたことを特徴とする請求
項５または請求項６記載のＬＳＩ試験装置。 - 【請求項８】 各機能部のパターン発生回路及び主回路
並びにピンエレクトロニクス回路にそれぞれ電源オンオ
フ回路を設け、使用していないピンと機能に対応する回
路の電源をオフすることにより、ピン単位、機能単位で
消費電力を削減するようにしたことを特徴とする請求項
５記載のＬＳＩ試験装置。 - 【請求項９】 各機能部のパターン発生回路及び主回路
並びにピンエレクトロニクス回路に、それぞれスタンバ
イモード制御回路を設け、上記各回路に含まれるメモリ
またはＦＰＧＡ（Field Programable Gate Array、
以下同じ）を、使用していないピンと機能に対応してス
タンバイモードにすることにより、ピン単位、機能単位
で消費電力を削減するようにしたことを特徴とする請求
項５記載のＬＳＩ試験装置。 - 【請求項１０】 ウォームアップは、各機能部のパター
ン発生回路及び主回路にそれぞれリング発振回路と発振
制御回路とを設け、上記リング発振回路と発振制御回路
とを動作させることによって行なうようにしたことを特
徴とする請求項５記載のＬＳＩ試験装置。 - 【請求項１１】 ウォームアップは、各機能部のパター
ン発生回路及び主回路並びにピンエレクトロニクス回路
にそれぞれ電源電圧制御回路を設け、上記電源電圧制御
回路によって上記各回路の電源電圧を一時的に高くして
行なうようにしたことを特徴とする請求項５記載のＬＳ
Ｉ試験装置。 - 【請求項１２】 ウォームアップは、各機能部のパター
ン発生回路及び主回路並びにピンエレクトロニクス回路
にそれぞれ冷却機能制御回路を設け、上記各回路に設け
られている冷却装置を一時的に停止させて行なうように
したことを特徴とする請求項５記載のＬＳＩ試験装置。 - 【請求項１３】 複数個のピンと、各ピンにＬＳＩ試験
用の信号を供給すると共に、試験判定を行なう機能を有
し、各ピン毎に設けられた機能部とを備えたＬＳＩ試験
装置において、試験時に、使用していないピンと機能と
を検出し、それぞれに対応した機能部の動作を停止させ
ることにより、使用していないピン単位、機能単位で消
費電力を削減するようにしたことを特徴とするＬＳＩ試
験方法。 - 【請求項１４】 複数個のピンと、各ピンにＬＳＩ試験
用の信号を供給すると共に、試験判定を行なう機能を有
し、各ピン毎に設けられた機能部とを備えたＬＳＩ試験
装置において、試験時に、使用していなかった状態から
使用状態に変わったピンと機能とを検出し、使用状態に
変わったピンと機能に対応する機能部に対してウォーム
アップを実施するようにしたことを特徴とするＬＳＩ試
験方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000211907A JP2002022808A (ja) | 2000-07-12 | 2000-07-12 | Ｌｓｉ試験装置及び試験方法 |
| US09/761,179 US6546525B2 (en) | 2000-07-12 | 2001-01-18 | LSI testing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000211907A JP2002022808A (ja) | 2000-07-12 | 2000-07-12 | Ｌｓｉ試験装置及び試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002022808A true JP2002022808A (ja) | 2002-01-23 |
| JP2002022808A5 JP2002022808A5 (ja) | 2007-03-08 |
Family
ID=18707926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000211907A Pending JP2002022808A (ja) | 2000-07-12 | 2000-07-12 | Ｌｓｉ試験装置及び試験方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6546525B2 (ja) |
| JP (1) | JP2002022808A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007122990A1 (ja) * | 2006-04-19 | 2007-11-01 | Advantest Corporation | 信号出力装置、信号検出装置、試験装置、電子デバイスおよびプログラム |
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|---|---|---|---|---|
| US6857116B1 (en) * | 2000-11-15 | 2005-02-15 | Reshape, Inc. | Optimization of abutted-pin hierarchical physical design |
| US8533357B2 (en) * | 2004-12-03 | 2013-09-10 | Microsoft Corporation | Mechanism for binding a structured data protocol to a protocol offering up byte streams |
| US20140245028A1 (en) * | 2013-02-22 | 2014-08-28 | Qualcomm Incorporated | System and method for temperature driven selection of voltage modes in a portable computing device |
| CN108984440B (zh) * | 2018-07-18 | 2021-05-18 | 成都忆芯科技有限公司 | 降低集成电路功耗的方法及其控制电路 |
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| US4381552A (en) * | 1978-12-08 | 1983-04-26 | Motorola Inc. | Stanby mode controller utilizing microprocessor |
| JPS58151124A (ja) * | 1982-03-04 | 1983-09-08 | Ricoh Co Ltd | レベル変換回路 |
| JPS61163655A (ja) * | 1985-01-14 | 1986-07-24 | Toshiba Corp | 相補型半導体集積回路 |
| US5167024A (en) * | 1989-09-08 | 1992-11-24 | Apple Computer, Inc. | Power management for a laptop computer with slow and sleep modes |
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| JP3703516B2 (ja) * | 1994-04-25 | 2005-10-05 | セイコーインスツル株式会社 | 発振回路 |
| JP4138163B2 (ja) * | 1999-07-07 | 2008-08-20 | 株式会社ルネサステクノロジ | Ｌｓｉ試験装置およびそのタイミングキャリブレーション方法 |
| US6331770B1 (en) * | 2000-04-12 | 2001-12-18 | Advantest Corp. | Application specific event based semiconductor test system |
-
2000
- 2000-07-12 JP JP2000211907A patent/JP2002022808A/ja active Pending
-
2001
- 2001-01-18 US US09/761,179 patent/US6546525B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2007122990A1 (ja) * | 2006-04-19 | 2007-11-01 | Advantest Corporation | 信号出力装置、信号検出装置、試験装置、電子デバイスおよびプログラム |
| US8330471B2 (en) | 2006-04-19 | 2012-12-11 | Advantest Corporation | Signal generation and detection apparatus and tester |
Also Published As
| Publication number | Publication date |
|---|---|
| US6546525B2 (en) | 2003-04-08 |
| US20020007479A1 (en) | 2002-01-17 |
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