JP2000267772A - 高速バス回路装置及びインピーダンス制御方法 - Google Patents
高速バス回路装置及びインピーダンス制御方法Info
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Abstract
(57)【要約】
【課題】 バスの環境変化に伴う対応を容易に行うこと
ができるとともに、データを高信頼性で高速に転送する
ことで、システムの性能向上を図るようにする。 【解決手段】 バスライン６の負荷が軽い場合、インピ
ーダンス制御回路２からのインピーダンス制御信号によ
り、可変インピーダンス回路５のインピーダンスが高く
なるように制御し、バスライン６の負荷が重い場合、可
変インピーダンス回路５のインピーダンスが低くなるよ
うに制御するようにし、オーバーシュート及びアンダー
シュートやそれらの原因によるリングバックと、データ
の遅延とを抑えるようにする。
ができるとともに、データを高信頼性で高速に転送する
ことで、システムの性能向上を図るようにする。 【解決手段】 バスライン６の負荷が軽い場合、インピ
ーダンス制御回路２からのインピーダンス制御信号によ
り、可変インピーダンス回路５のインピーダンスが高く
なるように制御し、バスライン６の負荷が重い場合、可
変インピーダンス回路５のインピーダンスが低くなるよ
うに制御するようにし、オーバーシュート及びアンダー
シュートやそれらの原因によるリングバックと、データ
の遅延とを抑えるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、バスの負荷の変更
に応じたデータ転送に適する高速バス回路装置及びイン
ピーダンス制御方法に関する。
に応じたデータ転送に適する高速バス回路装置及びイン
ピーダンス制御方法に関する。
【０００２】
【従来の技術】情報処理装置におけるバスの負荷は、略
固定状態とされている。ところが、近年では、ボードの
多種多様な組合わせの要求に伴い、バスの負荷もそれに
応じた対応が要求されている。また、大規模化も要求さ
れている。
固定状態とされている。ところが、近年では、ボードの
多種多様な組合わせの要求に伴い、バスの負荷もそれに
応じた対応が要求されている。また、大規模化も要求さ
れている。
【０００３】これらの要請に応えるために、たとえばバ
スインターフェースの小振幅化等による高速化が提案さ
れている。この小振幅化等によるインターフェースは、
出力インピーダンスが一定となっている。
スインターフェースの小振幅化等による高速化が提案さ
れている。この小振幅化等によるインターフェースは、
出力インピーダンスが一定となっている。
【０００４】このため、バスの負荷が軽いときには、駆
動能力が過剰となり、オーバーシュートやアンダーシュ
ート及びそれらの原因によるリングバック等が問題とな
る。また、バスの負荷が重いときには、駆動能力の不足
による遅延が問題となる。
動能力が過剰となり、オーバーシュートやアンダーシュ
ート及びそれらの原因によるリングバック等が問題とな
る。また、バスの負荷が重いときには、駆動能力の不足
による遅延が問題となる。
【０００５】そのため、バスに接続される負荷の変化に
対応したインピーダンス設定やワイヤリングボードの慎
重な設計が必要となっている。また、バス接続のスロッ
ト数も限られている。
対応したインピーダンス設定やワイヤリングボードの慎
重な設計が必要となっている。また、バス接続のスロッ
ト数も限られている。
【０００６】ちなみに、特開平０８−３３５８７１号公
報では、半導体装置の内部に配設した可変インピーダン
スにより、入出力信号線のインピーダンス値を変更さ
せ、インピーダンスの整合をとるようにしている。
報では、半導体装置の内部に配設した可変インピーダン
スにより、入出力信号線のインピーダンス値を変更さ
せ、インピーダンスの整合をとるようにしている。
【０００７】
【発明が解決しようとする課題】ところが、上述した先
行技術では、自ら出力した信号を自らで認識するように
しているため、スロット数の増加等といったバスの負荷
の変化への対応が困難となっている。また、出力インピ
ーダンスにおいては、レジスタによって行われるため、
微妙な調整を行うことが困難である。
行技術では、自ら出力した信号を自らで認識するように
しているため、スロット数の増加等といったバスの負荷
の変化への対応が困難となっている。また、出力インピ
ーダンスにおいては、レジスタによって行われるため、
微妙な調整を行うことが困難である。
【０００８】本発明は、このような状況に鑑みてなされ
たものであり、バスの環境変化に伴う対応を容易に行う
ことができるとともに、データを高信頼性で高速に転送
することで、システムの性能向上を図ることができる高
速バス回路装置及びインピーダンス制御方法を提供する
ことができるようにするものである。
たものであり、バスの環境変化に伴う対応を容易に行う
ことができるとともに、データを高信頼性で高速に転送
することで、システムの性能向上を図ることができる高
速バス回路装置及びインピーダンス制御方法を提供する
ことができるようにするものである。
【０００９】
【課題を解決するための手段】請求項１に記載の高速バ
ス回路装置は、インピーダンス制御ラインを介してイン
ピーダンス制御信号を出力するインピーダンス制御回路
と、インピーダンス制御回路に対しバスを介して接続さ
れるとともに、負荷から出力される各種データに対する
出力インピーダンスを変更可能な可変インピーダンス回
路とを備え、可変インピーダンス回路は、インピーダン
ス制御信号により、負荷が軽い場合、インピーダンスが
高くなるように制御され、負荷が重い場合、インピーダ
ンスが低くなるように制御されることを特徴とする。ま
た、インピーダンス制御回路は、負荷の増設状態を示す
負荷情報及び各種データを解析し、解析結果に応じて可
変インピーダンス回路のインピーダンスを制御するよう
にすることができる。また、負荷は増設スロットであ
り、負荷情報はスロット情報であって、スロット情報は
スロット信号ラインを介してインピーダンス制御回路に
与えられるようにすることができる。また、負荷はメモ
リＩＣであり、負荷情報はメモリ情報であって、メモリ
情報はメモリ情報信号ラインを介してインピーダンス制
御回路に与えられるようにすることができる。また、可
変インピーダンス回路は、複数のＦＥＴ−ＳＷからな
り、インピーダンス制御信号により、ゲート電圧レベル
が制御されるようにすることができる。請求項６に記載
のインピーダンス制御方法は、インピーダンス制御ライ
ンを介してインピーダンス制御信号を出力する第１の工
程と、負荷からバスに出力される各種データに対する出
力インピーダンスを変更する第２の工程と、負荷が軽い
場合、インピーダンス制御信号により、出力インピーダ
ンスが高くなるように制御する第３の工程と、負荷が重
い場合、インピーダンス制御信号により、出力インピー
ダンスが低くなるように制御する第４の工程とを備える
ことを特徴とする。また、第１の工程には、負荷の増設
状態を示す負荷情報及び各種データを解析し、解析結果
に応じたインピーダンス制御信号を出力する第５の工程
が含まれるようにすることができる。また、第５の工程
には、負荷情報であるスロット情報をスロット信号ライ
ンを介してインピーダンス制御回路に与える工程が含ま
れるようにすることができる。また、第５の工程には、
負荷情報であるメモリ情報をメモリ情報信号ラインを介
してインピーダンス制御回路に与える工程が含まれるよ
うにすることができる。また、第２の工程には、複数の
ＦＥＴ−ＳＷのゲート電圧レベルを制御する工程が含ま
れるようにすることができる。本発明に係る高速バス回
路装置及びインピーダンス制御方法においては、インピ
ーダンス制御回路からのインピーダンス制御信号によ
り、可変インピーダンス回路を、負荷が軽い場合、イン
ピーダンスが高くなるように制御し、負荷が重い場合、
インピーダンスが低くなるように制御するようにする。
ス回路装置は、インピーダンス制御ラインを介してイン
ピーダンス制御信号を出力するインピーダンス制御回路
と、インピーダンス制御回路に対しバスを介して接続さ
れるとともに、負荷から出力される各種データに対する
出力インピーダンスを変更可能な可変インピーダンス回
路とを備え、可変インピーダンス回路は、インピーダン
ス制御信号により、負荷が軽い場合、インピーダンスが
高くなるように制御され、負荷が重い場合、インピーダ
ンスが低くなるように制御されることを特徴とする。ま
た、インピーダンス制御回路は、負荷の増設状態を示す
負荷情報及び各種データを解析し、解析結果に応じて可
変インピーダンス回路のインピーダンスを制御するよう
にすることができる。また、負荷は増設スロットであ
り、負荷情報はスロット情報であって、スロット情報は
スロット信号ラインを介してインピーダンス制御回路に
与えられるようにすることができる。また、負荷はメモ
リＩＣであり、負荷情報はメモリ情報であって、メモリ
情報はメモリ情報信号ラインを介してインピーダンス制
御回路に与えられるようにすることができる。また、可
変インピーダンス回路は、複数のＦＥＴ−ＳＷからな
り、インピーダンス制御信号により、ゲート電圧レベル
が制御されるようにすることができる。請求項６に記載
のインピーダンス制御方法は、インピーダンス制御ライ
ンを介してインピーダンス制御信号を出力する第１の工
程と、負荷からバスに出力される各種データに対する出
力インピーダンスを変更する第２の工程と、負荷が軽い
場合、インピーダンス制御信号により、出力インピーダ
ンスが高くなるように制御する第３の工程と、負荷が重
い場合、インピーダンス制御信号により、出力インピー
ダンスが低くなるように制御する第４の工程とを備える
ことを特徴とする。また、第１の工程には、負荷の増設
状態を示す負荷情報及び各種データを解析し、解析結果
に応じたインピーダンス制御信号を出力する第５の工程
が含まれるようにすることができる。また、第５の工程
には、負荷情報であるスロット情報をスロット信号ライ
ンを介してインピーダンス制御回路に与える工程が含ま
れるようにすることができる。また、第５の工程には、
負荷情報であるメモリ情報をメモリ情報信号ラインを介
してインピーダンス制御回路に与える工程が含まれるよ
うにすることができる。また、第２の工程には、複数の
ＦＥＴ−ＳＷのゲート電圧レベルを制御する工程が含ま
れるようにすることができる。本発明に係る高速バス回
路装置及びインピーダンス制御方法においては、インピ
ーダンス制御回路からのインピーダンス制御信号によ
り、可変インピーダンス回路を、負荷が軽い場合、イン
ピーダンスが高くなるように制御し、負荷が重い場合、
インピーダンスが低くなるように制御するようにする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
て説明する。
【００１１】（第１の実施の形態）図１は、本発明の高
速バス回路装置の第１の実施の形態を示すブロック図、
図２は、図１の高速バス回路装置の動作を説明するため
の波形図である。
速バス回路装置の第１の実施の形態を示すブロック図、
図２は、図１の高速バス回路装置の動作を説明するため
の波形図である。
【００１２】図１に示す高速バス回路装置は、バス制御
回路１及び増設スロット部３を備えている。バス制御回
路１及び増設スロット部３は、バスライン６を介して接
続されている。
回路１及び増設スロット部３を備えている。バス制御回
路１及び増設スロット部３は、バスライン６を介して接
続されている。
【００１３】バス制御回路１は、インピーダンス制御回
路２を備えている。インピーダンス制御回路２は、バス
ライン６の負荷に応じて可変インピーダンス回路５のイ
ンピーダンスを制御する。
路２を備えている。インピーダンス制御回路２は、バス
ライン６の負荷に応じて可変インピーダンス回路５のイ
ンピーダンスを制御する。
【００１４】増設スロット部３は、増設スロット４及び
可変インピーダンス回路５を備えている。可変インピー
ダンス回路５には、インピーダンス制御信号ライン７を
介してインピーダンス制御回路２からインピーダンス制
御信号が与えられる。
可変インピーダンス回路５を備えている。可変インピー
ダンス回路５には、インピーダンス制御信号ライン７を
介してインピーダンス制御回路２からインピーダンス制
御信号が与えられる。
【００１５】可変インピーダンス回路５は、たとえば複
数のＦＥＴ−ＳＷ（スイッチ）から構成されている。各
ＦＥＴ−ＳＷは、インピーダンス制御信号により、バス
ライン６の負荷に応じてゲート電圧レベルが制御され
る。これにより、各ＦＥＴ−ＳＷのオン抵抗が変えられ
る。
数のＦＥＴ−ＳＷ（スイッチ）から構成されている。各
ＦＥＴ−ＳＷは、インピーダンス制御信号により、バス
ライン６の負荷に応じてゲート電圧レベルが制御され
る。これにより、各ＦＥＴ−ＳＷのオン抵抗が変えられ
る。
【００１６】増設スロット４の増設状態等を示すスロッ
ト情報４ａは、スロット情報信号ライン８を介してイン
ピーダンス制御回路２に出力される。また、増設スロッ
ト４から出力されるデータ信号は、可変インピーダンス
回路５を介してバスライン６に出力される。
ト情報４ａは、スロット情報信号ライン８を介してイン
ピーダンス制御回路２に出力される。また、増設スロッ
ト４から出力されるデータ信号は、可変インピーダンス
回路５を介してバスライン６に出力される。
【００１７】次に、このような構成の高速バス回路装置
の動作を、図１を用いて説明する。
の動作を、図１を用いて説明する。
【００１８】まず、増設スロット４のスロット情報４ａ
は、スロット情報信号ライン８を介してインピーダンス
制御回路２に出力される。また、増設スロット４から出
力されるデータ信号は、可変インピーダンス回路５を介
してバスライン６に出力される。
は、スロット情報信号ライン８を介してインピーダンス
制御回路２に出力される。また、増設スロット４から出
力されるデータ信号は、可変インピーダンス回路５を介
してバスライン６に出力される。
【００１９】このとき、インピーダンス制御回路２は、
スロット情報４ａ及びデータ信号を解析し、インピーダ
ンス制御信号ライン７を介して、可変インピーダンス回
路５にインピーダンス制御信号を出力する。
スロット情報４ａ及びデータ信号を解析し、インピーダ
ンス制御信号ライン７を介して、可変インピーダンス回
路５にインピーダンス制御信号を出力する。
【００２０】ここで、可変インピーダンス回路５の各Ｆ
ＥＴ−ＳＷは、ゲート電圧レベルによって、オン抵抗が
変化する特性を有しているため、インピーダンス制御信
号の電圧レベルに応じて、最適な波形でドライブできる
ように制御される。
ＥＴ−ＳＷは、ゲート電圧レベルによって、オン抵抗が
変化する特性を有しているため、インピーダンス制御信
号の電圧レベルに応じて、最適な波形でドライブできる
ように制御される。
【００２１】すなわち、バスライン６に接続されスロッ
ト数が少なく、バスライン６の負荷が軽い場合、図２
（ａ）に示すように、バスライン６への駆動能力が過剰
気味となり、オーバーシュート及びアンダーシュートや
それらの原因によるリングバックにより波形が乱れてし
まう。
ト数が少なく、バスライン６の負荷が軽い場合、図２
（ａ）に示すように、バスライン６への駆動能力が過剰
気味となり、オーバーシュート及びアンダーシュートや
それらの原因によるリングバックにより波形が乱れてし
まう。
【００２２】また、バスライン６に接続されスロット数
が多く、バスライン６の負荷が重い場合、図２（ｂ）に
示すように、バスライン６への駆動能力が不足気味とな
り、出力波形に生じるなまりによってデータの遅延が増
加してしまう。
が多く、バスライン６の負荷が重い場合、図２（ｂ）に
示すように、バスライン６への駆動能力が不足気味とな
り、出力波形に生じるなまりによってデータの遅延が増
加してしまう。
【００２３】そのため、バスライン６の負荷が軽い場
合、インピーダンス制御信号により、可変インピーダン
ス回路５の各ＦＥＴ−ＳＷのゲート電圧レベルがオン抵
抗を高くする値とされる。
合、インピーダンス制御信号により、可変インピーダン
ス回路５の各ＦＥＴ−ＳＷのゲート電圧レベルがオン抵
抗を高くする値とされる。
【００２４】このように、可変インピーダンス回路５の
インピーダンスを高くすることで、オーバーシュート及
びアンダーシュートやそれらの原因によるリングバック
が抑えられることから、図２（ｃ）に示すように、適正
な波形が得られる。
インピーダンスを高くすることで、オーバーシュート及
びアンダーシュートやそれらの原因によるリングバック
が抑えられることから、図２（ｃ）に示すように、適正
な波形が得られる。
【００２５】一方、バスライン６の負荷が重い場合、イ
ンピーダンス制御信号により、可変インピーダンス回路
５の各ＦＥＴ−ＳＷのゲート電圧レベルがオン抵抗を低
くする値とされる。
ンピーダンス制御信号により、可変インピーダンス回路
５の各ＦＥＴ−ＳＷのゲート電圧レベルがオン抵抗を低
くする値とされる。
【００２６】このように、可変インピーダンス回路５の
インピーダンスを低くすることで、バスライン６の駆動
能力が高められ、出力波形のなまりが解消されることか
ら、データの遅延が抑えられ、図２（ｃ）に示すよう
に、適正な波形が得られる。
インピーダンスを低くすることで、バスライン６の駆動
能力が高められ、出力波形のなまりが解消されることか
ら、データの遅延が抑えられ、図２（ｃ）に示すよう
に、適正な波形が得られる。
【００２７】このように、第１の実施の形態では、バス
ライン６の負荷が軽い場合、インピーダンス制御回路２
からのインピーダンス制御信号により、可変インピーダ
ンス回路５のインピーダンスが高くなるように制御し、
バスライン６の負荷が重い場合、可変インピーダンス回
路５のインピーダンスが低くなるように制御するように
したので、オーバーシュート及びアンダーシュートやそ
れらの原因によるリングバックと、データの遅延とが抑
えられるため、適正な波形が得られ、データ転送を高信
頼性で高速に転送することが可能となる。
ライン６の負荷が軽い場合、インピーダンス制御回路２
からのインピーダンス制御信号により、可変インピーダ
ンス回路５のインピーダンスが高くなるように制御し、
バスライン６の負荷が重い場合、可変インピーダンス回
路５のインピーダンスが低くなるように制御するように
したので、オーバーシュート及びアンダーシュートやそ
れらの原因によるリングバックと、データの遅延とが抑
えられるため、適正な波形が得られ、データ転送を高信
頼性で高速に転送することが可能となる。
【００２８】また、インピーダンス制御回路２は、スロ
ット情報４ａ及びデータ信号を解析し、インピーダンス
制御信号を出力して可変インピーダンス回路５のインピ
ーダンスを制御するので、増設スロット４に接続される
増設ボードの種類にとらわれず、適正な波形を得ること
ができ、データ転送を高信頼性で高速に転送することが
可能となる。
ット情報４ａ及びデータ信号を解析し、インピーダンス
制御信号を出力して可変インピーダンス回路５のインピ
ーダンスを制御するので、増設スロット４に接続される
増設ボードの種類にとらわれず、適正な波形を得ること
ができ、データ転送を高信頼性で高速に転送することが
可能となる。
【００２９】さらに、インピーダンス制御回路２からの
インピーダンス制御信号により、可変インピーダンス回
路５のインピーダンスが適正に制御されるので、スロッ
ト数をさらに増やすことも可能である。
インピーダンス制御信号により、可変インピーダンス回
路５のインピーダンスが適正に制御されるので、スロッ
ト数をさらに増やすことも可能である。
【００３０】（第２の実施の形態）図３は、本発明の高
速バス回路装置の第２の実施の形態を示すブロック図で
ある。なお、以下に説明する図において、図１と共通す
る部分には、同一符号を付すものとする。
速バス回路装置の第２の実施の形態を示すブロック図で
ある。なお、以下に説明する図において、図１と共通す
る部分には、同一符号を付すものとする。
【００３１】図３に示す高速バス回路装置は、メモリコ
ントローラ１Ａ及びメモリモジュール１０を備えてい
る。
ントローラ１Ａ及びメモリモジュール１０を備えてい
る。
【００３２】メモリコントローラ１Ａは、インピーダン
ス制御回路２を備えている。メモリコントローラ１Ａ及
びメモリモジュール１０は、メモリバス１４を介して接
続されている。メモリバス１４には、ＦＥＴ−ＳＷ１５
が設けられている。
ス制御回路２を備えている。メモリコントローラ１Ａ及
びメモリモジュール１０は、メモリバス１４を介して接
続されている。メモリバス１４には、ＦＥＴ−ＳＷ１５
が設けられている。
【００３３】メモリモジュール１０は、可変インピーダ
ンス回路５及びメモリＩＣ１２を備えている。可変イン
ピーダンス回路５は、複数のＦＥＴ−ＳＷ５ａを備えて
いる。
ンス回路５及びメモリＩＣ１２を備えている。可変イン
ピーダンス回路５は、複数のＦＥＴ−ＳＷ５ａを備えて
いる。
【００３４】複数のＦＥＴ−ＳＷ５ａには、インピーダ
ンス制御信号ライン７を介してインピーダンス制御回路
２からのインピーダンス制御信号が与えられる。インピ
ーダンス制御信号は、可変インピーダンス回路５にも与
えられる。
ンス制御信号ライン７を介してインピーダンス制御回路
２からのインピーダンス制御信号が与えられる。インピ
ーダンス制御信号は、可変インピーダンス回路５にも与
えられる。
【００３５】メモリＩＣ１２の増設状態等を示すメモリ
情報１１は、メモリ情報信号ライン１３を介してインピ
ーダンス制御回路２に与えられる。また、メモリＩＣ１
２から出力されるデータ信号は、可変インピーダンス回
路５の複数のＦＥＴ−ＳＷ５ａを介してメモリバス１４
に出力される。
情報１１は、メモリ情報信号ライン１３を介してインピ
ーダンス制御回路２に与えられる。また、メモリＩＣ１
２から出力されるデータ信号は、可変インピーダンス回
路５の複数のＦＥＴ−ＳＷ５ａを介してメモリバス１４
に出力される。
【００３６】次に、このような構成の高速バス回路装置
の動作について説明する。
の動作について説明する。
【００３７】まず、メモリＩＣ１２のメモリ情報１１
は、メモリ情報信号ライン１３を介してインピーダンス
制御回路２に与えられる。また、メモリＩＣ１２から出
力されるデータ信号は、可変インピーダンス回路５の複
数のＦＥＴ−ＳＷ５ａを介してメモリバス１４に出力さ
れる。
は、メモリ情報信号ライン１３を介してインピーダンス
制御回路２に与えられる。また、メモリＩＣ１２から出
力されるデータ信号は、可変インピーダンス回路５の複
数のＦＥＴ−ＳＷ５ａを介してメモリバス１４に出力さ
れる。
【００３８】このとき、インピーダンス制御回路２は、
メモリ情報１１及びデータ信号を解析し、インピーダン
ス制御信号ライン７を介して、可変インピーダンス回路
５の複数のＦＥＴ−ＳＷ５ａにインピーダンス制御信号
を出力する。
メモリ情報１１及びデータ信号を解析し、インピーダン
ス制御信号ライン７を介して、可変インピーダンス回路
５の複数のＦＥＴ−ＳＷ５ａにインピーダンス制御信号
を出力する。
【００３９】ここで、各ＦＥＴ−ＳＷ５ａは、ゲート電
圧レベルによって、オン抵抗が変化する特性を有してい
るため、インピーダンス制御信号の電圧レベルに応じ
て、最適な波形でドライブできるように制御される。
圧レベルによって、オン抵抗が変化する特性を有してい
るため、インピーダンス制御信号の電圧レベルに応じ
て、最適な波形でドライブできるように制御される。
【００４０】すなわち、メモリバス１４の負荷が軽い場
合、図２（ａ）に示したように、メモリバス１４への駆
動能力が過剰気味となり、オーバーシュート及びアンダ
ーシュートやそれらの原因によるリングバックにより波
形が乱れてしまう。また、メモリバス１４の負荷が重い
場合、図２（ｂ）に示したように、メモリバス１４への
駆動能力が不足気味となり、出力波形に生じるなまりに
よってデータの遅延が増加してしまう。
合、図２（ａ）に示したように、メモリバス１４への駆
動能力が過剰気味となり、オーバーシュート及びアンダ
ーシュートやそれらの原因によるリングバックにより波
形が乱れてしまう。また、メモリバス１４の負荷が重い
場合、図２（ｂ）に示したように、メモリバス１４への
駆動能力が不足気味となり、出力波形に生じるなまりに
よってデータの遅延が増加してしまう。
【００４１】そのため、メモリバス１４の負荷が軽い場
合、インピーダンス制御回路２からのインピーダンス制
御信号により、可変インピーダンス回路５の各ＦＥＴ−
ＳＷ５ａのゲート電圧レベルがオン抵抗を高くする値と
される。
合、インピーダンス制御回路２からのインピーダンス制
御信号により、可変インピーダンス回路５の各ＦＥＴ−
ＳＷ５ａのゲート電圧レベルがオン抵抗を高くする値と
される。
【００４２】このように、可変インピーダンス回路５の
インピーダンスを高くすることで、オーバーシュート及
びアンダーシュートやそれらの原因によるリングバック
が抑えられることから、図２（ｃ）に示したように、適
正な波形が得られる。
インピーダンスを高くすることで、オーバーシュート及
びアンダーシュートやそれらの原因によるリングバック
が抑えられることから、図２（ｃ）に示したように、適
正な波形が得られる。
【００４３】一方、メモリバス１４の負荷が重い場合、
インピーダンス制御回路２からのインピーダンス制御信
号により、可変インピーダンス回路５の各ＦＥＴ−ＳＷ
５ａのゲート電圧レベルがオン抵抗を低くする値とされ
る。
インピーダンス制御回路２からのインピーダンス制御信
号により、可変インピーダンス回路５の各ＦＥＴ−ＳＷ
５ａのゲート電圧レベルがオン抵抗を低くする値とされ
る。
【００４４】このように、可変インピーダンス回路５の
インピーダンスを低くすることで、メモリバス１４の駆
動能力が高められ、出力波形のなまりが解消されること
から、データの遅延が抑えられ、図２（ｃ）に示したよ
うに、適正な波形が得られる。
インピーダンスを低くすることで、メモリバス１４の駆
動能力が高められ、出力波形のなまりが解消されること
から、データの遅延が抑えられ、図２（ｃ）に示したよ
うに、適正な波形が得られる。
【００４５】このように、第２の実施の形態では、メモ
リバス１４の負荷が軽い場合、インピーダンス制御回路
２からのインピーダンス制御信号により、可変インピー
ダンス回路５の各ＦＥＴ−ＳＷ５ａのゲート電圧レベル
をオン抵抗が高くなるように制御し、メモリバス１４の
負荷が重い場合、可変インピーダンス回路５の各ＦＥＴ
−ＳＷ５ａのゲート電圧レベルをオン抵抗が低くなるよ
うに制御するようにしたので、オーバーシュート及びア
ンダーシュートやそれらの原因によるリングバックと、
データの遅延とが抑えられるため、適正な波形が得ら
れ、データ転送を高信頼性で高速に転送することが可能
となる。
リバス１４の負荷が軽い場合、インピーダンス制御回路
２からのインピーダンス制御信号により、可変インピー
ダンス回路５の各ＦＥＴ−ＳＷ５ａのゲート電圧レベル
をオン抵抗が高くなるように制御し、メモリバス１４の
負荷が重い場合、可変インピーダンス回路５の各ＦＥＴ
−ＳＷ５ａのゲート電圧レベルをオン抵抗が低くなるよ
うに制御するようにしたので、オーバーシュート及びア
ンダーシュートやそれらの原因によるリングバックと、
データの遅延とが抑えられるため、適正な波形が得ら
れ、データ転送を高信頼性で高速に転送することが可能
となる。
【００４６】また、メモリコントローラ１Ａの入出力バ
ッファやメモリバス１４に接続されるメモリＩＣ１２の
出力バッファの駆動能力等の実際のメモリバス１４のイ
ンピーダンスの考慮が不要となるため、メモリＩＣ１２
の設計が容易となる。
ッファやメモリバス１４に接続されるメモリＩＣ１２の
出力バッファの駆動能力等の実際のメモリバス１４のイ
ンピーダンスの考慮が不要となるため、メモリＩＣ１２
の設計が容易となる。
【００４７】さらには、このような高速バス回路装置を
サーキットボードに適用することで、サーキットボード
の設計も容易となる。
サーキットボードに適用することで、サーキットボード
の設計も容易となる。
【００４８】なお、可変インピーダンス回路５をシリア
ルインターフェースで制御される可変抵抗ＩＣに置換え
ることも可能である。その際、インピーダンス制御回路
２からのインピーダンス制御信号ライン７はシリアルイ
ンターフェースに則ったものであればよい。
ルインターフェースで制御される可変抵抗ＩＣに置換え
ることも可能である。その際、インピーダンス制御回路
２からのインピーダンス制御信号ライン７はシリアルイ
ンターフェースに則ったものであればよい。
【００４９】
【発明の効果】以上の如く本発明に係る高速バス回路装
置及びインピーダンス制御方法によれば、インピーダン
ス制御回路からのインピーダンス制御信号により、可変
インピーダンス回路を、負荷が軽い場合、インピーダン
スが高くなるように制御し、負荷が重い場合、インピー
ダンスが低くなるように制御するようにしたので、バス
の環境変化に伴う対応を容易に行うことができるととも
に、データを高信頼性で高速に転送することができ、シ
ステムの性能向上を図ることができる。
置及びインピーダンス制御方法によれば、インピーダン
ス制御回路からのインピーダンス制御信号により、可変
インピーダンス回路を、負荷が軽い場合、インピーダン
スが高くなるように制御し、負荷が重い場合、インピー
ダンスが低くなるように制御するようにしたので、バス
の環境変化に伴う対応を容易に行うことができるととも
に、データを高信頼性で高速に転送することができ、シ
ステムの性能向上を図ることができる。
【図１】本発明の高速バス回路装置の第１の実施の形態
を示すブロック図である。
を示すブロック図である。
【図２】図１の高速バス回路装置の動作を説明するため
の波形図である。
の波形図である。
【図３】本発明の高速バス回路装置の第２の実施の形態
を示すブロック図である。
を示すブロック図である。
１ バス制御回路 １Ａ メモリコントローラ ２ インピーダンス制御回路 ３ 増設スロット部 ４ 増設スロット ４ａ スロット情報 ５ 可変インピーダンス回路 ５ａ，１５ ＦＥＴ−ＳＷ ６ バスライン ７ インピーダンス制御信号ライン ８ スロット情報信号ライン １０ メモリモジュール １１ メモリ情報 １２ メモリＩＣ １３ メモリ情報信号ライン １４ メモリバス
Claims (10)
- 【請求項１】 インピーダンス制御ラインを介してイン
ピーダンス制御信号を出力するインピーダンス制御回路
と、 前記インピーダンス制御回路に対しバスを介して接続さ
れるとともに、負荷から出力される各種データに対する
出力インピーダンスを変更可能な可変インピーダンス回
路とを備え、 前記可変インピーダンス回路は、前記インピーダンス制
御信号により、前記負荷が軽い場合、インピーダンスが
高くなるように制御され、前記負荷が重い場合、インピ
ーダンスが低くなるように制御されることを特徴とする
高速バス回路装置。 - 【請求項２】 前記インピーダンス制御回路は、前記負
荷の増設状態を示す負荷情報及び前記各種データを解析
し、解析結果に応じて前記可変インピーダンス回路のイ
ンピーダンスを制御することを特徴とする請求項１に記
載の高速バス回路装置。 - 【請求項３】 前記負荷は増設スロットであり、前記負
荷情報はスロット情報であって、前記スロット情報はス
ロット信号ラインを介して前記インピーダンス制御回路
に与えられることを特徴とする請求項２に記載の高速バ
ス回路装置。 - 【請求項４】 前記負荷はメモリＩＣであり、前記負荷
情報はメモリ情報であって、前記メモリ情報はメモリ情
報信号ラインを介して前記インピーダンス制御回路に与
えられることを特徴とする請求項２に記載の高速バス回
路装置。 - 【請求項５】 前記可変インピーダンス回路は、複数の
ＦＥＴ−ＳＷからなり、前記インピーダンス制御信号に
より、ゲート電圧レベルが制御されることを特徴とする
請求項１に記載の高速バス回路装置。 - 【請求項６】 インピーダンス制御ラインを介してイン
ピーダンス制御信号を出力する第１の工程と、 負荷からバスに出力される各種データに対する出力イン
ピーダンスを変更する第２の工程と、 前記負荷が軽い場合、前記インピーダンス制御信号によ
り、前記出力インピーダンスが高くなるように制御する
第３の工程と、 前記負荷が重い場合、前記インピーダンス制御信号によ
り、前記出力インピーダンスが低くなるように制御する
第４の工程とを備えることを特徴とするインピーダンス
制御方法。 - 【請求項７】 前記第１の工程には、前記負荷の増設状
態を示す負荷情報及び前記各種データを解析し、解析結
果に応じた前記インピーダンス制御信号を出力する第５
の工程が含まれることを特徴とする請求項６に記載のイ
ンピーダンス制御方法。 - 【請求項８】 前記第５の工程には、前記負荷情報であ
るスロット情報をスロット信号ラインを介して前記イン
ピーダンス制御回路に与える工程が含まれることを特徴
とする請求項７に記載のインピーダンス制御方法。 - 【請求項９】 前記第５の工程には、前記負荷情報であ
るメモリ情報をメモリ情報信号ラインを介して前記イン
ピーダンス制御回路に与える工程が含まれることを特徴
とする請求項７に記載のインピーダンス制御方法。 - 【請求項１０】 前記第２の工程には、複数のＦＥＴ−
ＳＷのゲート電圧レベルを制御する工程が含まれること
を特徴とする請求項６に記載のインピーダンス制御方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11069252A JP2000267772A (ja) | 1999-03-15 | 1999-03-15 | 高速バス回路装置及びインピーダンス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11069252A JP2000267772A (ja) | 1999-03-15 | 1999-03-15 | 高速バス回路装置及びインピーダンス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000267772A true JP2000267772A (ja) | 2000-09-29 |
Family
ID=13397371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11069252A Pending JP2000267772A (ja) | 1999-03-15 | 1999-03-15 | 高速バス回路装置及びインピーダンス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000267772A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7364190B2 (en) | 2002-01-25 | 2008-04-29 | Daicel Chemical Industries, Ltd. | Igniter for air bag system |
| JP2011081733A (ja) * | 2009-10-09 | 2011-04-21 | Toshiba Tec Corp | メモリ制御回路、電子機器、及びメモリ制御プログラム |
-
1999
- 1999-03-15 JP JP11069252A patent/JP2000267772A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7364190B2 (en) | 2002-01-25 | 2008-04-29 | Daicel Chemical Industries, Ltd. | Igniter for air bag system |
| JP2011081733A (ja) * | 2009-10-09 | 2011-04-21 | Toshiba Tec Corp | メモリ制御回路、電子機器、及びメモリ制御プログラム |
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