JP2894278B2 - データ転送補償出力バッファ - Google Patents
データ転送補償出力バッファInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、出力バッファに関
し、特に、ＣＭＯＳ回路における信号を伝送路にインタ
ーフェースする出力バッファにおいて、環境条件、及び
プロセス条件によらずに、一定のデータ転送を実現する
出力バッファに関する。
し、特に、ＣＭＯＳ回路における信号を伝送路にインタ
ーフェースする出力バッファにおいて、環境条件、及び
プロセス条件によらずに、一定のデータ転送を実現する
出力バッファに関する。
【０００２】
【従来の技術】デジタルコンピュータ等では、複数のＬ
ＳＩ回路を含んでなり、その回路間は低インピーダンス
（約５０〜７０Ω）の、１対１又は１対多数に伝送路で
相互接続され、データ転送を行っている。図９に、伝送
路の構成を示す。図９において、１は終端電圧、２終端
抵抗、３は伝送路、４は出力バッファ、５は入力バッフ
ァを示している。
ＳＩ回路を含んでなり、その回路間は低インピーダンス
（約５０〜７０Ω）の、１対１又は１対多数に伝送路で
相互接続され、データ転送を行っている。図９に、伝送
路の構成を示す。図９において、１は終端電圧、２終端
抵抗、３は伝送路、４は出力バッファ、５は入力バッフ
ァを示している。
【０００３】このような伝送路に、高速で低消費電力に
データ伝送を行う場合、図１０（Ａ）に示すようなＮチ
ャネルオープンドレインバッファが用いられる。
データ伝送を行う場合、図１０（Ａ）に示すようなＮチ
ャネルオープンドレインバッファが用いられる。
【０００４】図１０（Ａ）を参照して、従来の出力バッ
ファは、ソースを接地しドレインを信号出力端子に接続
したオープンドレイン型ＮチャネルＭＯＳトランジスタ
６と、ＮチャネルＭＯＳトランジスタ６のゲート（節点
Ｂ）と内部回路の出力（節点Ａ）との間に接続されたイ
ンバータ回路９と、信号出力端子（節点Ｃ）と節点Ｂ間
に直列に接続されたフィードバック用のＮチャネルＭＯ
Ｓトランジスタ１０、１１と、トランジスタ１１のゲー
ト（節点Ｄ）と節点Ａとの間に接続されたインバータ回
路８（ディレイ回路）と、から構成されている。
ファは、ソースを接地しドレインを信号出力端子に接続
したオープンドレイン型ＮチャネルＭＯＳトランジスタ
６と、ＮチャネルＭＯＳトランジスタ６のゲート（節点
Ｂ）と内部回路の出力（節点Ａ）との間に接続されたイ
ンバータ回路９と、信号出力端子（節点Ｃ）と節点Ｂ間
に直列に接続されたフィードバック用のＮチャネルＭＯ
Ｓトランジスタ１０、１１と、トランジスタ１１のゲー
ト（節点Ｄ）と節点Ａとの間に接続されたインバータ回
路８（ディレイ回路）と、から構成されている。
【０００５】低インピーダンスの伝送路に高速でデータ
伝送する場合、一番問題になるのは、伝送路上のオーバ
ーシュート又はグラウンドバウンズである。これを抑制
するために、図１０（Ａ）に示した出力バッファは、非
常に広いＮチャネルオープンドレイン構造をもち、伝送
路にマッチングするような終端抵抗２を介して、ある終
端電圧１で終端する（図９参照）。
伝送する場合、一番問題になるのは、伝送路上のオーバ
ーシュート又はグラウンドバウンズである。これを抑制
するために、図１０（Ａ）に示した出力バッファは、非
常に広いＮチャネルオープンドレイン構造をもち、伝送
路にマッチングするような終端抵抗２を介して、ある終
端電圧１で終端する（図９参照）。
【０００６】データは、その振幅が終端電圧１と低電位
レベルの間にて転送される。
レベルの間にて転送される。
【０００７】また、図１０（Ａ）において、インバータ
８からなるディレイ回路は、フィードバック時間を決定
し、立ち上がり時の波形鈍りを決定する。
８からなるディレイ回路は、フィードバック時間を決定
し、立ち上がり時の波形鈍りを決定する。
【０００８】図１０（Ｂ）は、図１０（Ａ）の各節点の
信号波形を示した波形図である。入力信号の電位（節点
Ａの電位）がローレベルからハイレベルに遷移する際
（図中Ａで示す）、オープンドレイン型ＮチャネルＭＯ
Ｓトランジスタ６のゲート電位（節点Ｂ）はインバータ
９の遅延時間で定まる時間後にローレベルとなり、Ｎチ
ャネルＭＯＳトランジスタ６がオフし、出力端子（終端
抵抗で終端電位にプルアップされる）の電圧が立ち上が
る。その際、入力信号電圧の遷移からインバータ回路８
で定まる時間後に節点Ｄがハイレベルからローレベルに
変化しＮチャネルＭＯＳトランジスタ１１はオン状態か
らオフ状態となり、信号出力端子Ｃの出力信号波形は、
図１０（Ｂ）に波形Ｃで示すようなスルーレートを有す
る。
信号波形を示した波形図である。入力信号の電位（節点
Ａの電位）がローレベルからハイレベルに遷移する際
（図中Ａで示す）、オープンドレイン型ＮチャネルＭＯ
Ｓトランジスタ６のゲート電位（節点Ｂ）はインバータ
９の遅延時間で定まる時間後にローレベルとなり、Ｎチ
ャネルＭＯＳトランジスタ６がオフし、出力端子（終端
抵抗で終端電位にプルアップされる）の電圧が立ち上が
る。その際、入力信号電圧の遷移からインバータ回路８
で定まる時間後に節点Ｄがハイレベルからローレベルに
変化しＮチャネルＭＯＳトランジスタ１１はオン状態か
らオフ状態となり、信号出力端子Ｃの出力信号波形は、
図１０（Ｂ）に波形Ｃで示すようなスルーレートを有す
る。
【０００９】このように、出力バッファが低振幅で立ち
上がり時に、立ち上がり波形を鈍らせ（スルーレートを
小さくする）ことにより、この出力バッファは、高速、
低消費電力でオーバーシュート又はグラウンドバウンズ
の少ないデータ転送を実現できる。
上がり時に、立ち上がり波形を鈍らせ（スルーレートを
小さくする）ことにより、この出力バッファは、高速、
低消費電力でオーバーシュート又はグラウンドバウンズ
の少ないデータ転送を実現できる。
【００１０】
【発明が解決しようとする課題】しかし、データ転送速
度や伝送路の分岐の本数はユーザ個々に違う。
度や伝送路の分岐の本数はユーザ個々に違う。
【００１１】伝送路が１対多数の場合、スルーレート時
間とフィードバック時間は大きくとり、伝送路上のオー
バーシュート又はグラウンドバウンズを抑制する。
間とフィードバック時間は大きくとり、伝送路上のオー
バーシュート又はグラウンドバウンズを抑制する。
【００１２】伝送路が１対１の場合スルーレート時間と
フィードバック時間はそれほど大きくとる必要はなく、
その分高い転送速度で転送できる。
フィードバック時間はそれほど大きくとる必要はなく、
その分高い転送速度で転送できる。
【００１３】この相反する事実のため、その伝送路に合
ったバッファを複数用意しなければならない。
ったバッファを複数用意しなければならない。
【００１４】また、スルーレート時間とフィードバック
時間は、環境条件（周囲温度、電源電圧）やプロセス条
件などによって、変動するため、条件によって異なった
波形となる。
時間は、環境条件（周囲温度、電源電圧）やプロセス条
件などによって、変動するため、条件によって異なった
波形となる。
【００１５】従って、本発明は、上記事情に鑑みてなさ
れたものであって、環境条件やプロセス条件が変動して
も一定のデータ転送を行い、ユーザ個々に異なる伝送路
に対しても対応できるバッファを提供することを目的と
する。
れたものであって、環境条件やプロセス条件が変動して
も一定のデータ転送を行い、ユーザ個々に異なる伝送路
に対しても対応できるバッファを提供することを目的と
する。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明の出力バッファは、出力信号の遷移を遅延さ
せるディレイ回路のディレイ値と、前記出力信号のスル
ーレートを定める回路のスルーレート値と、を可変に制
御する手段を備えたものである。より詳細には、本発明
は、ソースが接地されドレインが出力端子に接続されて
なるオープンドレイン構成の出力トランジスタのゲート
と、入力信号を入力し反転出力するインバータ回路の出
力との間に、前記入力信号のスルーレートを、制御回路
からの出力電圧に応じて可変させるスルーレート可変回
路を備え、前記入力信号を入力し前記制御回路からの前
記出力電圧に応じて遅延時間を可変して前記入力信号を
遅延出力するディレイ回路と、前記オープンドレイン構
成の出力トランジスタのドレインと、前記スルーレート
可変回路の入力端との間に、直列形態に接続され、ゲー
トに、前記入力信号、及び、前記入力信号を前記ディレ
イ回路を介して遅延させた信号を、それぞれ入力とする
少なくとも２つのトランジスタを備える。前記ディレイ
回路は、電源と接地間に直列形態に接続された第１のＰ
チャネルＭＯＳトランジスタ、及び第１、第２のＮチャ
ネルＭＯＳトランジスタを備え、前記第１のＰチャネル
ＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳト
ランジスタのゲートには前記入力信号が共通に入力さ
れ、前記第１のＮチャネルＭＯＳトランジスタと接地間
に接続された第２のＮチャネルＭＯＳトランジスタのゲ
ートには、前記制御回路からの前記出力電圧が入力さ
れ、前記第１のＰチャネルＭＯＳトランジスタと前記第
１のＮチャネルＭＯＳトランジスタとの接続点から出力
を取り出す、構成とされている。またこのスルーレート
可変回路は、ＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタからなるＣＭＯＳトランスファゲ
ートよりなり、該ＰチャネルＭＯＳトランジスタのゲー
トは接地され、該ＮチャネルＭＯＳトランジスタのゲー
トには前記制御回路からの前記出力電圧が入力される。
め、本発明の出力バッファは、出力信号の遷移を遅延さ
せるディレイ回路のディレイ値と、前記出力信号のスル
ーレートを定める回路のスルーレート値と、を可変に制
御する手段を備えたものである。より詳細には、本発明
は、ソースが接地されドレインが出力端子に接続されて
なるオープンドレイン構成の出力トランジスタのゲート
と、入力信号を入力し反転出力するインバータ回路の出
力との間に、前記入力信号のスルーレートを、制御回路
からの出力電圧に応じて可変させるスルーレート可変回
路を備え、前記入力信号を入力し前記制御回路からの前
記出力電圧に応じて遅延時間を可変して前記入力信号を
遅延出力するディレイ回路と、前記オープンドレイン構
成の出力トランジスタのドレインと、前記スルーレート
可変回路の入力端との間に、直列形態に接続され、ゲー
トに、前記入力信号、及び、前記入力信号を前記ディレ
イ回路を介して遅延させた信号を、それぞれ入力とする
少なくとも２つのトランジスタを備える。前記ディレイ
回路は、電源と接地間に直列形態に接続された第１のＰ
チャネルＭＯＳトランジスタ、及び第１、第２のＮチャ
ネルＭＯＳトランジスタを備え、前記第１のＰチャネル
ＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳト
ランジスタのゲートには前記入力信号が共通に入力さ
れ、前記第１のＮチャネルＭＯＳトランジスタと接地間
に接続された第２のＮチャネルＭＯＳトランジスタのゲ
ートには、前記制御回路からの前記出力電圧が入力さ
れ、前記第１のＰチャネルＭＯＳトランジスタと前記第
１のＮチャネルＭＯＳトランジスタとの接続点から出力
を取り出す、構成とされている。またこのスルーレート
可変回路は、ＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタからなるＣＭＯＳトランスファゲ
ートよりなり、該ＰチャネルＭＯＳトランジスタのゲー
トは接地され、該ＮチャネルＭＯＳトランジスタのゲー
トには前記制御回路からの前記出力電圧が入力される。
【００１７】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。
を参照して以下に説明する。
【００１８】図１は、本発明の実施の形態の構成を示す
図である。図１を参照して、入力信号を入力とするイン
バータ回路９と、ソースが接地されドレインが信号出力
端子に接続されたオープンドレイン構成のＮチャネルＭ
ＯＳトランジスタ６と、インバータ回路９とＮチャネル
ＭＯＳトランジスタ６のゲートとの間に挿入されたＣＭ
ＯＳ型トランスファゲート７と、インバータ回路９の出
力とＮチャネルＭＯＳトランジスタ６のドレインとの間
に直列に接続されたＮチャネルＭＯＳトランジスタ１
０、１１と、ＰチャネルＭＯＳトランジスタ８−１とＮ
チャネルＭＯＳトランジスタ８−２、８−３からなり、
ＰチャネルＭＯＳトランジスタ８−１とＮチャネルＭＯ
Ｓトランジスタ８−２はＣＭＯＳインバータを構成し、
入力信号をゲート入力とし出力をＮチャネルＭＯＳトラ
ンジスタ１１のゲートに接続し、ＮチャネルＭＯＳトラ
ンジスタ８−３のゲートには制御回路１２の出力を入力
とするディレイ回路８と、から構成されている。ＣＭＯ
Ｓ型トランスファゲート７のＰチャネルＭＯＳトランジ
スタのゲートは接地され、ＮチャネルＭＯＳトランジス
タのゲートは制御回路１２の出力に接続され、入力信号
のスルーレートを定める（「スルーレート回路」とい
う）。
図である。図１を参照して、入力信号を入力とするイン
バータ回路９と、ソースが接地されドレインが信号出力
端子に接続されたオープンドレイン構成のＮチャネルＭ
ＯＳトランジスタ６と、インバータ回路９とＮチャネル
ＭＯＳトランジスタ６のゲートとの間に挿入されたＣＭ
ＯＳ型トランスファゲート７と、インバータ回路９の出
力とＮチャネルＭＯＳトランジスタ６のドレインとの間
に直列に接続されたＮチャネルＭＯＳトランジスタ１
０、１１と、ＰチャネルＭＯＳトランジスタ８−１とＮ
チャネルＭＯＳトランジスタ８−２、８−３からなり、
ＰチャネルＭＯＳトランジスタ８−１とＮチャネルＭＯ
Ｓトランジスタ８−２はＣＭＯＳインバータを構成し、
入力信号をゲート入力とし出力をＮチャネルＭＯＳトラ
ンジスタ１１のゲートに接続し、ＮチャネルＭＯＳトラ
ンジスタ８−３のゲートには制御回路１２の出力を入力
とするディレイ回路８と、から構成されている。ＣＭＯ
Ｓ型トランスファゲート７のＰチャネルＭＯＳトランジ
スタのゲートは接地され、ＮチャネルＭＯＳトランジス
タのゲートは制御回路１２の出力に接続され、入力信号
のスルーレートを定める（「スルーレート回路」とい
う）。
【００１９】制御回路１２は、ディレイ回路８のディレ
イ値と、スルーレート回路７のスルーレート値を制御す
る。
イ値と、スルーレート回路７のスルーレート値を制御す
る。
【００２０】例えば、ディレイ値とスルーレート値を大
きくとりたい場合、言い換えるとスピードを遅くしたい
場合や１対多数の伝送路でデータ転送する場合は、コン
トロール電圧を低く設定する。
きくとりたい場合、言い換えるとスピードを遅くしたい
場合や１対多数の伝送路でデータ転送する場合は、コン
トロール電圧を低く設定する。
【００２１】また、ディレイ値とスルーレート値を小さ
くとりたい場合、言い換えるとスピードを速くしたい場
合や１対１の伝送路で高速にデータ転送する場合は、コ
ントロール電圧を高く設定すればよい。
くとりたい場合、言い換えるとスピードを速くしたい場
合や１対１の伝送路で高速にデータ転送する場合は、コ
ントロール電圧を高く設定すればよい。
【００２２】次に、本発明の実施の形態を更に詳細に説
明すべく、本発明の実施例の回路構成と動作について説
明する。図２に、本発明の実施例に係るコントロール回
路１２の構成例を示す。
明すべく、本発明の実施例の回路構成と動作について説
明する。図２に、本発明の実施例に係るコントロール回
路１２の構成例を示す。
【００２３】このコントロール回路は、チップ内部のＮ
チャネルＭＯＳトランジスタ１４と外付けの抵抗１３と
から構成されており、一種の検出回路になっている。
チャネルＭＯＳトランジスタ１４と外付けの抵抗１３と
から構成されており、一種の検出回路になっている。
【００２４】次に、環境条件やプロセス条件が変動した
場合の動作について説明をする。もし、環境条件やプロ
セス条件がトランジスタの動作速度が速くなる方向に変
動した場合、図４のＮチャネルＭＯＳトランジスタ１４
のオン抵抗（ｒ）が小さくなる。Ｅ点の電位は、外付け
抵抗１３（抵抗値Ｒ）とＮチャネルＭＯＳトランジスタ
１４のオン抵抗（抵抗値ｒ）の比で決まるため、この場
合、Ｅ点の電位は低くなる方向に変化する。
場合の動作について説明をする。もし、環境条件やプロ
セス条件がトランジスタの動作速度が速くなる方向に変
動した場合、図４のＮチャネルＭＯＳトランジスタ１４
のオン抵抗（ｒ）が小さくなる。Ｅ点の電位は、外付け
抵抗１３（抵抗値Ｒ）とＮチャネルＭＯＳトランジスタ
１４のオン抵抗（抵抗値ｒ）の比で決まるため、この場
合、Ｅ点の電位は低くなる方向に変化する。
【００２５】このＥ点の電位は、図１に示したディレイ
回路やスルーレート回路のコントロール信号として供給
されるため、環境条件やプロセス条件が、トランジスタ
の動作速度が速くなる方向に変化した場合には、この出
力バッファ自身で速度を遅くするように動作する。
回路やスルーレート回路のコントロール信号として供給
されるため、環境条件やプロセス条件が、トランジスタ
の動作速度が速くなる方向に変化した場合には、この出
力バッファ自身で速度を遅くするように動作する。
【００２６】逆に、トランジスタの動作速度が遅くなる
方向に条件が変動した場合、ＮチャネルＭＯＳトランジ
スタ１４のオン抵抗は大きくなり、Ｅ点での電位は高く
なる方向に変化する。このため、環境条件やプロセス条
件が、トランジスタの動作速度が遅くなる方向に変化し
た場合は、この出力バッファ自身で速度を速くするよう
に動作する。
方向に条件が変動した場合、ＮチャネルＭＯＳトランジ
スタ１４のオン抵抗は大きくなり、Ｅ点での電位は高く
なる方向に変化する。このため、環境条件やプロセス条
件が、トランジスタの動作速度が遅くなる方向に変化し
た場合は、この出力バッファ自身で速度を速くするよう
に動作する。
【００２７】本発明の実施例の回路について、回路シミ
ュレータＳＰＩＣＥにてシミュレーションを行って検証
した。
ュレータＳＰＩＣＥにてシミュレーションを行って検証
した。
【００２８】図４に、今回使用した伝送路のモデルを示
す。同図に示すように、１０スロットの場合を想定し
た。信号波形はＦ点より入力し、Ｇ〜Ｏのポイントで観
測した。図５から図８は測定結果で、図５及び図６は従
来の出力バッファの結果を示し、図７及び図８は本発明
の実施例の出力バッファの結果を示す。条件はそれぞれ
ティピカル（ｔｙｐｉｃａｌ）とベスト（ｂｅｓｔ）の
場合で実行し比較した。
す。同図に示すように、１０スロットの場合を想定し
た。信号波形はＦ点より入力し、Ｇ〜Ｏのポイントで観
測した。図５から図８は測定結果で、図５及び図６は従
来の出力バッファの結果を示し、図７及び図８は本発明
の実施例の出力バッファの結果を示す。条件はそれぞれ
ティピカル（ｔｙｐｉｃａｌ）とベスト（ｂｅｓｔ）の
場合で実行し比較した。
【００２９】ここで、ｔｙｐｉｃａｌ条件とは、電源電
圧３．３Ｖ、温度２７度、プロセス典型（ｔｙｐｉｃａ
ｌ）で、ｂｅｓｔ条件とは、電源電圧３．６Ｖ、温度−
４０度、プロセス最良（ｂｅｓｔ）の場合である。
圧３．３Ｖ、温度２７度、プロセス典型（ｔｙｐｉｃａ
ｌ）で、ｂｅｓｔ条件とは、電源電圧３．６Ｖ、温度−
４０度、プロセス最良（ｂｅｓｔ）の場合である。
【００３０】図６に示す通り、従来の出力バッファは、
ｂｅｓｔ条件になるとオーバーシュートは大きく現れ
る。
ｂｅｓｔ条件になるとオーバーシュートは大きく現れ
る。
【００３１】しかし、本発明の実施例の出力バッファ
は、図８からも明らかなように、ｂｅｓｔ条件でもオー
バーシュートは小さく、条件によらず一定の波形を転送
できる。すなわち、ｔｙｐｉｃａｌ（図７）及びｂｅｓ
ｔ条件（図８）下での出力波形の差異は従来の出力バッ
ファよりも少ない。
は、図８からも明らかなように、ｂｅｓｔ条件でもオー
バーシュートは小さく、条件によらず一定の波形を転送
できる。すなわち、ｔｙｐｉｃａｌ（図７）及びｂｅｓ
ｔ条件（図８）下での出力波形の差異は従来の出力バッ
ファよりも少ない。
【００３２】図３に、本発明の第２の実施例のコントロ
ール回路の構成例を示す。この回路は、電圧を抵抗で分
圧した電位をコントロール信号Ｅとするもので、外から
ディレイ回路やスルーレート回路のコントロール信号電
位を設定する仕組みになっており、一種のバイアス回路
になっている。
ール回路の構成例を示す。この回路は、電圧を抵抗で分
圧した電位をコントロール信号Ｅとするもので、外から
ディレイ回路やスルーレート回路のコントロール信号電
位を設定する仕組みになっており、一種のバイアス回路
になっている。
【００３３】この回路は、図３に示すように、Ｅ点の電
位を直接入力する方法や、図２のコントロール回路の外
付け抵抗Ｒの値を変化させる方法もある。
位を直接入力する方法や、図２のコントロール回路の外
付け抵抗Ｒの値を変化させる方法もある。
【００３４】次に、本実施例の動作を説明する。１対多
数の伝送路にデータ転送したい場合、伝送路の分岐の部
分で、マッチングがとれないため、ディレイ値とスルー
レート値を多めにとり、オーバーシュート又はグラウン
ドバウンズを抑制しなければならない。この場合コント
ロール信号の電位を低く設定し、ディレイ値をスルーレ
ート値を大きくとるように設定する。
数の伝送路にデータ転送したい場合、伝送路の分岐の部
分で、マッチングがとれないため、ディレイ値とスルー
レート値を多めにとり、オーバーシュート又はグラウン
ドバウンズを抑制しなければならない。この場合コント
ロール信号の電位を低く設定し、ディレイ値をスルーレ
ート値を大きくとるように設定する。
【００３５】逆に、１対１の伝送路に高速にデータ転送
したい場合、１対多数の場合のようにディレイ値とスル
ーレート値をそれほど大きくとる必要はなく、コントロ
ール信号の電位を高く設定すれば、ディレイ値とスルー
レートとは小さくなり、高速にデータ転送できる。
したい場合、１対多数の場合のようにディレイ値とスル
ーレート値をそれほど大きくとる必要はなく、コントロ
ール信号の電位を高く設定すれば、ディレイ値とスルー
レートとは小さくなり、高速にデータ転送できる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
ＣＭＯＳ回路で伝送路にインターフェースするために、
環境条件やプロセス条件が変動しても、ディレイ時間と
スルーレートを可変に制御することにより、一定のデー
タ転送を行い、しかもそれぞれユーザ個々に異なる伝送
路に対しても対応できるという効果を有する。
ＣＭＯＳ回路で伝送路にインターフェースするために、
環境条件やプロセス条件が変動しても、ディレイ時間と
スルーレートを可変に制御することにより、一定のデー
タ転送を行い、しかもそれぞれユーザ個々に異なる伝送
路に対しても対応できるという効果を有する。
【図１】本発明の実施の形態の出力バッファの構成を示
す図である。
す図である。
【図２】本発明の一実施例のコントロール回路の構成を
示す図である。
示す図である。
【図３】本発明の第２の実施例のコントロール回路の構
成を示す図である。
成を示す図である。
【図４】ＳＰＩＣＥ実行伝送路モデルを示す図である。
【図５】従来技術の出力バッファのｔｙｐｉｃａｌ条件
におけるＳＰＩＣＥシミュレーション実行結果を示す図
である。
におけるＳＰＩＣＥシミュレーション実行結果を示す図
である。
【図６】従来技術の出力バッファのｂｅｓｔ条件におけ
るＳＰＩＣＥシミュレーション実行結果を示す図であ
る。
るＳＰＩＣＥシミュレーション実行結果を示す図であ
る。
【図７】本発明の実施例の出力バッファのｔｙｐｉｃａ
ｌ条件におけるＳＰＩＣＥシミュレーション実行結果を
示す図である。
ｌ条件におけるＳＰＩＣＥシミュレーション実行結果を
示す図である。
【図８】本発明の実施例の出力バッファのｂｅｓｔ条件
におけるＳＰＩＣＥシミュレーション実行結果を示す図
である。
におけるＳＰＩＣＥシミュレーション実行結果を示す図
である。
【図９】伝送路の概略構成を示す図である。
【図１０】従来の出力バッファの概略図である。
１ 終端電圧 ２ 終端抵抗 ３ 伝送路 ４ 出力バッファ ５ 入力バッファ ６ ＮチャネルＭＯＳトランジスタ ７ スルーレート回路 ８ ディレイインバータ回路 ９ ディレイ回路 １０、１１ ＮチャネルＭＯＳトランジスタ １２ コントロール回路 １３ 外付け抵抗 １４ ＮチャネルＭＯＳトランジスタ １５ バイアス回路
Claims (4)
- 【請求項１】ソースが接地されドレインが出力端子に接
続されてなるオープンドレイン構成の出力トランジスタ
のゲートと、入力信号を入力し反転出力するインバータ
回路の出力との間に、前記入力信号のスルーレートを、
制御回路からの出力電圧に応じて可変させるスルーレー
ト可変回路を備え、前記入力信号を入力し前記制御回路からの前記出力電圧
に応じて遅延時間を可変して前記入力信号を遅延出力す
る ディレイ回路と、 前記オープンドレイン構成の出力トランジスタのドレイ
ンと、前記スルーレート可変回路の入力端との間に、直
列形態に接続され、ゲートに、前記入力信号、及び、前
記入力信号を前記ディレイ回路を介して遅延させた信号
を、それぞれ入力とする少なくとも２つのトランジスタ
と、 を備えたことを特徴とする出力バッファ。 - 【請求項２】前記ディレイ回路が、電源と接地間に直列
形態に接続された第１のＰチャネルＭＯＳトランジス
タ、及び第１、第２のＮチャネルＭＯＳトランジスタを
備え、前記第１のＰチャネルＭＯＳトランジスタ及び前
記第１のＮチャネルＭＯＳトランジスタのゲートには前
記入力信号が共通に入力され、前記第１のＮチャネルＭ
ＯＳトランジスタと接地間に接続された第２のＮチャネ
ルＭＯＳトランジスタのゲートには、前記制御回路から
の前記出力電圧が入力され、前記第１のＰチャネルＭＯ
Ｓトランジスタと前記第１のＮチャネルＭＯＳトランジ
スタとの接続点から出力を取り出す、構成とされてい
る、ことを特徴とする請求項１記載の出力バッファ。 - 【請求項３】前記スルーレート可変回路が、Ｐチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタか
らなるＣＭＯＳ型トランスファゲートよりなり、該ＣＭ
ＯＳ型トランスファゲートを構成する該ＰチャネルＭＯ
Ｓトランジスタのゲートは接地され、該ＮチャネルＭＯ
Ｓトランジスタのゲートには前記制御回路からの前記出
力電圧が入力される、ことを特徴とする請求項１又は２
記載の出力バッファ。 - 【請求項４】ソースが接地されドレインが信号出力端子
に接続され出力回路を構成するオープンドレイン型の第
１のＮチャネルＭＯＳトランジスタと、入力信号を入力し反転出力するインバータ回路の出力と
前記第１のＮチャネルＭＯＳトランジスタのゲートとの
間に挿入されたＣＭＯＳ型トランスファゲートと 、前記インバータ回路の出力と前記ＣＭＯＳ型トランスフ
ァゲートとの共通接続点と、前記第１のＮチャネルＭＯ
Ｓトランジスタのドレインとの間に直列に接続された第
２、第３のＮチャネルＭＯＳトランジスタと 、電源と接地間に直列に接続された第１のＰチャネルＭＯ
Ｓトランジスタと、第４、第５のＮチャネルＭＯＳトラ
ンジスタと、を備え、前記第１のＰチャネルＭＯＳトラ
ンジスタと前記第４のＮチャネルＭＯＳトランジスタが
ＣＭＯＳインバータを構成して前記入力信号をゲート入
力とし出力を前記第２のＮチャネルＭＯＳトランジスタ
のゲートに接続し、前記第５のＮチャネルＭＯＳトラン
ジスタのゲートには制御回路の出力電圧を入力としてな
るディレイ回路と 、を備え 、前記ＣＭＯＳ型トランスファゲートをなす第２のＰチャ
ネルＭＯＳトランジスタのゲートは接地され、前記ＣＭ
ＯＳ型トランスファゲートをなす第６のＮチャネルＭＯ
Ｓトランジスタのゲートには前記制御回路の出力電圧が
入力され、入力信号のスルーレートを定めるスルーレー
ト回路を構成し 、前記制御回路から供給される電圧により、前記ディレイ
回路のディレイ値と、前記スルーレート回路におけるス
ルーレート値を制御する 、ことを特徴とする出力バッフ
ァ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8142248A JP2894278B2 (ja) | 1996-05-13 | 1996-05-13 | データ転送補償出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8142248A JP2894278B2 (ja) | 1996-05-13 | 1996-05-13 | データ転送補償出力バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307419A JPH09307419A (ja) | 1997-11-28 |
| JP2894278B2 true JP2894278B2 (ja) | 1999-05-24 |
Family
ID=15310896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8142248A Expired - Lifetime JP2894278B2 (ja) | 1996-05-13 | 1996-05-13 | データ転送補償出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894278B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4002378B2 (ja) | 1999-12-27 | 2007-10-31 | エルピーダメモリ株式会社 | 電子回路 |
-
1996
- 1996-05-13 JP JP8142248A patent/JP2894278B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09307419A (ja) | 1997-11-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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