JP3924508B2 - データ伝送回路及び半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、データ伝送回路、半導体集積回路、及びデータ伝送方法に関し、特にデータが複数の伝送モードで入力されて出力するデータ伝送回路、半導体集積回路、及びデータ伝送方法に関する。
【０００２】
【従来の技術】
従来、コンピュータ本体と周辺機器とを接続する際、シリアルインタフェース（Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ）やパラレルインタフェース（Ｐａｒａｌｌｅｌ Ｉｎｔｅｒｆａｃｅ）などの周辺機器用のインタフェースを用いて接続される。また、複数の各種の周辺機器を１つにつなぐインタフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）やＩＥＥＥ１３９４などのシリアルインタフェースが登場し、インタフェースを統一化し、共通化する方向がある。
【０００３】
近年の情報化社会において、大容量のデータを高速に通信する必要性から、従来のＵＳＢ１．０規格（ＵＳＢ−ＩＦ：ＵＳＢ Ｉｍｐｌｅｍｅｎｔｓ Ｆｏｒｕｍによる規格）などのＵＳＢ１．ｘ規格に比べてデータ転送レートの大きなＵＳＢ２．０規格が開発されている。従来のＵＳＢ１．ｘ規格では接続モードに最大データ転送レートが１２Ｍｂｐｓのフルスピード（Ｆｕｌｌ Ｓｐｅｅｄ）モードと１．５Ｍｂｐｓのロースピード（Ｌｏｗ Ｓｐｅｅｄ）モードとがあるが、ＵＳＢ２．０規格においては、これらのモードを維持したまま、新たに最大データ転送レートが４８０Ｍｂｐｓのハイスピード（Ｈｉｇｈ Ｓｐｅｅｄ）モードが加わり、より大容量のデータを高速に通信することを可能とする。
【０００４】
このようなＵＳＢ２．０規格のような最大データ転送レートが４８０Ｍｂｐｓの高速なデータ伝送を行う際、線路反射による伝送波形の劣化が生じる。そのため、出力バッファにより出力インピーダンスを伝送線路のインピーダンスと同じになるように高精度に制御する必要性が生じている。
【０００５】
このような出力インピーダンス制御に関する技術として、例えば、「A 660 MB/s Interface Megacell Portable Circuit in 0.3μm-0.7μm CMOS ASIC」, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.31, NO.12, DECEMBER 1996には、トランジスタサイズを切り替えることで出力バッファの駆動能力を制御する技術が開示されている。この技術では、出力バッファの駆動能力を制御することにより、製造ばらつきや電源電圧、温度の変動に対して出力インピーダンスを調整して出力インピーダンスの最適化を行う。
【０００６】
さらに、高速なデータ伝送を行う出力バッファは、波形の立ち上がり、立ち下がりでの急激な電圧変化により他の装置等にノイズ源が発生しないように波形をなまらせてスルーレート制御する。
【０００７】
このような出力バッファによりスルーレート制御を行う技術として、例えば、「DESIGN GUIDE FOR A LOW SPEED BUFFER FOR THE UNIVERSAL SERIAL BUS」, Revision1.1 December, 1996 Intel Corporationに開示されているように、出力バッファの出力端子と最終段のトランジスタを駆動する信号線の間にフィードバック容量を配置する技術が提案されている。この技術によれば、出力信号の急激な変化を妨げるように制御し、フィードバック容量により波形の立ち上がりと立ち下がりを最適化してデータ伝送が行われる。
【０００８】
これらの従来技術の手法をＣＭＯＳプッシュプル型定電圧ドライバタイプの出力バッファに適用された場合について、図３及び図４を参照して説明する。また、図３に示すバッファ回路は、ＵＳＢ１．０規格でデータを転送するバッファ回路を示す。
【０００９】
図３に示すように、従来技術における入力バッファは、Ｈｉレベルを出力するメインバッファ１０１（以下、Ｈメインバッファ１０１と略す）、Ｌｏｗレベルを出力するメインバッファ１０２（以下、Ｌメインバッファ１０２と略す）、駆動トランジスタを選択するインピーダンス制御端子１０３ａ、１０３ｂ、〜、１０３ｃ、１０３ｄ、Ｌｏｗレベル側伝達回路１０４（以下、Ｌ伝達回路１０４と略す）、Ｈｉレベル側伝達回路１０５（以下、Ｈ伝達回路１０５と略す）とを備える。さらに、入力バッファは、メインバッファを駆動するプリバッファ１０６、出力ＰＡＤ１０７とプリバッファ１０６との間に接続されるフィードバック容量１０８、データ入力端子１０９を備えている。
【００１０】
Ｌメインバッファ１０２は、出力ＰＡＤ１０７と接地線１１０との間に、複数のＮｃｈトランジスタ１１１ａ、１１１ｂ、〜、１１１ｃ、１１１ｄを接続した構成となっている。
【００１１】
Ｎｃｈトランジスタ１１１ａ、１１１ｂ、〜、１１１ｃ、１１１ｄのそれぞれのサイズは、インピーダンス制御端子１０３ａ、１０３ｂ、〜、１０３ｃ、１０３ｄと組み合わされ、制御範囲や制御幅等を考慮して最適な出力インピーダンスが実現できるように構成される。一例として、各Ｎｃｈトランジスタ１１１ａ、１１１ｂ、〜、１１１ｃ、１１１ｄのインピーダンス値がそれぞれ異なるように重み付けをして最適な出力インピーダンスが実現できるように構成される。
【００１２】
Ｌ伝達回路１０４は、インピーダンス制御信号毎に構成されるとともに、Ｌメインバッファ１０２のＮｃｈトランジスタ毎に構成される。例えば、インピーダンス制御端子１０３ａにインピーダンス制御信号が入力される場合、Ｌ伝達回路１０４は、Ｌメインバッファ１０２のＮｃｈトランジスタ１１１ａのゲート電極を接地する接地線１１０にクランプできるように構成される。
【００１３】
Ｌ伝達回路１０４のトランスミッションゲート１１２ａは、インピーダンス制御端子１０３ａに入力されるインピーダンス制御信号により制御される。そして、このトランスミッションゲート１１２ａを介して、プリバッファ１０６がＬメインバッファ１０２のＮｃｈトランジスタ１１１ａに接続される。
【００１４】
また、クランプＮｃｈトランジスタ１１４ａは、インピーダンス制御端子１０３ａからのインピーダンス制御信号をインバータ１１３ａで反転した制御信号により制御される。このＮｃｈトランジスタ１１４ａで、Ｌメインバッファ１０２のＮｃｈトランジスタ１１１ａのゲート電極が接地線１１０にクランプされている。
【００１５】
Ｈメインバッファ１０１は、Ｌメインバッファと同様に構成され、出力ＰＡＤ１０７と電源線１１５との間に、Ｌメインバッファ１０２のＮｃｈトランジスタ１１１ａ、１１１ｂ、〜、１１１ｃ、１１１ｄを相補的に置き換えた複数のＰｃｈトランジスタ(図示せず)を接続した構造となっている。
【００１６】
Ｈ伝達回路１０５は、Ｌ伝達回路１０４と同様に構成され、インピーダンス制御信号毎に構成されるとともに、Ｈメインバッファ１０１のＰｃｈトランジスタ毎に構成される。そして、各インピーダンス制御端子にインピーダンス制御信号が入力される場合、Ｈ伝達回路１０５は、Ｈメインバッファ１０１のＰｃｈトランジスタのゲート電極を電源線１１５にクランプできるように構成される。
【００１７】
また、プリバッファ１０６はインバータにより構成され、フィードバック容量１０８は容量素子により構成される。プリバッファ１０６は、データ入力端子１０９から入力されたデータ信号を反転させ、Ｌ伝達回路１０４やＨ伝達回路１０５のトランスミッションゲートに入力する。フィードバック容量１０８は、プリバッファ１０６と出力ＰＡＤ１０７との間に配置されて出力ＰＡＤ１０７からの出力信号の急激な変化を抑制する。
【００１８】
このように構成される従来技術における入力バッファの動作について図３及び図４を参照して説明する。データ伝送を行う場合、データの出力インピーダンスの値が所望の値となるように最適化された制御コードが、インピーダンス制御信号として、インピーダンス制御端子１０３ａ、１０３ｂ、〜、１０３ｃ、１０３ｄに入力される。この制御コードは、Ｈｉ論理又はＬｏｗ論理で与えることができ、電圧のデジタルな高低としてインピーダンス制御端子に入力される。
【００１９】
インピーダンス制御端子１０３ａに入力されるインピーダンス制御信号がＨｉ論理を有する場合、Ｌ伝達回路１０４は、トランスミッションゲート１１２ａを開く。これにより、プリバッファ１０６の出力電圧によって、プリバッファ１０６でデータを反転させた信号がＬメインバッファ１０２のＮｃｈトランジスタ１１１ａに送られ、当該駆動するトランジスタ１１１ａが選択される。
【００２０】
これに対して、インピーダンス制御端子１０３ａに入力されるインピーダンス制御信号がＬｏｗ論理を有する場合、Ｌ伝達回路１０４は、トランスミッションゲート１１２ａを閉じる。これにより、プリバッファ１０６の出力電圧が遮断される。それとともに、Ｌ伝達回路１０４のクランプＮｃｈトランジスタ１１４ａがオン状態となり、Ｌメインバッファ１０２のＮｃｈトランジスタ１１１ａのゲート電極が接地線１１０の接地電位に固定される。そして、Ｌメインバッファ１０２のＮｃｈトランジスタ１１１ａをオフ状態とすることにより、Ｌメインバッファ１０２のＮｃｈトランジスタ１１１ａが駆動トランジスタとして選択されないようになる。
【００２１】
Ｈ伝達回路１０５は、Ｌ伝達回路１０４と同様に動作を行う。インピーダンス制御端子１０３ａに入力されるインピーダンス制御信号がＬｏｗ論理を有する場合、Ｈ伝達回路１０５は、Ｈメインバッファ１０１のＰｃｈトランジスタを駆動トランジスタとして選択する。これに対して、インピーダンス制御端子１０３ａに入力されるインピーダンス制御信号がＨｉ論理を有する場合、Ｈ伝達回路１０５は、Ｈメインバッファ１０１のＰｃｈトランジスタを駆動トランジスタとして選択しない。
【００２２】
このように、データ入力端子１０９がＬｏｗレベルの時には、インバータ１０６がＨｉレベルを出力し、出力ＰＡＤ１０７に接地レベルを出力する。他方、データ入力端子１０９がＨｉレベルの時には、インバータ１０６がＬｏｗレベルを出力し、出力ＰＡＤ１０７に電源電圧レベルを出力する。データ入力端子１０９のレベルに応じて出力ＰＡＤ１０７のレベルを制御し、製造ばらつきや電源電圧、温度の変動に対して出力インピーダンスを調整して出力インピーダンスの最適化を行う。
【００２３】
さらに、出力ＰＡＤ１０７からデータが出力される際、出力ＰＡＤ１０７とプリバッファ１０６との間に配置されたフィードバック容量１０８により出力波形のスルーレートが制御されて出力波形の立ち上がり・立下りが最適化される。
【００２４】
しかしながら、当該入力バッファにおいては、出力インピーダンスは、Ｈメインバッファ１０１又はＬメインバッファ１０２の各トランジスタ(Ｐｃｈトランジスタ、Ｎｃｈトランジスタ)を選択し、トランジスタのサイズを変更することにより制御が行われる。そのため、駆動トランジスタを切り替えて選択することにより、駆動トランジスタのサイズが変化し、トランジスタのゲート電極容量が変化する。
【００２５】
さらに、当該比較例においては、出力波形のスルーレートは、プリバッファ１０６の負荷容量により制御され、予め最適化したフィードバック容量１０８とＨメインバッファ１０１やＬメインバッファ１０２で選択されたトランジスタのゲート電極容量とを足し合わせた容量により制御される。
【００２６】
このようなことから、出力波形のスルーレートの最適化がフィードバック容量１０８により行われるにもかかわらず、出力インピーダンスを制御するためにプリバッファ１０６の付加容量が変化すると、出力インピーダンスの制御を行うことができたとして出力波形のスルーレートを最適化することができなくなる。
【００２７】
また逆に、出力波形のスルーレートの最適化を行う際には、出力インピーダンスを制御することができず、出力インピーダンスとスルーレートとの両者を制御することができない。
【００２８】
図４に示すように、各インピーダンス制御端子に入力される制御コードに同期して出力ＰＡＤ１０７が出力される。各インピーダンス制御端子にＣＯＤＥ−Ａを入力すると、データ入力端子１０９には制御コードに同期してデータが入力される。これにより、上述の動作に基づいて出力ＰＡＤ１０７にデータが出力される。また同様に、各インピーダンス制御端子にＣＯＤＥ−Ｂを入力すると、データ入力端子１０９には制御コードに同期してデータが入力される。これにより、上述の動作に基づいて出力ＰＡＤ１０７にデータが出力される。
【００２９】
ところが、トランジスタが使用温度の時間的な変動の影響を受けると、トランジスタの物理的特性変化により、トランジスタに駆動電流が流れすぎる。これにより、出力ＰＡＤ１０７に出力されるデータの出力インピーダンスが低下する。この場合、例えば、図４に示すように、出力インピーダンスを制御するインピーダンス制御コードをＣＯＤＥ−ＡからＣＯＤＥ−Ｂに途中で変更して出力インピーダンスの低下を補正することができる。このとき、Ｈメインバッファ１０１やＬメインバッファ１０２の駆動するトランジスタの本数を減らし、出力インピーダンスの低下が補正される。しかし、トランジスタの本数を減らすと、プリバッファ１０６の出力につながる負荷容量が小さくなる。そのため、図６に示すように、フィードバック容量１０８が充分ではなくなり、インピーダンス制御コードを変更した後の出力ＰＡＤ１０７の出力波形が急峻になる。
【００３０】
さらに、半導体の製造ばらつきに対して出力インピーダンス制御を行う場合、製造ばらつきに対するトランジスタの特性変動と容量素子の特性変動は、必ずしも一致しているわけではない。そのため、製造ばらつきに対して出力インピーダンスが一定となるように制御コードを調整すると、制御コード毎にプリバッファ出力につながる負荷容量が異なってしまう。これにより、制御コード毎に、出力波形のスルーレートが変動してしまうという問題があった。
【００３１】
他方、出力インピーダンス制御と同様に、複数の単位容量をアレイ化してフィードバック容量１０８を切り替えることにより、出力スルーレート制御できるようにすると、フィードバック容量１０８と駆動トランジスタのゲート電極容量とで、バイアス電圧依存による容量の見え方が等価ではないので、制御が非常に困難になる。
【００３２】
また、仮にフィードバック容量１０８もアレイ化して制御できたとしても、半導体集積回路内で構成する容量素子は、トランジスタサイズや、配線寸法に比較して大きな面積が必要になる。その上、インピーダンス制御回路とは別にフィードバック容量制御のための回路が独自に必要になる。そのため、回路構成が複雑になり、すなわちレイアウト面積が増大し、さらには半導体集積回路装置のトータルコストが増加するという問題がある。
【００３３】
特に、このような種々の問題は、高速なデータ伝送行うＵＳＢ２．０規格では、出力インピーダンスとスルーレートの両者の制御が困難となる。そのため、データの伝送経路での減衰等が発生し、良好な状態でデータを伝送することができない。
【００３４】
【発明が解決しようとする課題】
このように、従来のデータ伝送回路、半導体集積回路、データ伝送方法では、出力インピーダンスと出力波形のスルーレートとを同時に制御することができないため、データを良好な状態で伝送することが困難であるという問題点があった。
【００３５】
本発明は、このような問題点を解決するためになされたもので、良好な状態でデータを伝送することができるデータ伝送回路、半導体集積回路、及びデータ伝送方法を提供することを目的とする。
【００３６】
【課題を解決するための手段】
本発明にかかるデータ伝送回路は、少なくとも高速度データと低速度データが入力され、入力されたデータのインピーダンスを制御するデータ伝送回路であって、入力されたデータを安定化させ、出力する定電流ドライバと、インピーダンスを制御する制御信号に応じて複数のスイッチング素子を切り換えることによりインピーダンスを制御するメインバッファと、前記メインバッファと同様の複数のスイッチング素子を備えたダミーバッファと、前記メインバッファのスイッチング素子の切り換えに応じて前記ダミーバッファのスイッチング素子を相補的に切り換えるとともに、前記制御信号のメインバッファへの入力を選択信号に応じて制御する選択手段（例えば、本発明の実施の形態における選択回路２８、３０）と、高速度データが入力された場合には、前記定電流ドライバに当該高速度データを出力するとともに、前記制御信号を前記メインバッファへ入力させるための選択信号を前記選択手段に出力し、低速度データが入力された場合には、当該低速度データに応じて前記制御信号を前記メインバッファへ入力させるための選択信号を前記選択手段に出力する伝送切替回路とを備えたものである。このような構成により、データの伝送モードに応じて良好な状態でデータを伝送することができる。
【００３７】
さらに、本発明にかかるデータ伝送回路では、前記入力されたデータのスルーレートを調整するフィードバック容量を有するものである。これにより、データのスルーレートを精度良く制御して良好な状態でデータを伝送することができる。
【００３８】
さらにまた、本発明にかかるデータ伝送回路では、前記入力されたデータを一時記憶するプリバッファを有するものである。これにより、データのインピーダンスを容易に制御することができる。
【００３９】
そして、本発明にかかるデータ伝送回路では、前記入力されるデータ及び前記出力データは、論理的に二つの状態を有し、該論理的に二つの状態に対応して、メインバッファ、ダミーバッファ、及び選択手段を二組備え、高速度データが入力された場合には、前記伝送切替回路が、一方の前記メインバッファへ前記制御信号を入力させるための選択信号を前記選択手段に出力し低速度データが入力された場合には、前記伝送切替回路が、出力データの論理的に二つの状態に応じて、いずれか一方の前記メインバッファへ前記制御信号を入力させるための選択信号を前記選択手段に出力するものである。このような構成により、データの伝送モードに応じて良好な状態でデータを確実に伝送することができる。
【００４０】
また、本発明にかかるデータ伝送回路では、前記出力データは、ユニバーサル・シリアル・バスを介して出力され、当該ユニバーサル・シリアル・バスは、ＵＳＢ２．０規格またはこれ以上の上位規格である。これにより、高速データ伝送においても、良好な状態でデータを伝送することができる。
【００４１】
本発明にかかる半導体集積回路は、少なくとも高速度データと低速度データが入力され、入力されたデータのインピーダンスを制御する半導体集積回路であって、入力されたデータを安定化させ、出力する定電流ドライバと、インピーダンスを制御する制御信号に応じて複数のスイッチング素子を切り換えることによりインピーダンスを制御するメインバッファと、前記メインバッファと同様の複数のスイッチング素子を備えたダミーバッファと、前記メインバッファのスイッチング素子の切り換えに応じて前記ダミーバッファのスイッチング素子を相補的に切り換えるとともに、前記制御信号のメインバッファへの入力を選択信号に応じて制御する選択手段（例えば、本発明の実施の形態における選択回路２８、３０）と、高速度データが入力された場合には、前記定電流ドライバに当該高速度データを出力するとともに、前記制御信号を前記メインバッファへ入力させるための選択信号を前記選択手段に出力し、低速度データが入力された場合には、当該低速度データに応じて前記制御信号を前記メインバッファへ入力させるための選択信号を前記選択手段に出力する伝送切替回路とを備えたものである。このような構成により、データの伝送モードに応じて良好な状態でデータを伝送することができる。
【００４２】
本発明にかかるデータ伝送方法は、少なくとも高速度データと低速度データが入力され、入力されたデータのインピーダンスを制御するデータ伝送方法であって、インピーダンスを制御する制御信号に応じて複数のスイッチング素子を切り換えることによりインピーダンスを制御するメインバッファの前記スイッチング素子の切り換えに応じて、前記メインバッファと同様の複数のスイッチング素子を備えたダミーバッファのスイッチング素子を相補的に切り換えるステップと、前記制御信号のメインバッファへの入力を選択信号に応じて制御するステップと、高速度データが入力された場合には、入力されたデータを安定化させて出力する定電流ドライバに当該高速度データを出力するとともに、前記制御信号を前記メインバッファへ入力させるための選択信号を出力し、低速度データが入力された場合には、当該低速度データに応じて前記制御信号を前記メインバッファへ入力させるための選択信号を出力するステップとを備えたものである。このような方法により、データの伝送モードに応じて良好な状態でデータを伝送することができる。
【００４３】
さらに、本発明にかかるデータ伝送方法は、前記入力されたデータのスルーレートを調整するものである。これにより、データのスルーレートを精度良く制御して良好な状態でデータを伝送することができる。
【００４４】
そして、本発明にかかるデータ伝送方法は、前記入力されるデータ及び前記出力データは、論理的に二つの状態を有し、該論理的に二つの状態に対応して、二組のメインバッファ及びダミーバッファを選択するステップを有し、該選択ステップでは、高速度データが入力された場合には、一方の前記メインバッファへ前記制御信号を入力させるための選択信号を出力し低速度データが入力された場合には、出力データの論理的に二つの状態に応じて、いずれか一方の前記メインバッファへ前記制御信号を入力させるための選択信号を出力するものである。これにより、データの伝送モードに応じて良好な状態でデータを確実に伝送することができる。
【００４５】
【発明の実施の形態】
以下、本発明の実施の形態について図を参照しながら説明する。
【００４６】
まず、本発明の実施の形態におけるデータ伝送回路の構成について、図１を用いて説明する。図１は、本実施形態のデータ伝送回路の一構成例を示す模式図である。また、図１においては、ＣＭＯＳプッシュプル型定電圧ドライバタイプの出力バッファ回路に適用された場合を示す。なお、図１において、本発明にかかるデータ伝送回路の要部を示す。またなお、個々にＰｃｈ又はＮｃｈのトランジスタを用いて説明するが、これらのトランジスタを相互に入れ替えても良い。
【００４７】
図１に示すように、本実施形態のデータ伝送回路は、Ｈｉレベルを出力するメインバッファ回路１１（以下、Ｈメインバッファ１１と略す）、Ｈメインバッファ１１に対するダミーバッファ回路２９（以下、Ｈダミーバッファ２９と略す）、Ｌｏｗレベルを出力するメインバッファ回路１２（以下、Ｌメインバッファ１２と略す）、Ｌメインバッファ１２に対するダミーバッファ回路２７（以下、Ｌダミーバッファ２７と略す）を備える。
【００４８】
さらに、本実施形態のデータ伝送回路は、Ｈメインバッファ１１とＨダミーバッファ２９とを切り替えるＨｉレベル側選択回路３０（以下、Ｈ選択回路３０と略す）、Ｌメインバッファ１２とＬダミーバッファ２７とを切り替えるＬｏｗレベル側選択回路２８（以下、Ｌ選択回路２８と略す）を備え、各選択回路２８、３０には、駆動トランジスタを選択するインピーダンス制御端子が１３ａ、１３ｂ、〜、１３ｃ、１３ｄが設けられている。
【００４９】
また、本実施形態のデータ伝送回路は、メインバッファを駆動するプリバッファ１６、出力ＰＡＤ１７とプリバッファ１６との間に接続されるフィードバック容量１８を備えている。なお、本実施形態のデータ伝送回路においては、フィードバック容量１８を設けることなく、出力データのスルーレート制御をメインバッファ回路１１、１２及びダミーバッファ回路２７、２９を用いて行っても良い。
【００５０】
またさらに、本実施形態のデータ伝送回路は、定電流ドライバ３６、高速度データ伝送と低速度データ伝送とを切り替える伝送切替回路３９（以下、これをＨ／Ｌ伝送切替回路３９）、抵抗素子３８を備える。
【００５１】
Ｌメインバッファ１２は、出力ＰＡＤ１７と接地線２０との間に、複数のＮｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄを接続した構成となっている。
【００５２】
Ｎｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄのそれぞれのサイズは、インピーダンス制御端子１３ａ、１３ｂ、〜、１３ｃ、１３ｄと組み合わされ、制御範囲や制御幅等を考慮して最適な出力インピーダンスが実現できるように構成される。一例として、各Ｎｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄのサイズに重み付けをして最適な出力インピーダンスが実現できるように構成される。
【００５３】
Ｌダミーバッファ２７は、Ｌメインバッファ１２と同様に構成され、接地線２０と接地線２０との間に、複数のＮｃｈトランジスタ２６ａ、２６ｂ、〜、２６ｃ、２６ｄを接続した構成となっている。
【００５４】
このＮｃｈトランジスタ２６ａ、２６ｂ、〜、２６ｃ、２６ｄは、Ｎｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄのサイズと略同一のサイズのトランジスタとすることができる。
【００５５】
Ｌ選択回路２８は、Ｌメインバッファ１２に接続されるトランスミッションゲート２２及びクランプＮｃｈトランジスタ２４、Ｌダミーバッファ２７に接続されるダミー用トランスミッションゲート３１及びダミー用クランプＮｃｈトランジスタ３２、インバータ２３を有する。
【００５６】
Ｌ選択回路２８は、インピーダンス制御信号毎に構成されるとともに、Ｌメインバッファ１２のＮｃｈトランジスタ毎に構成される。例えば、インピーダンス制御端子１３ａにインピーダンス制御信号が入力される場合、Ｌ選択回路２８は、Ｌメインバッファ１２のＮｃｈトランジスタ２１ａのゲート電極を接地する接地線２０にクランプできるように構成される。
【００５７】
Ｌ選択回路２８のトランスミッションゲート２２は、インピーダンス制御端子１３ａに入力されるインピーダンス制御信号により制御される。そして、このトランスミッションゲート２２を介して、プリバッファ１６がＬメインバッファ１２のＮｃｈトランジスタ２１ａに接続される。また、クランプＮｃｈトランジスタ２４は、インピーダンス制御端子１３ａからのインピーダンス制御信号をインバータ２３で反転した制御信号により制御される。このＮｃｈトランジスタ２４で、Ｌメインバッファ１２のＮｃｈトランジスタ２１ａのゲート電極が接地線２０にクランプされている。
【００５８】
さらに、本実施形態のデータ伝送回路では、Ｌ選択回路２８は、インピーダンス制御信号毎に構成されるとともに、Ｌダミーバッファ２７のＮｃｈトランジスタ毎に構成される。例えば、インピーダンス制御端子１３ａにインピーダンス制御信号が入力される場合、Ｌ選択回路２８は、Ｌダミーバッファ２７のＮｃｈトランジスタ２６ａのゲート電極を接地する接地線２０にクランプできるように構成される。
【００５９】
Ｌ選択回路２８のダミー用トランスミッションゲート３１は、インピーダンス制御端子１３ａに入力されるインピーダンス制御信号により制御される。そして、このダミー用トランスミッションゲート３１を介して、プリバッファ１６がＬダミーバッファ２７のＮｃｈトランジスタ２６ａに接続される。また、ダミー用クランプＮｃｈトランジスタ３２は、インピーダンス制御端子１３ａからのインピーダンス制御信号をインバータ２３で反転した制御信号により制御される。このダミー用クランプＮｃｈトランジスタ３２で、Ｌダミーバッファ２７のＮｃｈトランジスタ２６ａのゲート電極が接地線２０にクランプされている。
【００６０】
Ｌ選択回路２８のトランスミッションゲート２２とダミー用トランスミッションゲート３１とは、インピーダンス制御信号により相互に接続／遮断が選択される。これにより、プリバッファ１６からの入力は、Ｌメインバッファ１２又はＬダミーバッファ２７に常に接続されている。そのため、プリバッファ１６からＬメインバッファ１２又はＬダミーバッファ２７のＮｃｈトランジスタのゲート電極容量を一定とすることができ、プリバッファ１６の負荷容量を一定とすることができる。
【００６１】
Ｈ選択回路３０は、Ｌ選択回路２８と同様に構成され、インピーダンス制御信号毎に構成されるとともに、Ｈメインバッファ１１のＰｃｈトランジスタ毎に構成される。そして、各インピーダンス制御端子にインピーダンス制御信号が入力される場合、Ｈ選択回路３０は、Ｈメインバッファ１１のＰｃｈトランジスタのゲート電極を電源線２５にクランプできるように構成される。
【００６２】
さらに、Ｈ選択回路３０は、Ｌ選択回路２８と同様に構成され、インピーダンス制御信号毎に構成されるとともに、Ｈダミーバッファ２９のＰｃｈトランジスタ毎に構成される。各インピーダンス制御端子にインピーダンス制御信号が入力される場合、Ｈ選択回路３０は、Ｈダミーバッファ２９のＰｃｈトランジスタのゲート電極を電源線２５にクランプできるように構成される。
【００６３】
Ｈ選択回路３０のトランスミッションゲートとダミー用トランスミッションゲートとは、Ｌ選択回路２８と同様に、インピーダンス制御信号により相互に接続／遮断が選択される。これにより、プリバッファ１６からの入力は、Ｈメインバッファ１１又はＨダミーバッファ２９に常に接続されている。そのため、プリバッファ１６からＨメインバッファ１１又はＨダミーバッファ２９のＰｃｈトランジスタのゲート電極容量を一定とすることができ、プリバッファ１６の負荷容量を一定とすることができる。
【００６４】
また、プリバッファ１６はインバータにより構成され、フィードバック容量１８は容量素子により構成される。プリバッファ１６は、入力されたデータ信号を反転させ、Ｌ選択回路２８やＨ選択回路３０のトランスミッションゲートに入力する。フィードバック容量１８は、プリバッファ１６と出力ＰＡＤ１７との間に配置されて出力ＰＡＤ１７からの出力信号の急激な変化を抑制する。
【００６５】
図１に示すように、定電流ドライバ３６は、定電流源３５、Ｐｃｈトランジスタ３４を有する。定電流源３５は、一方をＰｃｈトランジスタ３４と直列に接続され、他方を電源線２５と接続されている。Ｐｃｈトランジスタ３４のソース又はドレインは出力ＰＡＤ１７に接続され、ゲート電極はＨ／Ｌ伝送切替回路３９に接続されている。また、出力ノード３７には抵抗素子３８が接続され、Ｌメインバッファ１２とともにインピーダンス制御を行う。
【００６６】
Ｈ／Ｌ伝送切替回路３９には、伝送データの伝送速度を切り替える伝送速度切替端子４０4とデータが入力されるデータ入力端子４１が設けられている。さらに、Ｈ／Ｌ伝送切替回路３９は、高速度でデータを伝送する際にデータが入力される高速度データ入力端子３３、低速度でデータを伝送する際にデータが入力される低速度データ入力端子１９を備える。また、高速度データ入力端子３３はＰｃｈトランジスタ３４に接続され、低速度データ入力端子１９は、プリバッファ１６に接続されている。
【００６７】
次に、本実施形態のデータ伝送回路の動作について、図１及び図２を参照して説明する。図２は本実施形態のデータ伝送回路の動作に関するタイミングチャートを示す。本実施形態の動作を説明するに際して、データを高速度で伝送する場合（高速度伝送）、データを低速度で伝送する場合（低速度伝送）の順に説明する。
【００６８】
また、データ伝送を行う場合、データの出力インピーダンスの値が所望の値となるように最適化された制御コードが、インピーダンス制御信号として、インピーダンス制御端子１３ａ、１３ｂ、〜、１３ｃ、１３ｄに入力される。この制御コードは、Ｈｉ論理又はＬｏｗ論理で与えることができる。
【００６９】
データを高速度で伝送する場合、伝送速度切替端子４０から伝送速度を制御する伝送速度制御信号が入力され、高速度の伝送モードに設定される。これにより、データ入力端子４１からデータが入力されると、データは高速度データ入力端子３３から出力され、Ｐｃｈトランジスタ３４へと伝送される。
【００７０】
高速度伝送の場合、図１において伝送速度切替端子４０には、低速度データ入力端子１９がＬｏｗ論理に固定されるように伝送速度制御信号が入力される。これにより、低速度データ入力端子１９を常にＬｏｗ論理に固定することができる。低速度データ入力端子１９をＬｏｗ論理に固定すると、伝送速度制御信号が選択信号としてＬメインバッファ１２及びＬダミーバッファ２７に入力され、Ｌメインバッファ１２及びＬダミーバッファ２７がオン状態となる。そして、Ｌメインバッファ１２を終端抵抗として機能させ、Ｌメインバッファ１２においてインピーダンスが発生する。
【００７１】
低速度データ入力端子１９がＬｏｗ論理に固定されると、Ｌメインバッファ１２及びＬダミーバッファ２７がオン状態となると同時に、Ｈｉレベルを出力するＨメインバッファ１１及びＨダミーバッファ２９のＰｃｈトランジスタがオフ状態となる。これにより、出力ノード３７は電源線２５と遮断され、出力ノード３７に電源電圧が加わらないようになる。
【００７２】
Ｈｉレベルを出力するＨメインバッファ１１及びＨダミーバッファ２９のＰｃｈトランジスタがオフ状態となるため、出力ＰＡＤ１７と接地線２０との間の終端抵抗の抵抗値は、Ｌメインバッファ１２のＮｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄのオン抵抗の組み合わせと抵抗素子３８とにより定まる。これにより、出力ＰＡＤ１７と接地線２０との間の終端抵抗の抵抗値は、Ｌメインバッファ１２のＮｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄのオン抵抗の組み合わせと抵抗素子３８とを最適化することにより、最適化することができる。
【００７３】
また、Ｌメインバッファ回路１２のＮｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄは終端抵抗として機能するのに対して、Ｌダミーバッファ２７のＮｃｈトランジスタ２６ａ、２６ｂ、〜、２６ｃ、２６ｄは、この終端抵抗のインピーダンスが安定するように補助する。後述の低伝送の場合に示すように、低速度データ入力端子１９がＬｏｗ論理に固定されると、インピーダンス制御端子１３ａ、１３ｂ、〜、１３ｃ、１３ｄに制御コードが入力されると、Ｌメインバッファ１２のＮｃｈトランジスタとＬダミーバッファ２７のＮｃｈトランジスタとのいずれか一方が選択される。
【００７４】
すなわち、例えば、Ｌメインバッファ回路１２のＮｃｈトランジスタ２１ａが選択されると、Ｌダミーバッファ２６ａのＮｃｈトランジスタ２６ａが選択されないようになる。また逆に、制御コードにより、Ｌメインバッファ１２のＮｃｈトランジスタ２１ａが選択されないときには、Ｌダミーバッファ２６ａのＮｃｈトランジスタ２６ａが選択される。そのため、後述するように、出力ＰＡＤ１７と接地線２０との間の終端抵抗を安定させることができる。そして、一般には、フィードバック容量１８の容量に比べてＬメインバッファ１２のＮｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄの容量が大きいため、Ｌメインバッファ１２のＮｃｈトランジスタの容量を最適化し、フィードバック容量１８の容量により、インピーダンスの精度を高め、安定で且つ精度良く高速度伝送時に出力データのインピーダンスの制御行うことができる。
【００７５】
定電流ドライバ３６の定電流源３５は一定の電流を流す。データ入力端子４１から伝送データが入力されると、伝送データは高速度データ入力端子３３から出力される。そして、Ｐｃｈトランジスタ３４のゲート電極へと入力される。伝送データがＨｉ論理を示す場合にＰｃｈトランジスタが開き、Ｌｏｗ論理を示す場合にＰｃｈトランジスタは閉じる。これにより、Ｐｃｈトランジスタ３４のオン／オフに従って一定の電流が流れる。そして、この一定電流と、Ｌメインバッファ１２のＮｃｈトランジスタと抵抗素子３８とのインピーダンスにより、高速度のデータ伝送を行う。
【００７６】
このように、定電流源３５により安定した一定の電流により高速度データ伝送が行われる。さらに、ＬメインバッファのＮｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄのインピーダンスがＬダミーバッファ２７のＮｃｈトランジスタの２６ａ、２６ｂ、〜、２６ｃ、２６ｄにより安定化し、一定のインピーダンスを有する終端抵抗として機能する。そのため、高速度で伝送されるデータの出力電圧は一定の安定した電圧値を有する。これにより、高速度伝送データの振幅を安定させ、良好な状態で伝送を行うことができる。
【００７７】
また、高速度伝送データの振幅を安定させることができるため、本実施形態のデータ伝送回路は、定電流ドライバ回路として機能させることができる。
【００７８】
データを低速度で伝送する場合、伝送速度切替端子７０から伝送速度を制御する伝送速度制御信号が入力され、低速度の伝送モードに設定される。これにより、データ入力端子４１からデータが入力されると、データは低速度データ入力端子１９から出力され、プリバッファ１６へと伝送される。
【００７９】
低速度伝送の場合、図１において伝送速度切替端子４０には、高速度データ入力端子３３がＨｉ論理となるように伝送速度制御信号入力される。これにより、高速度データ入力端子３３を常にＨｉ論理に固定することができる。高速度データ入力端子３３をＨｉ論理に固定すると、伝送速度制御信号が選択信号として定電流ドライバ３６に入力され、Ｐｃｈトランジスタ３４がオフ状態となる。そして、定電流源３５が切り離されて定電流ドライバ３６が駆動しない。そのため、定電流ドライバ３６を出力ノード３７から分離することができる。これにより、以下に説明するように、低速度データ入力端子１９で定電圧ドライバのメインバッファ１１、１２を相補的にオン／オフ状態とし、電源電圧と接地電圧を信号レベルとして出力ＰＡＤ１７から低速度伝送データを出力することができる。
【００８０】
一例として、インピーダンス制御端子１３ａに入力されるインピーダンス制御信号がＨｉ論理を有する場合、Ｌ選択回路２８は、トランスミッションゲート２２を開く。これにより、プリバッファ１６の出力電圧によって、プリバッファ１６でデータを反転させた信号がＬメインバッファ１２のＮｃｈトランジスタ２１ａに送られ、当該駆動するトランジスタ２１ａが選択される。
【００８１】
Ｌメインバッファ１２のＮｃｈトランジスタ２１ａが選択されると、トランスミッションゲート２２を介して、このＮｃｈトランジスタ２１ａのゲート電極にデータが入力される。このとき、データがＬｏｗレベルの場合にＮｃｈトランジスタ２１ａはゲートを開き、出力ノード３７が接地線２０にクランプする。これにより、出力ＰＡＤ１７より出力するデータの電位は接地線２０の接地電位となる。
【００８２】
また、データがＨｉレベルである場合、Ｎｃｈトランジスタ２１ａはゲートを閉じるが、データがＬｏｗレベルの場合と同様に、Ｈメインバッファ１１のＰｃｈトランジスタがゲートを開く。これにより、出力ノード３７が電源線２５にクランプし、出力ＰＡＤ１７より出力するデータの電位は電源線２５の電源電位となる。
【００８３】
制御コードの入力によりＬメインバッファ１２の駆動トランジスタ２１ａが選択されるとき、Ｌダミーバッファ２７では駆動トランジスタは選択されることがない。Ｈｉ論理を有するインピーダンス制御信号がインピーダンス制御端子１３ａに入力されると、Ｌ選択回路２８は、ダミー用トランスミッションゲート３１を閉じる。これにより、プリバッファ１６の出力電圧がＬダミーバッファ２７から遮断される。
【００８４】
また、プリバッファ１６の出力電圧がＬダミーバッファ２７から遮断されるとともに、Ｌ選択回路２８のダミー用クランプＮｃｈトランジスタ３２がオン状態となり、Ｌダミーバッファ２７のＮｃｈトランジスタ２６ａのゲート電極が接地線２０の接地電位に固定される。そして、Ｌダミーバッファ２７のＮｃｈトランジスタをオフ状態となり、Ｌダミーバッファ２７のＮｃｈトランジスタが駆動トランジスタとして選択されないようになる。
【００８５】
これに対して、インピーダンス制御端子１３ａに入力されるインピーダンス制御信号がＬｏｗ論理を有する場合、Ｌ選択回路２８は、トランスミッションゲート２２を閉じる。これにより、プリバッファ１６の出力電圧がＬメインバッファ１２から遮断される。それとともに、Ｌ選択回路２８のクランプＮｃｈトランジスタ２４がオン状態となり、Ｌメインバッファ１２のＮｃｈトランジスタ２１ａのゲート電極が接地線２０の接地電位に固定される。そして、Ｌメインバッファ１２のＮｃｈトランジスタ２１ａをオフ状態とすることにより、Ｌメインバッファ１２のＮｃｈトランジスタ２１ａが駆動トランジスタとして選択されないようになる。
【００８６】
制御コードの入力によりＬメインバッファ１２の駆動トランジスタ２１ａが選択されないのに対し、Ｌダミーバッファ２７のＮｃｈトランジスタ２６ａが選択される。Ｈｉ論理を有するインピーダンス制御信号がインピーダンス制御端子１３ａに入力されると、Ｌ選択回路２８は、ダミー用トランスミッションゲート３１を開く。これにより、プリバッファ１６の出力電圧がＬダミーバッファ２７のＮｃｈトランジスタ２６ａに至り、当該駆動するトランジスタ２６ａが選択される。
【００８７】
このように、Ｌダミーバッファ２７のＮｃｈトランジスタが選択される場合、プリバッファ１６から見た容量（出力負荷容量）がＬメインバッファ１２のＮｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄの全体の容量と、フィードバック容量１８とを合わせた容量となる。そのため、Ｌメインバッファ１２からＮｃｈトランジスタが選択された場合であっても、Ｌダミーバッファ２７からＮｃｈトランジスタが選択された場合であっても、プリバッファ１６の出力負荷容量は常に変化しない。これにより、安定してインピーダンスを制御することができ、それと同時にスルーレートを制御することができる。そして、出力ＰＡＤ１７から良好な状態でデータを出力することができる。
【００８８】
また、Ｌメインバッファ１２及びＬダミーバッファ２７のＮｃｈトランジスタは伝送データがＬｏｗレベルのときに駆動するため、これらのＮｃｈトランジスタが駆動する場合にはＨメインバッファ１１及びＨダミーバッファ２９は駆動していない。
【００８９】
Ｈ選択回路３０は、Ｌ選択回路２８と同様に動作を行う。インピーダンス制御端子１３ａに入力されるインピーダンス制御信号がＬｏｗ論理を有する場合、Ｈ選択回路３０は、Ｈメインバッファ１１のＰｃｈトランジスタを選択しない。それと同時に、Ｈ選択回路３０は、Ｈダミーバッファ２９のＰｃｈトランジスタを駆動トランジスタとして選択する。そして、インピーダンス制御端子１３ａに入力されるインピーダンス制御信号がＨｉ論理を有する場合、Ｈ選択回路３０は、Ｈメインバッファ１１のＰｃｈトランジスタを駆動トランジスタとして選択する。それと同時に、Ｈ選択回路３０は、Ｈダミーバッファ２９のＰｃｈトランジスタを選択しない。
【００９０】
このように本実施形態のデータ伝送装置は動作を行い、図２に示すように、各インピーダンス制御端子に入力される制御コードに同期して出力ＰＡＤ１７が出力される。一例として、Ｌメインバッファ１２のＮｃｈトランジスタのオン抵抗を組み合わせと抵抗素子３８とにより終端抵抗を最適化する抵抗値は５０Ωとすることができる。
【００９１】
各インピーダンス制御端子にＣＯＤＥ−ＡやＣＯＤＥ−Ｂの制御コードが入力される。例えば、使用温度の時間的な変動やトランジスタの物理的特性変化が発生すると、インピーダンス制御端子にＣＯＤＥ−Ａが入力される状態からＣＯＤＥ−Ｂが入力される状態へと変わる。すると、これに同期して、Ｌメインバッファ１２やＨメインバッファ１１で選択されるトランジスタが変わる。このとき、前述のように、プリバッファ１６の出力負荷容量がメインバッファ１１、１２のトランジスタの全容量とフィードバック容量１８とを合わせた容量となるため、インピーダンスを安定させることができ、それと同時にスルーレートの制御を行うことができる。
【００９２】
高速度伝送を行う場合には、図２に示すように、伝送速度切替端子４０には高速度伝送を行うための速度切替信号が入力される。またそれと同時に、データ入力端子４１にデータが入力される。この場合、例えば、２０ｍＡの定電流源３５を用いると、データ入力端子４１に入力される伝送データに同期して、高速度データ入力端子３３でＰｃｈトランジスタ３４をオン／オフ状態とするができる。これにより、図２に示すように、伝送データに同期して端子電圧の１Ｖ／０Ｖを信号レベルとして出力ＰＡＤ１７から伝送データを高速度で出力することができる。このとき、端子電圧は、定電流源３５からの定電流値、Ｌメインバッファ１２のＮｃｈトランジスタのインピーダンスと抵抗素子３８とを含む終端抵抗で決まる。
【００９３】
低速度伝送を行う場合には、図２に示すように、伝送速度切替端子４０には低速度伝送を行うための速度切替信号が入力される。またそれと同時に、データ入力端子４１にデータが入力される。低速度伝送の場合、伝送データの信号レベルがＨｉ又はＬｏｗに応じてＨメインバッファ１１及びＨダミーバッファ２９のＰｃｈトランジスタ、Ｌメインバッファ１２及びＬダミーバッファ２７のＮｃｈトランジスタが相補的にオン／オフ状態にして駆動する。このとき、データ入力端子４１に入力される伝送データに同期して相補的にオン／オフ状態となり、図２に示すように、例えば、電源電圧の３Ｖと接地電圧の０Ｖの信号レベルとして出力ＰＡＤ１７から伝送データを低速度で出力することができる。
【００９４】
このように、インピーダンス制御端子に入力する制御コードの状態（Ｈｉレベル又はＬｏｗレベル）によって、各メインバッファ１１、１２又は各ダミーバッファ２９、３０を選択し、プリバッファ１６からの出力をメインバッファ１１、１２又はダミーバッファ２９、３０のトランジスタに入力する。そのため、インピーダンス制御コードが変化しても、プリバッファ１６の出力負荷容量が変化しない。これにより、図２に示すように、制御コードが例えばＣＯＤＥ−ＡからＣＯＤＥ−Ｂに変化しても、その変化の前後で安定したスルーレート波形を有するデータ出力を出力ＰＡＤ１７から常に出力することできる。
【００９５】
なお、選択回路２８、３０を設けることにより図３に示す従来例と比べてダミーバッファ２７、２９を制御するためのトランスミッションゲート（Ｌダミーバッファ２７ではダミー用トランスミッションゲート３１）が増加する。そのため、プリバッファ１６の出力負荷容量が増えることのなるが、予めこの増加分を考慮してフィードバック容量１８の値を最適化すれば良い。そして、このフィードバック容量１８の値の最適化は容易に可能であり、安定したスルーレート波形を有するデータを常に出力するデータ伝送回路を容易に実現させることができる。
【００９６】
以上のように、本実施形態のデータ伝送回路では、高速度・低速度でデータ伝送を行う場合にメインバッファ１１、１２により、インピーダンス制御を行うことができ、出力インピーダンスを最適化することができる。さらに、本実施形態のデータ伝送回路では、ダミーバッファ２７、２９により、プリバッファ１６の出力負荷容量が変化することなく、伝送データのスルーレート制御を行うことができる。これにより、本実施形態のデータ伝送回路では、出力インピーダンス制御とスルーレート制御とを同時に行うことができる。そのため、出力インピーダンスを最適化しながらスルーレートを最適化することができ、伝送データを良好な状態で伝送経路へと出力することができる。
【００９７】
また、本実施形態のデータ伝送回路では、インピーダンス制御コードに対応して出力バッファの出力インピーダンスを最適化しながら、フィードバック容量１８によりスルーレートを最適化した波形を精度良く維持することができる。またさらに、インピーダンス制御端子に制御コードを入力することにより、インピーダンスの制御を行うため、伝送データの出力インピーダンスを容易に制御することができる。
【００９８】
このように出力インピーダンスとスルーレートとを常に制御することができるため、トランジスタの使用温度による変動や物理的特性変化等の影響に左右されることなく、データの伝送を行うことができる。特に、高速度データ伝送を行う際に、伝送データの振幅を精度良く維持しながらデータ伝送行うデータ伝送回路を実現することが可能である。
【００９９】
また、本実施形態のデータ伝送回路では、Ｈ／Ｌ伝送切替回路３９により、高速度伝送と低速度伝送とを切り替える。そのため、伝送速度切替端子４０に制御信号を入力して、高速度データ伝送と低速度データ伝送とを容易に切り替えることができる。
【０１００】
またさらに、本実施形態におけるデータ伝送回路では、高速度伝送を行う場合、メインバッファ１１、１２のインピーダンスを安定して制御する。それとともに、定電流源３５により安定した一定の電流を流し、Ｐｃｈトランジスタ３４のオン／オフ状態により出力データを生成する。そのため、高速度伝送の場合に安定した振幅を有する出力データを良好な状態で出力することができる。
【０１０１】
また、本実施形態のデータ伝送回路では、メインバッファ１１、１２のインピーダンスのサイズを変えたり、所望の重み付けを行ったりすること可能である。そのため、一般にはフィードバック容量１８の容量より大きいメインバッファ１１、１２の容量を最適化し、プリバッファ１６の出力負荷容量を調整するための容量としてフィードバック容量１８を用いることができる。これにより、フィードバック容量１８の素子サイズを大きくすることなく、フィードバック容量１８によりプリバッファ１６の出力負荷容量の最適化を調整し、伝送データのスルーレート制御の精度を向上させることができ、良好な状態でデータを伝送するデータ伝送回路を実現させることができる。
【０１０２】
このように、メインバッファ１１、１２のインピーダンスを制御し、定電流ドライバ３６を用いて、高速度伝送では定電流ドライバとして動作し、低速度伝送では定電圧ドライバとして動作するデータ伝送回路を容易に構成することができる。
【０１０３】
なお、本実施形態のデータ伝送回路は、出力ＰＡＤ１７から、入力バッファを接続して、双方向バッファ構成としても良い。またなお、本実施形態のデータ伝送回路は、出力ＰＡＤ１７と反対の論理を出力するバッファを並列に用いて、差動バッファ構成としても良い。
【０１０４】
【発明の効果】
本発明によれば、良好な状態でデータを伝送することができるデータ伝送回路、半導体集積回路、及びデータ伝送方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるデータ伝送回路を示す模式図である。
【図２】本発明の実施の形態におけるデータ伝送を示すチャート図である。
【図３】従来例におけるデータ伝送回路を示す模式図である。
【図４】従来例におけるデータ伝送を示すチャート図である。
【符号の説明】
１１ Ｈメインバッファ、 １２ Ｌメインバッファ、 １３ａ，１３ｂ，〜，１３ｃ，１３ｄ インピーダンス制御端子、 １６ プリバッファ、 １７ 出力ＰＡＤ、 １８ フィードバック容量、 １９ 低速度データ入力端子、 ２０ 接地線、 ２１ａ，２１ｂ，〜，２１ｃ，２１ｄ Ｎｃｈトランジスタ、 ２２， トランスミッションゲート、 ２３ インバータ、 ２４ａ クランプＮｃｈトランジスタ、 ２５ 電源線、 ２６ａ，２６ｂ，〜，２６ｃ，２６ｄＮｃｈダミートランジスタ、 ２７ ダミーバッファ、 ２８ Ｌ選択回路、２９ Ｈダミーバッファ、 ３０ Ｈ選択回路、 ３１ ダミー用トランスミッションゲート、 ３２ａ ダミー用クランプＮｃｈトランジスタ、 ３３ 高速度データ入力端子、 ３４ Ｐｃｈトランジスタ、 ３５ 定電流源、 ３６定電流ドライバ、 ３７ 出力ノード、 ３８ 抵抗素子、 ３９ Ｈ／Ｌ伝送切替回路、 ４０ 伝送速度切替端子、 ４１ 伝送データ入力端子、 １０１ Ｈメインバッファ、 １０２ Ｌメインバッファ、 １０３ａ，１０３ｂ，〜，１０３ｃ，１０３ｄ インピーダンス制御端子、 １０６ プリバッファ、１０７ 出力ＰＡＤ、 １０８ フィードバック容量、 １０９ データ入力端子、 １１０ 接地線、 １１１ａ，１１１ｂ，〜，１１１ｃ，１１１ｄ Ｎｃｈトランジスタ、 １１２ａ， トランスミッションゲート、 １１３ａ インバータ、 １１４ａ クランプＮｃｈトランジスタ、 １１５ 電源線、 １０４ Ｌ伝送回路、 １０５ Ｈ伝送回路
【発明の属する技術分野】
本発明は、データ伝送回路、半導体集積回路、及びデータ伝送方法に関し、特にデータが複数の伝送モードで入力されて出力するデータ伝送回路、半導体集積回路、及びデータ伝送方法に関する。
【０００２】
【従来の技術】
従来、コンピュータ本体と周辺機器とを接続する際、シリアルインタフェース（Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ）やパラレルインタフェース（Ｐａｒａｌｌｅｌ Ｉｎｔｅｒｆａｃｅ）などの周辺機器用のインタフェースを用いて接続される。また、複数の各種の周辺機器を１つにつなぐインタフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）やＩＥＥＥ１３９４などのシリアルインタフェースが登場し、インタフェースを統一化し、共通化する方向がある。
【０００３】
近年の情報化社会において、大容量のデータを高速に通信する必要性から、従来のＵＳＢ１．０規格（ＵＳＢ−ＩＦ：ＵＳＢ Ｉｍｐｌｅｍｅｎｔｓ Ｆｏｒｕｍによる規格）などのＵＳＢ１．ｘ規格に比べてデータ転送レートの大きなＵＳＢ２．０規格が開発されている。従来のＵＳＢ１．ｘ規格では接続モードに最大データ転送レートが１２Ｍｂｐｓのフルスピード（Ｆｕｌｌ Ｓｐｅｅｄ）モードと１．５Ｍｂｐｓのロースピード（Ｌｏｗ Ｓｐｅｅｄ）モードとがあるが、ＵＳＢ２．０規格においては、これらのモードを維持したまま、新たに最大データ転送レートが４８０Ｍｂｐｓのハイスピード（Ｈｉｇｈ Ｓｐｅｅｄ）モードが加わり、より大容量のデータを高速に通信することを可能とする。
【０００４】
このようなＵＳＢ２．０規格のような最大データ転送レートが４８０Ｍｂｐｓの高速なデータ伝送を行う際、線路反射による伝送波形の劣化が生じる。そのため、出力バッファにより出力インピーダンスを伝送線路のインピーダンスと同じになるように高精度に制御する必要性が生じている。
【０００５】
このような出力インピーダンス制御に関する技術として、例えば、「A 660 MB/s Interface Megacell Portable Circuit in 0.3μm-0.7μm CMOS ASIC」, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.31, NO.12, DECEMBER 1996には、トランジスタサイズを切り替えることで出力バッファの駆動能力を制御する技術が開示されている。この技術では、出力バッファの駆動能力を制御することにより、製造ばらつきや電源電圧、温度の変動に対して出力インピーダンスを調整して出力インピーダンスの最適化を行う。
【０００６】
さらに、高速なデータ伝送を行う出力バッファは、波形の立ち上がり、立ち下がりでの急激な電圧変化により他の装置等にノイズ源が発生しないように波形をなまらせてスルーレート制御する。
【０００７】
このような出力バッファによりスルーレート制御を行う技術として、例えば、「DESIGN GUIDE FOR A LOW SPEED BUFFER FOR THE UNIVERSAL SERIAL BUS」, Revision1.1 December, 1996 Intel Corporationに開示されているように、出力バッファの出力端子と最終段のトランジスタを駆動する信号線の間にフィードバック容量を配置する技術が提案されている。この技術によれば、出力信号の急激な変化を妨げるように制御し、フィードバック容量により波形の立ち上がりと立ち下がりを最適化してデータ伝送が行われる。
【０００８】
これらの従来技術の手法をＣＭＯＳプッシュプル型定電圧ドライバタイプの出力バッファに適用された場合について、図３及び図４を参照して説明する。また、図３に示すバッファ回路は、ＵＳＢ１．０規格でデータを転送するバッファ回路を示す。
【０００９】
図３に示すように、従来技術における入力バッファは、Ｈｉレベルを出力するメインバッファ１０１（以下、Ｈメインバッファ１０１と略す）、Ｌｏｗレベルを出力するメインバッファ１０２（以下、Ｌメインバッファ１０２と略す）、駆動トランジスタを選択するインピーダンス制御端子１０３ａ、１０３ｂ、〜、１０３ｃ、１０３ｄ、Ｌｏｗレベル側伝達回路１０４（以下、Ｌ伝達回路１０４と略す）、Ｈｉレベル側伝達回路１０５（以下、Ｈ伝達回路１０５と略す）とを備える。さらに、入力バッファは、メインバッファを駆動するプリバッファ１０６、出力ＰＡＤ１０７とプリバッファ１０６との間に接続されるフィードバック容量１０８、データ入力端子１０９を備えている。
【００１０】
Ｌメインバッファ１０２は、出力ＰＡＤ１０７と接地線１１０との間に、複数のＮｃｈトランジスタ１１１ａ、１１１ｂ、〜、１１１ｃ、１１１ｄを接続した構成となっている。
【００１１】
Ｎｃｈトランジスタ１１１ａ、１１１ｂ、〜、１１１ｃ、１１１ｄのそれぞれのサイズは、インピーダンス制御端子１０３ａ、１０３ｂ、〜、１０３ｃ、１０３ｄと組み合わされ、制御範囲や制御幅等を考慮して最適な出力インピーダンスが実現できるように構成される。一例として、各Ｎｃｈトランジスタ１１１ａ、１１１ｂ、〜、１１１ｃ、１１１ｄのインピーダンス値がそれぞれ異なるように重み付けをして最適な出力インピーダンスが実現できるように構成される。
【００１２】
Ｌ伝達回路１０４は、インピーダンス制御信号毎に構成されるとともに、Ｌメインバッファ１０２のＮｃｈトランジスタ毎に構成される。例えば、インピーダンス制御端子１０３ａにインピーダンス制御信号が入力される場合、Ｌ伝達回路１０４は、Ｌメインバッファ１０２のＮｃｈトランジスタ１１１ａのゲート電極を接地する接地線１１０にクランプできるように構成される。
【００１３】
Ｌ伝達回路１０４のトランスミッションゲート１１２ａは、インピーダンス制御端子１０３ａに入力されるインピーダンス制御信号により制御される。そして、このトランスミッションゲート１１２ａを介して、プリバッファ１０６がＬメインバッファ１０２のＮｃｈトランジスタ１１１ａに接続される。
【００１４】
また、クランプＮｃｈトランジスタ１１４ａは、インピーダンス制御端子１０３ａからのインピーダンス制御信号をインバータ１１３ａで反転した制御信号により制御される。このＮｃｈトランジスタ１１４ａで、Ｌメインバッファ１０２のＮｃｈトランジスタ１１１ａのゲート電極が接地線１１０にクランプされている。
【００１５】
Ｈメインバッファ１０１は、Ｌメインバッファと同様に構成され、出力ＰＡＤ１０７と電源線１１５との間に、Ｌメインバッファ１０２のＮｃｈトランジスタ１１１ａ、１１１ｂ、〜、１１１ｃ、１１１ｄを相補的に置き換えた複数のＰｃｈトランジスタ(図示せず)を接続した構造となっている。
【００１６】
Ｈ伝達回路１０５は、Ｌ伝達回路１０４と同様に構成され、インピーダンス制御信号毎に構成されるとともに、Ｈメインバッファ１０１のＰｃｈトランジスタ毎に構成される。そして、各インピーダンス制御端子にインピーダンス制御信号が入力される場合、Ｈ伝達回路１０５は、Ｈメインバッファ１０１のＰｃｈトランジスタのゲート電極を電源線１１５にクランプできるように構成される。
【００１７】
また、プリバッファ１０６はインバータにより構成され、フィードバック容量１０８は容量素子により構成される。プリバッファ１０６は、データ入力端子１０９から入力されたデータ信号を反転させ、Ｌ伝達回路１０４やＨ伝達回路１０５のトランスミッションゲートに入力する。フィードバック容量１０８は、プリバッファ１０６と出力ＰＡＤ１０７との間に配置されて出力ＰＡＤ１０７からの出力信号の急激な変化を抑制する。
【００１８】
このように構成される従来技術における入力バッファの動作について図３及び図４を参照して説明する。データ伝送を行う場合、データの出力インピーダンスの値が所望の値となるように最適化された制御コードが、インピーダンス制御信号として、インピーダンス制御端子１０３ａ、１０３ｂ、〜、１０３ｃ、１０３ｄに入力される。この制御コードは、Ｈｉ論理又はＬｏｗ論理で与えることができ、電圧のデジタルな高低としてインピーダンス制御端子に入力される。
【００１９】
インピーダンス制御端子１０３ａに入力されるインピーダンス制御信号がＨｉ論理を有する場合、Ｌ伝達回路１０４は、トランスミッションゲート１１２ａを開く。これにより、プリバッファ１０６の出力電圧によって、プリバッファ１０６でデータを反転させた信号がＬメインバッファ１０２のＮｃｈトランジスタ１１１ａに送られ、当該駆動するトランジスタ１１１ａが選択される。
【００２０】
これに対して、インピーダンス制御端子１０３ａに入力されるインピーダンス制御信号がＬｏｗ論理を有する場合、Ｌ伝達回路１０４は、トランスミッションゲート１１２ａを閉じる。これにより、プリバッファ１０６の出力電圧が遮断される。それとともに、Ｌ伝達回路１０４のクランプＮｃｈトランジスタ１１４ａがオン状態となり、Ｌメインバッファ１０２のＮｃｈトランジスタ１１１ａのゲート電極が接地線１１０の接地電位に固定される。そして、Ｌメインバッファ１０２のＮｃｈトランジスタ１１１ａをオフ状態とすることにより、Ｌメインバッファ１０２のＮｃｈトランジスタ１１１ａが駆動トランジスタとして選択されないようになる。
【００２１】
Ｈ伝達回路１０５は、Ｌ伝達回路１０４と同様に動作を行う。インピーダンス制御端子１０３ａに入力されるインピーダンス制御信号がＬｏｗ論理を有する場合、Ｈ伝達回路１０５は、Ｈメインバッファ１０１のＰｃｈトランジスタを駆動トランジスタとして選択する。これに対して、インピーダンス制御端子１０３ａに入力されるインピーダンス制御信号がＨｉ論理を有する場合、Ｈ伝達回路１０５は、Ｈメインバッファ１０１のＰｃｈトランジスタを駆動トランジスタとして選択しない。
【００２２】
このように、データ入力端子１０９がＬｏｗレベルの時には、インバータ１０６がＨｉレベルを出力し、出力ＰＡＤ１０７に接地レベルを出力する。他方、データ入力端子１０９がＨｉレベルの時には、インバータ１０６がＬｏｗレベルを出力し、出力ＰＡＤ１０７に電源電圧レベルを出力する。データ入力端子１０９のレベルに応じて出力ＰＡＤ１０７のレベルを制御し、製造ばらつきや電源電圧、温度の変動に対して出力インピーダンスを調整して出力インピーダンスの最適化を行う。
【００２３】
さらに、出力ＰＡＤ１０７からデータが出力される際、出力ＰＡＤ１０７とプリバッファ１０６との間に配置されたフィードバック容量１０８により出力波形のスルーレートが制御されて出力波形の立ち上がり・立下りが最適化される。
【００２４】
しかしながら、当該入力バッファにおいては、出力インピーダンスは、Ｈメインバッファ１０１又はＬメインバッファ１０２の各トランジスタ(Ｐｃｈトランジスタ、Ｎｃｈトランジスタ)を選択し、トランジスタのサイズを変更することにより制御が行われる。そのため、駆動トランジスタを切り替えて選択することにより、駆動トランジスタのサイズが変化し、トランジスタのゲート電極容量が変化する。
【００２５】
さらに、当該比較例においては、出力波形のスルーレートは、プリバッファ１０６の負荷容量により制御され、予め最適化したフィードバック容量１０８とＨメインバッファ１０１やＬメインバッファ１０２で選択されたトランジスタのゲート電極容量とを足し合わせた容量により制御される。
【００２６】
このようなことから、出力波形のスルーレートの最適化がフィードバック容量１０８により行われるにもかかわらず、出力インピーダンスを制御するためにプリバッファ１０６の付加容量が変化すると、出力インピーダンスの制御を行うことができたとして出力波形のスルーレートを最適化することができなくなる。
【００２７】
また逆に、出力波形のスルーレートの最適化を行う際には、出力インピーダンスを制御することができず、出力インピーダンスとスルーレートとの両者を制御することができない。
【００２８】
図４に示すように、各インピーダンス制御端子に入力される制御コードに同期して出力ＰＡＤ１０７が出力される。各インピーダンス制御端子にＣＯＤＥ−Ａを入力すると、データ入力端子１０９には制御コードに同期してデータが入力される。これにより、上述の動作に基づいて出力ＰＡＤ１０７にデータが出力される。また同様に、各インピーダンス制御端子にＣＯＤＥ−Ｂを入力すると、データ入力端子１０９には制御コードに同期してデータが入力される。これにより、上述の動作に基づいて出力ＰＡＤ１０７にデータが出力される。
【００２９】
ところが、トランジスタが使用温度の時間的な変動の影響を受けると、トランジスタの物理的特性変化により、トランジスタに駆動電流が流れすぎる。これにより、出力ＰＡＤ１０７に出力されるデータの出力インピーダンスが低下する。この場合、例えば、図４に示すように、出力インピーダンスを制御するインピーダンス制御コードをＣＯＤＥ−ＡからＣＯＤＥ−Ｂに途中で変更して出力インピーダンスの低下を補正することができる。このとき、Ｈメインバッファ１０１やＬメインバッファ１０２の駆動するトランジスタの本数を減らし、出力インピーダンスの低下が補正される。しかし、トランジスタの本数を減らすと、プリバッファ１０６の出力につながる負荷容量が小さくなる。そのため、図６に示すように、フィードバック容量１０８が充分ではなくなり、インピーダンス制御コードを変更した後の出力ＰＡＤ１０７の出力波形が急峻になる。
【００３０】
さらに、半導体の製造ばらつきに対して出力インピーダンス制御を行う場合、製造ばらつきに対するトランジスタの特性変動と容量素子の特性変動は、必ずしも一致しているわけではない。そのため、製造ばらつきに対して出力インピーダンスが一定となるように制御コードを調整すると、制御コード毎にプリバッファ出力につながる負荷容量が異なってしまう。これにより、制御コード毎に、出力波形のスルーレートが変動してしまうという問題があった。
【００３１】
他方、出力インピーダンス制御と同様に、複数の単位容量をアレイ化してフィードバック容量１０８を切り替えることにより、出力スルーレート制御できるようにすると、フィードバック容量１０８と駆動トランジスタのゲート電極容量とで、バイアス電圧依存による容量の見え方が等価ではないので、制御が非常に困難になる。
【００３２】
また、仮にフィードバック容量１０８もアレイ化して制御できたとしても、半導体集積回路内で構成する容量素子は、トランジスタサイズや、配線寸法に比較して大きな面積が必要になる。その上、インピーダンス制御回路とは別にフィードバック容量制御のための回路が独自に必要になる。そのため、回路構成が複雑になり、すなわちレイアウト面積が増大し、さらには半導体集積回路装置のトータルコストが増加するという問題がある。
【００３３】
特に、このような種々の問題は、高速なデータ伝送行うＵＳＢ２．０規格では、出力インピーダンスとスルーレートの両者の制御が困難となる。そのため、データの伝送経路での減衰等が発生し、良好な状態でデータを伝送することができない。
【００３４】
【発明が解決しようとする課題】
このように、従来のデータ伝送回路、半導体集積回路、データ伝送方法では、出力インピーダンスと出力波形のスルーレートとを同時に制御することができないため、データを良好な状態で伝送することが困難であるという問題点があった。
【００３５】
本発明は、このような問題点を解決するためになされたもので、良好な状態でデータを伝送することができるデータ伝送回路、半導体集積回路、及びデータ伝送方法を提供することを目的とする。
【００３６】
【課題を解決するための手段】
本発明にかかるデータ伝送回路は、少なくとも高速度データと低速度データが入力され、入力されたデータのインピーダンスを制御するデータ伝送回路であって、入力されたデータを安定化させ、出力する定電流ドライバと、インピーダンスを制御する制御信号に応じて複数のスイッチング素子を切り換えることによりインピーダンスを制御するメインバッファと、前記メインバッファと同様の複数のスイッチング素子を備えたダミーバッファと、前記メインバッファのスイッチング素子の切り換えに応じて前記ダミーバッファのスイッチング素子を相補的に切り換えるとともに、前記制御信号のメインバッファへの入力を選択信号に応じて制御する選択手段（例えば、本発明の実施の形態における選択回路２８、３０）と、高速度データが入力された場合には、前記定電流ドライバに当該高速度データを出力するとともに、前記制御信号を前記メインバッファへ入力させるための選択信号を前記選択手段に出力し、低速度データが入力された場合には、当該低速度データに応じて前記制御信号を前記メインバッファへ入力させるための選択信号を前記選択手段に出力する伝送切替回路とを備えたものである。このような構成により、データの伝送モードに応じて良好な状態でデータを伝送することができる。
【００３７】
さらに、本発明にかかるデータ伝送回路では、前記入力されたデータのスルーレートを調整するフィードバック容量を有するものである。これにより、データのスルーレートを精度良く制御して良好な状態でデータを伝送することができる。
【００３８】
さらにまた、本発明にかかるデータ伝送回路では、前記入力されたデータを一時記憶するプリバッファを有するものである。これにより、データのインピーダンスを容易に制御することができる。
【００３９】
そして、本発明にかかるデータ伝送回路では、前記入力されるデータ及び前記出力データは、論理的に二つの状態を有し、該論理的に二つの状態に対応して、メインバッファ、ダミーバッファ、及び選択手段を二組備え、高速度データが入力された場合には、前記伝送切替回路が、一方の前記メインバッファへ前記制御信号を入力させるための選択信号を前記選択手段に出力し低速度データが入力された場合には、前記伝送切替回路が、出力データの論理的に二つの状態に応じて、いずれか一方の前記メインバッファへ前記制御信号を入力させるための選択信号を前記選択手段に出力するものである。このような構成により、データの伝送モードに応じて良好な状態でデータを確実に伝送することができる。
【００４０】
また、本発明にかかるデータ伝送回路では、前記出力データは、ユニバーサル・シリアル・バスを介して出力され、当該ユニバーサル・シリアル・バスは、ＵＳＢ２．０規格またはこれ以上の上位規格である。これにより、高速データ伝送においても、良好な状態でデータを伝送することができる。
【００４１】
本発明にかかる半導体集積回路は、少なくとも高速度データと低速度データが入力され、入力されたデータのインピーダンスを制御する半導体集積回路であって、入力されたデータを安定化させ、出力する定電流ドライバと、インピーダンスを制御する制御信号に応じて複数のスイッチング素子を切り換えることによりインピーダンスを制御するメインバッファと、前記メインバッファと同様の複数のスイッチング素子を備えたダミーバッファと、前記メインバッファのスイッチング素子の切り換えに応じて前記ダミーバッファのスイッチング素子を相補的に切り換えるとともに、前記制御信号のメインバッファへの入力を選択信号に応じて制御する選択手段（例えば、本発明の実施の形態における選択回路２８、３０）と、高速度データが入力された場合には、前記定電流ドライバに当該高速度データを出力するとともに、前記制御信号を前記メインバッファへ入力させるための選択信号を前記選択手段に出力し、低速度データが入力された場合には、当該低速度データに応じて前記制御信号を前記メインバッファへ入力させるための選択信号を前記選択手段に出力する伝送切替回路とを備えたものである。このような構成により、データの伝送モードに応じて良好な状態でデータを伝送することができる。
【００４２】
本発明にかかるデータ伝送方法は、少なくとも高速度データと低速度データが入力され、入力されたデータのインピーダンスを制御するデータ伝送方法であって、インピーダンスを制御する制御信号に応じて複数のスイッチング素子を切り換えることによりインピーダンスを制御するメインバッファの前記スイッチング素子の切り換えに応じて、前記メインバッファと同様の複数のスイッチング素子を備えたダミーバッファのスイッチング素子を相補的に切り換えるステップと、前記制御信号のメインバッファへの入力を選択信号に応じて制御するステップと、高速度データが入力された場合には、入力されたデータを安定化させて出力する定電流ドライバに当該高速度データを出力するとともに、前記制御信号を前記メインバッファへ入力させるための選択信号を出力し、低速度データが入力された場合には、当該低速度データに応じて前記制御信号を前記メインバッファへ入力させるための選択信号を出力するステップとを備えたものである。このような方法により、データの伝送モードに応じて良好な状態でデータを伝送することができる。
【００４３】
さらに、本発明にかかるデータ伝送方法は、前記入力されたデータのスルーレートを調整するものである。これにより、データのスルーレートを精度良く制御して良好な状態でデータを伝送することができる。
【００４４】
そして、本発明にかかるデータ伝送方法は、前記入力されるデータ及び前記出力データは、論理的に二つの状態を有し、該論理的に二つの状態に対応して、二組のメインバッファ及びダミーバッファを選択するステップを有し、該選択ステップでは、高速度データが入力された場合には、一方の前記メインバッファへ前記制御信号を入力させるための選択信号を出力し低速度データが入力された場合には、出力データの論理的に二つの状態に応じて、いずれか一方の前記メインバッファへ前記制御信号を入力させるための選択信号を出力するものである。これにより、データの伝送モードに応じて良好な状態でデータを確実に伝送することができる。
【００４５】
【発明の実施の形態】
以下、本発明の実施の形態について図を参照しながら説明する。
【００４６】
まず、本発明の実施の形態におけるデータ伝送回路の構成について、図１を用いて説明する。図１は、本実施形態のデータ伝送回路の一構成例を示す模式図である。また、図１においては、ＣＭＯＳプッシュプル型定電圧ドライバタイプの出力バッファ回路に適用された場合を示す。なお、図１において、本発明にかかるデータ伝送回路の要部を示す。またなお、個々にＰｃｈ又はＮｃｈのトランジスタを用いて説明するが、これらのトランジスタを相互に入れ替えても良い。
【００４７】
図１に示すように、本実施形態のデータ伝送回路は、Ｈｉレベルを出力するメインバッファ回路１１（以下、Ｈメインバッファ１１と略す）、Ｈメインバッファ１１に対するダミーバッファ回路２９（以下、Ｈダミーバッファ２９と略す）、Ｌｏｗレベルを出力するメインバッファ回路１２（以下、Ｌメインバッファ１２と略す）、Ｌメインバッファ１２に対するダミーバッファ回路２７（以下、Ｌダミーバッファ２７と略す）を備える。
【００４８】
さらに、本実施形態のデータ伝送回路は、Ｈメインバッファ１１とＨダミーバッファ２９とを切り替えるＨｉレベル側選択回路３０（以下、Ｈ選択回路３０と略す）、Ｌメインバッファ１２とＬダミーバッファ２７とを切り替えるＬｏｗレベル側選択回路２８（以下、Ｌ選択回路２８と略す）を備え、各選択回路２８、３０には、駆動トランジスタを選択するインピーダンス制御端子が１３ａ、１３ｂ、〜、１３ｃ、１３ｄが設けられている。
【００４９】
また、本実施形態のデータ伝送回路は、メインバッファを駆動するプリバッファ１６、出力ＰＡＤ１７とプリバッファ１６との間に接続されるフィードバック容量１８を備えている。なお、本実施形態のデータ伝送回路においては、フィードバック容量１８を設けることなく、出力データのスルーレート制御をメインバッファ回路１１、１２及びダミーバッファ回路２７、２９を用いて行っても良い。
【００５０】
またさらに、本実施形態のデータ伝送回路は、定電流ドライバ３６、高速度データ伝送と低速度データ伝送とを切り替える伝送切替回路３９（以下、これをＨ／Ｌ伝送切替回路３９）、抵抗素子３８を備える。
【００５１】
Ｌメインバッファ１２は、出力ＰＡＤ１７と接地線２０との間に、複数のＮｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄを接続した構成となっている。
【００５２】
Ｎｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄのそれぞれのサイズは、インピーダンス制御端子１３ａ、１３ｂ、〜、１３ｃ、１３ｄと組み合わされ、制御範囲や制御幅等を考慮して最適な出力インピーダンスが実現できるように構成される。一例として、各Ｎｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄのサイズに重み付けをして最適な出力インピーダンスが実現できるように構成される。
【００５３】
Ｌダミーバッファ２７は、Ｌメインバッファ１２と同様に構成され、接地線２０と接地線２０との間に、複数のＮｃｈトランジスタ２６ａ、２６ｂ、〜、２６ｃ、２６ｄを接続した構成となっている。
【００５４】
このＮｃｈトランジスタ２６ａ、２６ｂ、〜、２６ｃ、２６ｄは、Ｎｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄのサイズと略同一のサイズのトランジスタとすることができる。
【００５５】
Ｌ選択回路２８は、Ｌメインバッファ１２に接続されるトランスミッションゲート２２及びクランプＮｃｈトランジスタ２４、Ｌダミーバッファ２７に接続されるダミー用トランスミッションゲート３１及びダミー用クランプＮｃｈトランジスタ３２、インバータ２３を有する。
【００５６】
Ｌ選択回路２８は、インピーダンス制御信号毎に構成されるとともに、Ｌメインバッファ１２のＮｃｈトランジスタ毎に構成される。例えば、インピーダンス制御端子１３ａにインピーダンス制御信号が入力される場合、Ｌ選択回路２８は、Ｌメインバッファ１２のＮｃｈトランジスタ２１ａのゲート電極を接地する接地線２０にクランプできるように構成される。
【００５７】
Ｌ選択回路２８のトランスミッションゲート２２は、インピーダンス制御端子１３ａに入力されるインピーダンス制御信号により制御される。そして、このトランスミッションゲート２２を介して、プリバッファ１６がＬメインバッファ１２のＮｃｈトランジスタ２１ａに接続される。また、クランプＮｃｈトランジスタ２４は、インピーダンス制御端子１３ａからのインピーダンス制御信号をインバータ２３で反転した制御信号により制御される。このＮｃｈトランジスタ２４で、Ｌメインバッファ１２のＮｃｈトランジスタ２１ａのゲート電極が接地線２０にクランプされている。
【００５８】
さらに、本実施形態のデータ伝送回路では、Ｌ選択回路２８は、インピーダンス制御信号毎に構成されるとともに、Ｌダミーバッファ２７のＮｃｈトランジスタ毎に構成される。例えば、インピーダンス制御端子１３ａにインピーダンス制御信号が入力される場合、Ｌ選択回路２８は、Ｌダミーバッファ２７のＮｃｈトランジスタ２６ａのゲート電極を接地する接地線２０にクランプできるように構成される。
【００５９】
Ｌ選択回路２８のダミー用トランスミッションゲート３１は、インピーダンス制御端子１３ａに入力されるインピーダンス制御信号により制御される。そして、このダミー用トランスミッションゲート３１を介して、プリバッファ１６がＬダミーバッファ２７のＮｃｈトランジスタ２６ａに接続される。また、ダミー用クランプＮｃｈトランジスタ３２は、インピーダンス制御端子１３ａからのインピーダンス制御信号をインバータ２３で反転した制御信号により制御される。このダミー用クランプＮｃｈトランジスタ３２で、Ｌダミーバッファ２７のＮｃｈトランジスタ２６ａのゲート電極が接地線２０にクランプされている。
【００６０】
Ｌ選択回路２８のトランスミッションゲート２２とダミー用トランスミッションゲート３１とは、インピーダンス制御信号により相互に接続／遮断が選択される。これにより、プリバッファ１６からの入力は、Ｌメインバッファ１２又はＬダミーバッファ２７に常に接続されている。そのため、プリバッファ１６からＬメインバッファ１２又はＬダミーバッファ２７のＮｃｈトランジスタのゲート電極容量を一定とすることができ、プリバッファ１６の負荷容量を一定とすることができる。
【００６１】
Ｈ選択回路３０は、Ｌ選択回路２８と同様に構成され、インピーダンス制御信号毎に構成されるとともに、Ｈメインバッファ１１のＰｃｈトランジスタ毎に構成される。そして、各インピーダンス制御端子にインピーダンス制御信号が入力される場合、Ｈ選択回路３０は、Ｈメインバッファ１１のＰｃｈトランジスタのゲート電極を電源線２５にクランプできるように構成される。
【００６２】
さらに、Ｈ選択回路３０は、Ｌ選択回路２８と同様に構成され、インピーダンス制御信号毎に構成されるとともに、Ｈダミーバッファ２９のＰｃｈトランジスタ毎に構成される。各インピーダンス制御端子にインピーダンス制御信号が入力される場合、Ｈ選択回路３０は、Ｈダミーバッファ２９のＰｃｈトランジスタのゲート電極を電源線２５にクランプできるように構成される。
【００６３】
Ｈ選択回路３０のトランスミッションゲートとダミー用トランスミッションゲートとは、Ｌ選択回路２８と同様に、インピーダンス制御信号により相互に接続／遮断が選択される。これにより、プリバッファ１６からの入力は、Ｈメインバッファ１１又はＨダミーバッファ２９に常に接続されている。そのため、プリバッファ１６からＨメインバッファ１１又はＨダミーバッファ２９のＰｃｈトランジスタのゲート電極容量を一定とすることができ、プリバッファ１６の負荷容量を一定とすることができる。
【００６４】
また、プリバッファ１６はインバータにより構成され、フィードバック容量１８は容量素子により構成される。プリバッファ１６は、入力されたデータ信号を反転させ、Ｌ選択回路２８やＨ選択回路３０のトランスミッションゲートに入力する。フィードバック容量１８は、プリバッファ１６と出力ＰＡＤ１７との間に配置されて出力ＰＡＤ１７からの出力信号の急激な変化を抑制する。
【００６５】
図１に示すように、定電流ドライバ３６は、定電流源３５、Ｐｃｈトランジスタ３４を有する。定電流源３５は、一方をＰｃｈトランジスタ３４と直列に接続され、他方を電源線２５と接続されている。Ｐｃｈトランジスタ３４のソース又はドレインは出力ＰＡＤ１７に接続され、ゲート電極はＨ／Ｌ伝送切替回路３９に接続されている。また、出力ノード３７には抵抗素子３８が接続され、Ｌメインバッファ１２とともにインピーダンス制御を行う。
【００６６】
Ｈ／Ｌ伝送切替回路３９には、伝送データの伝送速度を切り替える伝送速度切替端子４０4とデータが入力されるデータ入力端子４１が設けられている。さらに、Ｈ／Ｌ伝送切替回路３９は、高速度でデータを伝送する際にデータが入力される高速度データ入力端子３３、低速度でデータを伝送する際にデータが入力される低速度データ入力端子１９を備える。また、高速度データ入力端子３３はＰｃｈトランジスタ３４に接続され、低速度データ入力端子１９は、プリバッファ１６に接続されている。
【００６７】
次に、本実施形態のデータ伝送回路の動作について、図１及び図２を参照して説明する。図２は本実施形態のデータ伝送回路の動作に関するタイミングチャートを示す。本実施形態の動作を説明するに際して、データを高速度で伝送する場合（高速度伝送）、データを低速度で伝送する場合（低速度伝送）の順に説明する。
【００６８】
また、データ伝送を行う場合、データの出力インピーダンスの値が所望の値となるように最適化された制御コードが、インピーダンス制御信号として、インピーダンス制御端子１３ａ、１３ｂ、〜、１３ｃ、１３ｄに入力される。この制御コードは、Ｈｉ論理又はＬｏｗ論理で与えることができる。
【００６９】
データを高速度で伝送する場合、伝送速度切替端子４０から伝送速度を制御する伝送速度制御信号が入力され、高速度の伝送モードに設定される。これにより、データ入力端子４１からデータが入力されると、データは高速度データ入力端子３３から出力され、Ｐｃｈトランジスタ３４へと伝送される。
【００７０】
高速度伝送の場合、図１において伝送速度切替端子４０には、低速度データ入力端子１９がＬｏｗ論理に固定されるように伝送速度制御信号が入力される。これにより、低速度データ入力端子１９を常にＬｏｗ論理に固定することができる。低速度データ入力端子１９をＬｏｗ論理に固定すると、伝送速度制御信号が選択信号としてＬメインバッファ１２及びＬダミーバッファ２７に入力され、Ｌメインバッファ１２及びＬダミーバッファ２７がオン状態となる。そして、Ｌメインバッファ１２を終端抵抗として機能させ、Ｌメインバッファ１２においてインピーダンスが発生する。
【００７１】
低速度データ入力端子１９がＬｏｗ論理に固定されると、Ｌメインバッファ１２及びＬダミーバッファ２７がオン状態となると同時に、Ｈｉレベルを出力するＨメインバッファ１１及びＨダミーバッファ２９のＰｃｈトランジスタがオフ状態となる。これにより、出力ノード３７は電源線２５と遮断され、出力ノード３７に電源電圧が加わらないようになる。
【００７２】
Ｈｉレベルを出力するＨメインバッファ１１及びＨダミーバッファ２９のＰｃｈトランジスタがオフ状態となるため、出力ＰＡＤ１７と接地線２０との間の終端抵抗の抵抗値は、Ｌメインバッファ１２のＮｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄのオン抵抗の組み合わせと抵抗素子３８とにより定まる。これにより、出力ＰＡＤ１７と接地線２０との間の終端抵抗の抵抗値は、Ｌメインバッファ１２のＮｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄのオン抵抗の組み合わせと抵抗素子３８とを最適化することにより、最適化することができる。
【００７３】
また、Ｌメインバッファ回路１２のＮｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄは終端抵抗として機能するのに対して、Ｌダミーバッファ２７のＮｃｈトランジスタ２６ａ、２６ｂ、〜、２６ｃ、２６ｄは、この終端抵抗のインピーダンスが安定するように補助する。後述の低伝送の場合に示すように、低速度データ入力端子１９がＬｏｗ論理に固定されると、インピーダンス制御端子１３ａ、１３ｂ、〜、１３ｃ、１３ｄに制御コードが入力されると、Ｌメインバッファ１２のＮｃｈトランジスタとＬダミーバッファ２７のＮｃｈトランジスタとのいずれか一方が選択される。
【００７４】
すなわち、例えば、Ｌメインバッファ回路１２のＮｃｈトランジスタ２１ａが選択されると、Ｌダミーバッファ２６ａのＮｃｈトランジスタ２６ａが選択されないようになる。また逆に、制御コードにより、Ｌメインバッファ１２のＮｃｈトランジスタ２１ａが選択されないときには、Ｌダミーバッファ２６ａのＮｃｈトランジスタ２６ａが選択される。そのため、後述するように、出力ＰＡＤ１７と接地線２０との間の終端抵抗を安定させることができる。そして、一般には、フィードバック容量１８の容量に比べてＬメインバッファ１２のＮｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄの容量が大きいため、Ｌメインバッファ１２のＮｃｈトランジスタの容量を最適化し、フィードバック容量１８の容量により、インピーダンスの精度を高め、安定で且つ精度良く高速度伝送時に出力データのインピーダンスの制御行うことができる。
【００７５】
定電流ドライバ３６の定電流源３５は一定の電流を流す。データ入力端子４１から伝送データが入力されると、伝送データは高速度データ入力端子３３から出力される。そして、Ｐｃｈトランジスタ３４のゲート電極へと入力される。伝送データがＨｉ論理を示す場合にＰｃｈトランジスタが開き、Ｌｏｗ論理を示す場合にＰｃｈトランジスタは閉じる。これにより、Ｐｃｈトランジスタ３４のオン／オフに従って一定の電流が流れる。そして、この一定電流と、Ｌメインバッファ１２のＮｃｈトランジスタと抵抗素子３８とのインピーダンスにより、高速度のデータ伝送を行う。
【００７６】
このように、定電流源３５により安定した一定の電流により高速度データ伝送が行われる。さらに、ＬメインバッファのＮｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄのインピーダンスがＬダミーバッファ２７のＮｃｈトランジスタの２６ａ、２６ｂ、〜、２６ｃ、２６ｄにより安定化し、一定のインピーダンスを有する終端抵抗として機能する。そのため、高速度で伝送されるデータの出力電圧は一定の安定した電圧値を有する。これにより、高速度伝送データの振幅を安定させ、良好な状態で伝送を行うことができる。
【００７７】
また、高速度伝送データの振幅を安定させることができるため、本実施形態のデータ伝送回路は、定電流ドライバ回路として機能させることができる。
【００７８】
データを低速度で伝送する場合、伝送速度切替端子７０から伝送速度を制御する伝送速度制御信号が入力され、低速度の伝送モードに設定される。これにより、データ入力端子４１からデータが入力されると、データは低速度データ入力端子１９から出力され、プリバッファ１６へと伝送される。
【００７９】
低速度伝送の場合、図１において伝送速度切替端子４０には、高速度データ入力端子３３がＨｉ論理となるように伝送速度制御信号入力される。これにより、高速度データ入力端子３３を常にＨｉ論理に固定することができる。高速度データ入力端子３３をＨｉ論理に固定すると、伝送速度制御信号が選択信号として定電流ドライバ３６に入力され、Ｐｃｈトランジスタ３４がオフ状態となる。そして、定電流源３５が切り離されて定電流ドライバ３６が駆動しない。そのため、定電流ドライバ３６を出力ノード３７から分離することができる。これにより、以下に説明するように、低速度データ入力端子１９で定電圧ドライバのメインバッファ１１、１２を相補的にオン／オフ状態とし、電源電圧と接地電圧を信号レベルとして出力ＰＡＤ１７から低速度伝送データを出力することができる。
【００８０】
一例として、インピーダンス制御端子１３ａに入力されるインピーダンス制御信号がＨｉ論理を有する場合、Ｌ選択回路２８は、トランスミッションゲート２２を開く。これにより、プリバッファ１６の出力電圧によって、プリバッファ１６でデータを反転させた信号がＬメインバッファ１２のＮｃｈトランジスタ２１ａに送られ、当該駆動するトランジスタ２１ａが選択される。
【００８１】
Ｌメインバッファ１２のＮｃｈトランジスタ２１ａが選択されると、トランスミッションゲート２２を介して、このＮｃｈトランジスタ２１ａのゲート電極にデータが入力される。このとき、データがＬｏｗレベルの場合にＮｃｈトランジスタ２１ａはゲートを開き、出力ノード３７が接地線２０にクランプする。これにより、出力ＰＡＤ１７より出力するデータの電位は接地線２０の接地電位となる。
【００８２】
また、データがＨｉレベルである場合、Ｎｃｈトランジスタ２１ａはゲートを閉じるが、データがＬｏｗレベルの場合と同様に、Ｈメインバッファ１１のＰｃｈトランジスタがゲートを開く。これにより、出力ノード３７が電源線２５にクランプし、出力ＰＡＤ１７より出力するデータの電位は電源線２５の電源電位となる。
【００８３】
制御コードの入力によりＬメインバッファ１２の駆動トランジスタ２１ａが選択されるとき、Ｌダミーバッファ２７では駆動トランジスタは選択されることがない。Ｈｉ論理を有するインピーダンス制御信号がインピーダンス制御端子１３ａに入力されると、Ｌ選択回路２８は、ダミー用トランスミッションゲート３１を閉じる。これにより、プリバッファ１６の出力電圧がＬダミーバッファ２７から遮断される。
【００８４】
また、プリバッファ１６の出力電圧がＬダミーバッファ２７から遮断されるとともに、Ｌ選択回路２８のダミー用クランプＮｃｈトランジスタ３２がオン状態となり、Ｌダミーバッファ２７のＮｃｈトランジスタ２６ａのゲート電極が接地線２０の接地電位に固定される。そして、Ｌダミーバッファ２７のＮｃｈトランジスタをオフ状態となり、Ｌダミーバッファ２７のＮｃｈトランジスタが駆動トランジスタとして選択されないようになる。
【００８５】
これに対して、インピーダンス制御端子１３ａに入力されるインピーダンス制御信号がＬｏｗ論理を有する場合、Ｌ選択回路２８は、トランスミッションゲート２２を閉じる。これにより、プリバッファ１６の出力電圧がＬメインバッファ１２から遮断される。それとともに、Ｌ選択回路２８のクランプＮｃｈトランジスタ２４がオン状態となり、Ｌメインバッファ１２のＮｃｈトランジスタ２１ａのゲート電極が接地線２０の接地電位に固定される。そして、Ｌメインバッファ１２のＮｃｈトランジスタ２１ａをオフ状態とすることにより、Ｌメインバッファ１２のＮｃｈトランジスタ２１ａが駆動トランジスタとして選択されないようになる。
【００８６】
制御コードの入力によりＬメインバッファ１２の駆動トランジスタ２１ａが選択されないのに対し、Ｌダミーバッファ２７のＮｃｈトランジスタ２６ａが選択される。Ｈｉ論理を有するインピーダンス制御信号がインピーダンス制御端子１３ａに入力されると、Ｌ選択回路２８は、ダミー用トランスミッションゲート３１を開く。これにより、プリバッファ１６の出力電圧がＬダミーバッファ２７のＮｃｈトランジスタ２６ａに至り、当該駆動するトランジスタ２６ａが選択される。
【００８７】
このように、Ｌダミーバッファ２７のＮｃｈトランジスタが選択される場合、プリバッファ１６から見た容量（出力負荷容量）がＬメインバッファ１２のＮｃｈトランジスタ２１ａ、２１ｂ、〜、２１ｃ、２１ｄの全体の容量と、フィードバック容量１８とを合わせた容量となる。そのため、Ｌメインバッファ１２からＮｃｈトランジスタが選択された場合であっても、Ｌダミーバッファ２７からＮｃｈトランジスタが選択された場合であっても、プリバッファ１６の出力負荷容量は常に変化しない。これにより、安定してインピーダンスを制御することができ、それと同時にスルーレートを制御することができる。そして、出力ＰＡＤ１７から良好な状態でデータを出力することができる。
【００８８】
また、Ｌメインバッファ１２及びＬダミーバッファ２７のＮｃｈトランジスタは伝送データがＬｏｗレベルのときに駆動するため、これらのＮｃｈトランジスタが駆動する場合にはＨメインバッファ１１及びＨダミーバッファ２９は駆動していない。
【００８９】
Ｈ選択回路３０は、Ｌ選択回路２８と同様に動作を行う。インピーダンス制御端子１３ａに入力されるインピーダンス制御信号がＬｏｗ論理を有する場合、Ｈ選択回路３０は、Ｈメインバッファ１１のＰｃｈトランジスタを選択しない。それと同時に、Ｈ選択回路３０は、Ｈダミーバッファ２９のＰｃｈトランジスタを駆動トランジスタとして選択する。そして、インピーダンス制御端子１３ａに入力されるインピーダンス制御信号がＨｉ論理を有する場合、Ｈ選択回路３０は、Ｈメインバッファ１１のＰｃｈトランジスタを駆動トランジスタとして選択する。それと同時に、Ｈ選択回路３０は、Ｈダミーバッファ２９のＰｃｈトランジスタを選択しない。
【００９０】
このように本実施形態のデータ伝送装置は動作を行い、図２に示すように、各インピーダンス制御端子に入力される制御コードに同期して出力ＰＡＤ１７が出力される。一例として、Ｌメインバッファ１２のＮｃｈトランジスタのオン抵抗を組み合わせと抵抗素子３８とにより終端抵抗を最適化する抵抗値は５０Ωとすることができる。
【００９１】
各インピーダンス制御端子にＣＯＤＥ−ＡやＣＯＤＥ−Ｂの制御コードが入力される。例えば、使用温度の時間的な変動やトランジスタの物理的特性変化が発生すると、インピーダンス制御端子にＣＯＤＥ−Ａが入力される状態からＣＯＤＥ−Ｂが入力される状態へと変わる。すると、これに同期して、Ｌメインバッファ１２やＨメインバッファ１１で選択されるトランジスタが変わる。このとき、前述のように、プリバッファ１６の出力負荷容量がメインバッファ１１、１２のトランジスタの全容量とフィードバック容量１８とを合わせた容量となるため、インピーダンスを安定させることができ、それと同時にスルーレートの制御を行うことができる。
【００９２】
高速度伝送を行う場合には、図２に示すように、伝送速度切替端子４０には高速度伝送を行うための速度切替信号が入力される。またそれと同時に、データ入力端子４１にデータが入力される。この場合、例えば、２０ｍＡの定電流源３５を用いると、データ入力端子４１に入力される伝送データに同期して、高速度データ入力端子３３でＰｃｈトランジスタ３４をオン／オフ状態とするができる。これにより、図２に示すように、伝送データに同期して端子電圧の１Ｖ／０Ｖを信号レベルとして出力ＰＡＤ１７から伝送データを高速度で出力することができる。このとき、端子電圧は、定電流源３５からの定電流値、Ｌメインバッファ１２のＮｃｈトランジスタのインピーダンスと抵抗素子３８とを含む終端抵抗で決まる。
【００９３】
低速度伝送を行う場合には、図２に示すように、伝送速度切替端子４０には低速度伝送を行うための速度切替信号が入力される。またそれと同時に、データ入力端子４１にデータが入力される。低速度伝送の場合、伝送データの信号レベルがＨｉ又はＬｏｗに応じてＨメインバッファ１１及びＨダミーバッファ２９のＰｃｈトランジスタ、Ｌメインバッファ１２及びＬダミーバッファ２７のＮｃｈトランジスタが相補的にオン／オフ状態にして駆動する。このとき、データ入力端子４１に入力される伝送データに同期して相補的にオン／オフ状態となり、図２に示すように、例えば、電源電圧の３Ｖと接地電圧の０Ｖの信号レベルとして出力ＰＡＤ１７から伝送データを低速度で出力することができる。
【００９４】
このように、インピーダンス制御端子に入力する制御コードの状態（Ｈｉレベル又はＬｏｗレベル）によって、各メインバッファ１１、１２又は各ダミーバッファ２９、３０を選択し、プリバッファ１６からの出力をメインバッファ１１、１２又はダミーバッファ２９、３０のトランジスタに入力する。そのため、インピーダンス制御コードが変化しても、プリバッファ１６の出力負荷容量が変化しない。これにより、図２に示すように、制御コードが例えばＣＯＤＥ−ＡからＣＯＤＥ−Ｂに変化しても、その変化の前後で安定したスルーレート波形を有するデータ出力を出力ＰＡＤ１７から常に出力することできる。
【００９５】
なお、選択回路２８、３０を設けることにより図３に示す従来例と比べてダミーバッファ２７、２９を制御するためのトランスミッションゲート（Ｌダミーバッファ２７ではダミー用トランスミッションゲート３１）が増加する。そのため、プリバッファ１６の出力負荷容量が増えることのなるが、予めこの増加分を考慮してフィードバック容量１８の値を最適化すれば良い。そして、このフィードバック容量１８の値の最適化は容易に可能であり、安定したスルーレート波形を有するデータを常に出力するデータ伝送回路を容易に実現させることができる。
【００９６】
以上のように、本実施形態のデータ伝送回路では、高速度・低速度でデータ伝送を行う場合にメインバッファ１１、１２により、インピーダンス制御を行うことができ、出力インピーダンスを最適化することができる。さらに、本実施形態のデータ伝送回路では、ダミーバッファ２７、２９により、プリバッファ１６の出力負荷容量が変化することなく、伝送データのスルーレート制御を行うことができる。これにより、本実施形態のデータ伝送回路では、出力インピーダンス制御とスルーレート制御とを同時に行うことができる。そのため、出力インピーダンスを最適化しながらスルーレートを最適化することができ、伝送データを良好な状態で伝送経路へと出力することができる。
【００９７】
また、本実施形態のデータ伝送回路では、インピーダンス制御コードに対応して出力バッファの出力インピーダンスを最適化しながら、フィードバック容量１８によりスルーレートを最適化した波形を精度良く維持することができる。またさらに、インピーダンス制御端子に制御コードを入力することにより、インピーダンスの制御を行うため、伝送データの出力インピーダンスを容易に制御することができる。
【００９８】
このように出力インピーダンスとスルーレートとを常に制御することができるため、トランジスタの使用温度による変動や物理的特性変化等の影響に左右されることなく、データの伝送を行うことができる。特に、高速度データ伝送を行う際に、伝送データの振幅を精度良く維持しながらデータ伝送行うデータ伝送回路を実現することが可能である。
【００９９】
また、本実施形態のデータ伝送回路では、Ｈ／Ｌ伝送切替回路３９により、高速度伝送と低速度伝送とを切り替える。そのため、伝送速度切替端子４０に制御信号を入力して、高速度データ伝送と低速度データ伝送とを容易に切り替えることができる。
【０１００】
またさらに、本実施形態におけるデータ伝送回路では、高速度伝送を行う場合、メインバッファ１１、１２のインピーダンスを安定して制御する。それとともに、定電流源３５により安定した一定の電流を流し、Ｐｃｈトランジスタ３４のオン／オフ状態により出力データを生成する。そのため、高速度伝送の場合に安定した振幅を有する出力データを良好な状態で出力することができる。
【０１０１】
また、本実施形態のデータ伝送回路では、メインバッファ１１、１２のインピーダンスのサイズを変えたり、所望の重み付けを行ったりすること可能である。そのため、一般にはフィードバック容量１８の容量より大きいメインバッファ１１、１２の容量を最適化し、プリバッファ１６の出力負荷容量を調整するための容量としてフィードバック容量１８を用いることができる。これにより、フィードバック容量１８の素子サイズを大きくすることなく、フィードバック容量１８によりプリバッファ１６の出力負荷容量の最適化を調整し、伝送データのスルーレート制御の精度を向上させることができ、良好な状態でデータを伝送するデータ伝送回路を実現させることができる。
【０１０２】
このように、メインバッファ１１、１２のインピーダンスを制御し、定電流ドライバ３６を用いて、高速度伝送では定電流ドライバとして動作し、低速度伝送では定電圧ドライバとして動作するデータ伝送回路を容易に構成することができる。
【０１０３】
なお、本実施形態のデータ伝送回路は、出力ＰＡＤ１７から、入力バッファを接続して、双方向バッファ構成としても良い。またなお、本実施形態のデータ伝送回路は、出力ＰＡＤ１７と反対の論理を出力するバッファを並列に用いて、差動バッファ構成としても良い。
【０１０４】
【発明の効果】
本発明によれば、良好な状態でデータを伝送することができるデータ伝送回路、半導体集積回路、及びデータ伝送方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるデータ伝送回路を示す模式図である。
【図２】本発明の実施の形態におけるデータ伝送を示すチャート図である。
【図３】従来例におけるデータ伝送回路を示す模式図である。
【図４】従来例におけるデータ伝送を示すチャート図である。
【符号の説明】
１１ Ｈメインバッファ、 １２ Ｌメインバッファ、 １３ａ，１３ｂ，〜，１３ｃ，１３ｄ インピーダンス制御端子、 １６ プリバッファ、 １７ 出力ＰＡＤ、 １８ フィードバック容量、 １９ 低速度データ入力端子、 ２０ 接地線、 ２１ａ，２１ｂ，〜，２１ｃ，２１ｄ Ｎｃｈトランジスタ、 ２２， トランスミッションゲート、 ２３ インバータ、 ２４ａ クランプＮｃｈトランジスタ、 ２５ 電源線、 ２６ａ，２６ｂ，〜，２６ｃ，２６ｄＮｃｈダミートランジスタ、 ２７ ダミーバッファ、 ２８ Ｌ選択回路、２９ Ｈダミーバッファ、 ３０ Ｈ選択回路、 ３１ ダミー用トランスミッションゲート、 ３２ａ ダミー用クランプＮｃｈトランジスタ、 ３３ 高速度データ入力端子、 ３４ Ｐｃｈトランジスタ、 ３５ 定電流源、 ３６定電流ドライバ、 ３７ 出力ノード、 ３８ 抵抗素子、 ３９ Ｈ／Ｌ伝送切替回路、 ４０ 伝送速度切替端子、 ４１ 伝送データ入力端子、 １０１ Ｈメインバッファ、 １０２ Ｌメインバッファ、 １０３ａ，１０３ｂ，〜，１０３ｃ，１０３ｄ インピーダンス制御端子、 １０６ プリバッファ、１０７ 出力ＰＡＤ、 １０８ フィードバック容量、 １０９ データ入力端子、 １１０ 接地線、 １１１ａ，１１１ｂ，〜，１１１ｃ，１１１ｄ Ｎｃｈトランジスタ、 １１２ａ， トランスミッションゲート、 １１３ａ インバータ、 １１４ａ クランプＮｃｈトランジスタ、 １１５ 電源線、 １０４ Ｌ伝送回路、 １０５ Ｈ伝送回路
Claims (9)
- 少なくとも高速度データと低速度データが入力され、入力されたデータのインピーダンスを制御するデータ伝送回路であって、
入力されたデータを安定化させ、出力する定電流ドライバと、
インピーダンスを制御する制御信号に応じて複数のスイッチング素子を切り換えることによりインピーダンスを制御するメインバッファと、
前記メインバッファと同様の複数のスイッチング素子を備えたダミーバッファと、
前記メインバッファのスイッチング素子の切り換えに応じて前記ダミーバッファのスイッチング素子を相補的に切り換えるとともに、前記制御信号のメインバッファへの入力を選択信号に応じて制御する選択手段と、
高速度データが入力された場合には、前記定電流ドライバに当該高速度データを出力するとともに、前記制御信号を前記メインバッファへ入力させるための選択信号を前記選択手段に出力し、低速度データが入力された場合には、当該低速度データに応じて前記制御信号を前記メインバッファへ入力させるための選択信号を前記選択手段に出力する伝送切替回路とを備えたデータ伝送回路。 - 前記入力されたデータのスルーレートを調整するフィードバック容量を有することを特徴とする請求項１記載のデータ伝送回路。
- 前記入力されたデータを一時記憶するプリバッファを有することを特徴とする請求項１又は２記載のデータ伝送回路。
- 前記入力されるデータ及び前記出力データは、論理的に二つの状態を有し、
該論理的に二つの状態に対応して、メインバッファ、ダミーバッファ、及び選択手段を二組備え、
高速度データが入力された場合には、前記伝送切替回路が、一方の前記メインバッファへ前記制御信号を入力させるための選択信号を前記選択手段に出力し
低速度データが入力された場合には、前記伝送切替回路が、出力データの論理的に二つの状態に応じて、いずれか一方の前記メインバッファへ前記制御信号を入力させるための選択信号を前記選択手段に出力することを特徴とする請求項１乃至３のいずれかに記載のデータ伝送回路。 - 前記出力データは、ユニバーサル・シリアル・バスを介して出力され、当該ユニバーサル・シリアル・バスは、ＵＳＢ２．０規格またはこれ以上の上位規格であることを特徴とする請求項１乃至４のいずれかに記載のデータ伝送回路。
- 少なくとも高速度データと低速度データが入力され、入力されたデータのインピーダンスを制御する半導体集積回路であって、
入力されたデータを安定化させ、出力する定電流ドライバと、
インピーダンスを制御する制御信号に応じて複数のスイッチング素子を切り換えることによりインピーダンスを制御するメインバッファと、
前記メインバッファと同様の複数のスイッチング素子を備えたダミーバッファと、
前記メインバッファのスイッチング素子の切り換えに応じて前記ダミーバッファのスイッチング素子を相補的に切り換えるとともに、前記制御信号のメインバッファへの入力を選択信号に応じて制御する選択手段と、
高速度データが入力された場合には、前記定電流ドライバに当該高速度データを出力するとともに、前記制御信号を前記メインバッファへ入力させるための選択信号を前記選択手段に出力し、低速度データが入力された場合には、当該低速度データに応じて前記制御信号を前記メインバッファへ入力させるための選択信号を前記選択手段に出力する伝送切替回路とを備えた半導体集積回路。 - 少なくとも高速度データと低速度データが入力され、入力されたデータのインピーダンスを制御するデータ伝送方法であって、
インピーダンスを制御する制御信号に応じて複数のスイッチング素子を切り換えることによりインピーダンスを制御するメインバッファの前記スイッチング素子の切り換えに応じて、前記メインバッファと同様の複数のスイッチング素子を備えたダミーバッファのスイッチング素子を相補的に切り換えるステップと、
前記制御信号のメインバッファへの入力を選択信号に応じて制御するステップと、
高速度データが入力された場合には、入力されたデータを安定化させて出力する定電流ドライバに当該高速度データを出力するとともに、前記制御信号を前記メインバッファへ入力させるための選択信号を出力し、低速度データが入力された場合には、当該低速度データに応じて前記制御信号を前記メインバッファへ入力させるための選択信号を出力するステップとを備えたデータ伝送方法。 - 前記入力されたデータのスルーレートを調整することを特徴とする請求項７記載のデータ伝送方法。
- 前記入力されるデータ及び前記出力データは、論理的に二つの状態を有し、
該論理的に二つの状態に対応して、二組のメインバッファ及びダミーバッファを選択するステップを有し、該選択ステップでは、
高速度データが入力された場合には、一方の前記メインバッファへ前記制御信号を入力させるための選択信号を出力し
低速度データが入力された場合には、出力データの論理的に二つの状態に応じて、いずれか一方の前記メインバッファへ前記制御信号を入力させるための選択信号を出力することを特徴とする請求項７又は８記載のデータ伝送方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002212042A JP3924508B2 (ja) | 2002-07-22 | 2002-07-22 | データ伝送回路及び半導体集積回路 |
| US10/622,498 US7368951B2 (en) | 2002-07-22 | 2003-07-21 | Data transmission circuit and data transmission method with two transmission modes |
| KR10-2003-0049788A KR100524237B1 (ko) | 2002-07-22 | 2003-07-21 | 2 개의 전송 모드를 갖는 데이터 전송 회로 및 데이터전송 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002212042A JP3924508B2 (ja) | 2002-07-22 | 2002-07-22 | データ伝送回路及び半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004056546A JP2004056546A (ja) | 2004-02-19 |
| JP3924508B2 true JP3924508B2 (ja) | 2007-06-06 |
Family
ID=31935081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002212042A Expired - Fee Related JP3924508B2 (ja) | 2002-07-22 | 2002-07-22 | データ伝送回路及び半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7368951B2 (ja) |
| JP (1) | JP3924508B2 (ja) |
| KR (1) | KR100524237B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100582359B1 (ko) * | 2004-03-03 | 2006-05-22 | 주식회사 하이닉스반도체 | 슬루 레이트가 제어된 반도체 소자의 출력 드라이버 |
| US7679397B1 (en) * | 2005-08-05 | 2010-03-16 | Altera Corporation | Techniques for precision biasing output driver for a calibrated on-chip termination circuit |
| US20070063738A1 (en) * | 2005-09-16 | 2007-03-22 | Fischer Timothy C | CMOS logic circuitry |
| JP2008137637A (ja) * | 2006-11-08 | 2008-06-19 | Denso Corp | エアバッグ故障診断装置 |
| US8140224B2 (en) | 2006-11-08 | 2012-03-20 | Denso Corporation | Diagnosis apparatus for passenger protection system |
| KR100943140B1 (ko) * | 2006-11-14 | 2010-02-18 | 주식회사 하이닉스반도체 | 글로벌 입출력 라인의 제어장치 및 제어방법 |
| KR100892337B1 (ko) | 2007-08-29 | 2009-04-08 | 주식회사 하이닉스반도체 | 출력드라이버 |
| KR101522641B1 (ko) * | 2007-09-11 | 2015-05-26 | 삼성전자주식회사 | 고속 송수신을 위한 지그비 통신 장치 및 방법 |
| US7576665B2 (en) * | 2007-11-27 | 2009-08-18 | Amx Llc | System and method for receiving analog and digital input |
| JP5612249B2 (ja) * | 2008-01-31 | 2014-10-22 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
| US9407469B2 (en) * | 2013-03-14 | 2016-08-02 | Lattice Semiconductor Corporation | Driving data of multiple protocols through a single set of pins |
| US10554234B2 (en) | 2016-03-14 | 2020-02-04 | Sony Corporation | Transmission device, transmission method, and communication system |
| JP7168574B2 (ja) * | 2017-11-02 | 2022-11-09 | ソニーセミコンダクタソリューションズ株式会社 | 電子回路および電子機器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100211771B1 (ko) * | 1997-03-27 | 1999-08-02 | 윤종용 | 전류모드 양방향 입출력 버퍼 |
| KR100295427B1 (ko) * | 1999-04-14 | 2001-07-12 | 정명식 | 임피던스가 정합된 전류모드 양방향 입출력 버퍼 |
| JP3721069B2 (ja) * | 2000-11-08 | 2005-11-30 | 富士通株式会社 | 入出力インタフェース回路、入出力インタフェース、および入出力インタフェース回路を有する半導体装置 |
-
2002
- 2002-07-22 JP JP2002212042A patent/JP3924508B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-21 KR KR10-2003-0049788A patent/KR100524237B1/ko not_active IP Right Cessation
- 2003-07-21 US US10/622,498 patent/US7368951B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100524237B1 (ko) | 2005-10-26 |
| JP2004056546A (ja) | 2004-02-19 |
| US20040151196A1 (en) | 2004-08-05 |
| KR20040010288A (ko) | 2004-01-31 |
| US7368951B2 (en) | 2008-05-06 |
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| A977 | Report on retrieval |
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| TRDD | Decision of grant or rejection written | ||
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
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|
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