KR20040010288A - 2 개의 전송 모드를 갖는 데이터 전송 회로 및 데이터전송 방법 - Google Patents

Abstract

본 발명에 따른 데이터 전송 회로에서, 선택 회로들은 메인 버퍼의 트랜지스터들과 더미 버퍼의 트랜지스터들 사이를 선택적으로 스위치한다. 고속 데이터 전송에서, H/L 전송 스위치 회로는 고속 데이터를 정전류 드라이버에 출력하고, 제어 신호를 메인 버퍼에 입력하기 위한 선택 신호를 선택 회로에 출력한다. 한편, 저속 데이터 전송에서, H/L 전송 스위치 회로는 선택 회로에서의 저속 데이터에 따라 제어 신호를 메인 버퍼로 입력하기 위한 선택 신호를 출력한다. H/L 전송 스위치 회로는 선택 신호에 따라 메인 버퍼로의 제어 신호의 입력을 제어한다.

Description

2 개의 전송 모드를 갖는 데이터 전송 회로 및 데이터 전송 방법 {DATA TRANSMISSION CIRCUIT AND DATA TRANSMISSION METHOD WITH TWO TRANSMISSION MODES}

본 발명은 데이터 전송 회로 및 데이터 전송 방법에 관한 것이다. 좀더 자세하게는, 본 발명은 복수의 전송 모드들에 데이터를 입력 및 출력하는 데이터 전송 회로 및 데이터 전송 방법에 관한 것이다.

종래에는, 직렬 인터페이스 및 병렬 인터페이스 등의 주변 장치용 인터페이스를 이용하여 컴퓨터와 주변 장치를 접속하여 왔다. 최근에는, 다양한 주변 장치들을 접속하기 위하여, 유니버설 시리얼 버스 (USB), IEEE1394 및 다른 직렬 인터페이스들이 인터페이스들을 집적하고 표준화하기 위해 광범위하게 이용되고 있다.

대용량의 데이터를 고속 통신하기 위한 최근의 정보사회의 요구로부터, USB 1.0 표준 (USB 장치 포럼 또는 USB-IF 의 표준) 등의 종래의 USB 1.x 표준보다 더 신속한 데이터 전송 레이트를 제공하는 USB 2.0 표준이 개발되어 왔다. USB 1.x 표준은 2 개의 접속 모드를 가진다: 12 Mbps 까지의 속도로 데이터를 전송하는 전속 모드 (full-speed mode) 및 1.5 Mbps 까지의 저속 모드 (low-speed mode).이들 2 개의 모드에 부가하여, USB 2.0 표준은 대용량 데이터의 고속 통신을 허용하여, 480 Mbps 까지의 데이터 레이트를 지원하는 고속 모드 (high speed mode) 를 더 가진다.

USB 표준 등의 고속 데이터 전송에서, 파형은 전송선 반사효과 (transmission line reflection effect) 로 인해 왜곡될 수 있다. 따라서, 출력 버퍼가 전송선 임피던스와 동일한 출력 임피던스를 유지하기 위해 출력 임피던스의 매우 정밀한 제어가 요구된다.

출력 임피던스 제어를 위하여, 예를 들어, "A 660 MB/s Interface Megacell Portable Circuit in 0.3㎛-0.7㎛ CMOS ASIC", IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.31, NO.12, DECEMBER 1996 에는 출력 버퍼 구동 캐패시턴스 (output buffer drive capacitance) 를 제어하기 위해 트랜지스터 크기를 스위칭하는 방법이 개시되어 있다. 그 방법에 따르면, 출력 버퍼 구동 캐패시턴스의 제어는 출력 임피던스를 최적화하기 위하여 제품, 전원 전압, 및 온도의 변동에 따라서 출력 임피던스를 조정한다.

또한, 고속 데이터 전송에서는, 급격한 전압 변화가 다른 유닛들에게 잡음을 발생시키는 것을 방지하기 위하여 출력 버퍼에 의한 슬루 레이트 (slew rate) 를 제어하는 것도 중요하다. 따라서, 완만한 상승 에지 (rising edge) 와 하강 에지 (falling edge) 가 교환되도록 파형을 제어한다.

출력 버퍼를 이용하여 슬루 레이트를 제어하기 위해 제안된 방법은, 예를 들어, 출력 버퍼의 출력 단자와 최종 단계 트랜지스터들 (final stage transistors)을 구동하는 신호선 사이에 피드백 캐패시터를 제공하는 것인데, 이것은 인텔사의 "DESIGN GUIDE FOR A LOW SPEED BUFFER FOR THE UNIVERSAL SERIAL BUS", Revision1.1 December, 1996 에 개시되어 있다. 그 방법에 따르면, 피드백 캐패시터는 파형의 상승 및 하강을 최적화하면서, 적당한 데이터 전송을 위해 출력 신호들의 급격한 변화를 방지한다.

이하, CMOS 푸시/풀 정전압 드라이버 (CMOS push/pull constant voltage driver) 의 출력 버퍼에 적용되는 상기 종래의 방법들을 종래의 출력 버퍼 회로로서 도 3 및 도 4 를 참조하여 설명한다.

도 3 에 도시된 바와 같이, 종래의 출력 버퍼는 하이 논리 레벨 (high logic level) 을 출력하는 메인 버퍼 (이하, 간략히 H-메인 버퍼라고 함; 101), 로우 논리 레벨 (low logic level) 을 출력하는 메인 버퍼 (이하, L-메인 버퍼라고 함; 102), 구동 트랜지스터들을 선택하는 임피던스 제어 단자들 (103a, 103b, 103c, 및 103d), 로우 레벨 전송 회로 (이하, L-전송 회로라고 함; 104), 및 하이 레벨 전송 회로 (이하, H-전송 회로라고 함; 105) 를 구비한다. 출력 버퍼는 메인 버퍼들을 구동하는 프리버퍼 (prebuffer; 106), 출력 패드 (output PAD; 107) 과 프리버퍼 (106) 사이에 접속된 피드백 캐패시터 (108), 및 데이터 입력 단자 (109) 를 더 구비한다.

L-메인 버퍼 (102) 는 출력 패드 (107) 과 접지선 (110) 사이에 접속된 복수의 N채널 트랜지스터들 (Nch transistors; 111a, 111b, 111c, 및 111d) 를 구비한다.

각 N채널 트랜지스터들 (111a 내지 111d) 의 크기는 임피던스 제어 단자들 (103a 내지 103d) 에 입력된 제어 신호들을 조합하여 최적의 출력 임피던스를 획득하기 위하여 제어 범위, 제어폭 등을 고려하여 결정한다. 예를 들어, 최적의 출력 임피던스를 위한 가중치 (weighting) 에 의해 각 N채널 트랜지스터들 (111a 내지 111d) 에게 상이한 임피던스 값을 할당한다.

L-전송 회로 (104) 는 트랜지스터 선택 회로들 (121) 을 구비하며, 각 트랜지스터 선택 회로는 L-메인 버퍼 (102) 의 각 N채널 트랜지스터들은 물론 각 임피던스 제어 단자들에 접속된다. 이 구성에서, 예를 들어, 임피던스 제어 신호가 임피던스 제어 단자 (103a) 에 입력되는 경우, L-메인 버퍼 (102) 의 N채널 트랜지스터 (111a) 의 게이트 전극은 접지선 (110) 에 클램프 (clamp) 시킨다.

L-전송 회로 (104) 의 전송 게이트 (112a) 는 임피던스 제어 단자 (113a) 에 입력된 임피던스 제어 신호에 의해 제어된다. 전송 게이트 (112a) 를 경유하여, 프리버퍼 (106) 은 L-메인 버퍼 (102) 의 N채널 트랜지스터 (111a) 에 접속된다.

클램프 N채널 트랜지스터 (clamp Nch transistor; 114a) 는 인버터 (inverter; 113a) 로부터의 임피던스 제어 신호에 의해 제어된다. 인버터 (113a) 는 제어 신호를 반전하여 출력한다. N채널 트랜지스터 (114a) 에 의해, L-메인 버퍼 (102) 의 N채널 트랜지스터 (111a) 의 게이트 전극은 접지선 (110) 에 클램프시킨다.

H-메인 버퍼 (101) 은 L-메인 버퍼와 실질적으로 동일한 구성을 가지며, N채널 트랜지스터 (111a 내지 111d) 를 입력 패드 (107) 과 전원선 (115) 사이에 접속된 복수의 P채널 트랜지스터들 (미도시) 과 교체된 것이다.

H-전송 회로 (105) 는 L-전송 회로 (104) 와 실질적으로 동일한 구성을 가지며, 트랜지스터 선택 회로들을 구비하는데, 각 트랜지스터 선택 회로는 H-메인 버퍼 (101) 의 각 P채널 트랜지스터들은 물론 각 임피던스 제어 단자들에 접속된다. 임피던스 제어 신호가 임피던스 제어 단자에 입력되는 경우, H-메인 버퍼 (101) 의 P채널 트랜지스터의 게이트 전극은 전원선 (115) 에 클램프시킨다.

프리버퍼 (106) 는 인버터이다. 프리버퍼 (106) 은 데이터 입력 단자 (109) 를 통하여 입력된 데이터 신호를 반전시킨 후, 반전된 신호를 L-전송 회로 (104) 또는 H-전송 회로 (105) 의 전송 게이트에 출력한다. 피드백 캐패시터 (108) 는 출력 패드 (107) 로부터의 출력 신호의 급격한 에지를 방지하도록 프리버퍼 (106) 과 출력 패드 (107) 사이에 제공한다.

이하, 상기 구성을 가지는 종래의 출력 버퍼의 동작들을 도 3 및 도 4 를 참조하여 설명한다. 데이터 전송에서, 데이터 출력 임피던스의 원하는 값을 획득하도록 최적화된 제어 코드는 임피던스 제어 신호들로서 임피던스 제어 단자들 (103a 내지 103d) 에 입력된다. 논리 하이 또는 로우인 임피던스 제어 신호는 디지털 하이 또는 로우 전압으로서 임피던스 제어 단자에 입력된다.

만약 임피던스 제어 단자 (103a) 에 입력된 임피던스 제어 신호가 하이 논리 레벨이라면, L-전송 회로 (104) 는 전송 게이트 (112a) 를 개방한다. 그에 따라, 프리버퍼 (106) 에 의해 반전된 데이터 신호를 L-메인 버퍼 (102) 의 N채널 트래지스터 (111a) 까지 전송하기 위하여 프리버퍼 (106) 의 출력 전압을 릴리스 (release) 하여, 트랜지스터 (111a) 을 구동 트랜지스터로서 선택한다.

한편, 만약 임피던스 제어 단자 (103) 에 입력된 임피던스 제어 신호가 로우 논리 레벨이라면, L-전송 회로 (104) 는 전송 게이트 (112a) 를 폐쇄한다. 그에 따라, 프리버퍼 (106) 의 출력 전압은 차단된다. 동시에, L-메인 버퍼 (102) 의 N채널 트랜지스터 (111a) 의 게이트 전극을 접지 전위에 고정시키기 위하여 L-전송 회로 (104) 의 클램프 N채널 트랜지스터 (114a) 을 턴온 (turn on) 시킨다. 그에 따라, N채널 트랜지스터 (111a) 는 구동 트랜지스터로서 선택되지 않도록 턴오프 (turn off) 시킨다.

H-전송 회로 (105) 는 L-전송 회로 (104) 와 동일한 방식으로 동작한다. 만약 임피던스 제어 단자 (103a) 에 입력된 임피던스 제어 신호가 논리 로우이면, H-전송 회로 (105) 는 H-메인 버퍼 (101) 의 P채널 트랜지스터를 구동 트랜지스터로 선택한다. 한편, 임피던스 제어 신호가 논리 하이이면, H-전송 회로 (105) 는 P채널 트랜지스터를 선택하지 않는다.

상술한 바와 같이, 만약 데이터 입력 단자 (109) 에 입력된 신호가 논리 로우이면, 인버터 (106) 은 접지 레벨을 출력 패드 (107) 에 출력하기 위하여 하이 레벨을 출력한다. 한편, 만약 데이터 입력 단자 (109) 에 입력된 신호가 논리 하이이면, 인버터 (106) 은 전원 전압을 출력 패드 (107) 에 출력하기 위하여 로우 레벨을 출력한다. 데이터 입력 단자 (109) 의 레벨에 따라서 출력 패드 (107) 의 레벨을 제어하기 때문에, 제품, 전원 전압, 및 온도의 변동들에 대해 최적화하기 위하여 출력 임피던스를 조정한다.

또한, 출력 패드 (107) 이 데이터를 출력할 때, 출력 패드 (107) 과 프리버퍼 (106) 사이에 제공된 피드백 캐패시터 (108) 은 파형의 상승 및 하강을 최적화하기 위하여 출력 파형의 슬루 레이트를 제어한다.

그러나, 상기 출력 버퍼는 다음의 문제점들을 가진다. 출력 버퍼는 H-메인 버퍼 (101) 또는 L-메인 버퍼 (102) 의 트랜지스터 (P채널 트랜지스터 또는 N채널 트랜지스터) 를 선택하고 그 트랜지스터들의 전체 크기를 변경함으로써 출력 임피던스를 제어한다. 구동 트랜지스터들의 스위칭은 구동 트랜지스터들의 전체 크기를 변경시키고 트랜지스터들의 게이트 전극들의 캐패시턴스를 변경시킨다.

또한, 상기 출력 버퍼에서, 출력 파형의 슬루 레이트는 프리버퍼 (106) 의 로드 캐패시턴스 (load capacitance) 에 의해 제어되는데, 로드 캐패시턴스는 피드백 캐패시턴스 (108) 의 미리 최적화된 (pre-optimized) 캐패시턴스와 H-메인 버퍼 (101) 또는 L-메인 버퍼 (102) 의 선택된 트랜지스터들의 게이트 전극들의 캐패시턴스를 가산한 값이다.

따라서, 출력 파형의 슬루 레이트가 피드백 캐패시터 (108) 에 의해 최적화되더라도, 프리버퍼 (106) 의 로드 캐패시턴스가 출력 임피던스 제어용으로 변경되면, 출력 파형의 슬루 레이트의 최적화는 불가능하다.

한편, 출력 파형의 슬루 레이트를 최적화하는 것은 출력 임피던스의 제어를 불가능하게 한다. 따라서, 출력 임피던스와 슬루 레이트를 동시에 제어하는 것은 불가능하다.

예를 들어, 만약 동작 온도의 시간적인 변동 또는 트랜지스터의 물리적인 특성의 변화로 인해 트랜지스터들에서의 구동 전류가 증대하면, 출력 버퍼의 출력 임피던스는 감소한다. 이 경우, 출력 임피던스의 감소를 보상하기 위하여, 예를 들어, 도 4 에 도시된 바와 같이, 출력 임피던스를 제어하는 임피던스 제어 코드를 CODE-A 에서 CODE-B 로 변경할 수 있다. H-메인 버퍼 (101) 또는 L-메인 버퍼 (102) 의 다수의 구동 트랜지스터들을 축소시킴으로써 출력 임피던스의 감소를 보상한다. 그러나, 다수의 트랜지스터들의 축소는 프리버퍼 (106) 의 로드 캐패시턴스를 감소시킨다. 그에 따라, 피드백 캐패시턴스가 불충분하게 되어, 임피던스 제어 코드들을 변경한 후 출력 패드 (107) 로부터의 출력 파형의 급격한 에지를 야기한다.

또한, 반도체의 제조 변동 (production fluctuations) 에 대한 출력 임피던스 제어에서, 제조 변동에 대한 트랜지스터 및 캐패시터의 특성 변화는 항상 서로 대응하는 것은 아니다. 따라서, 제조 변동에 대하여 출력 임피던스를 교정하는 제어 코드의 조정은 프리버퍼 출력의 로드 캐패시턴스를 제어 코드마다 상이하게 한다. 따라서, 출력 파형의 슬루 레이트가 제어 코드들 사이에서 상이하게 되는 문제가 있다.

임피던스 제어로 야기된 슬루 레이트들을 변경하는 문제점을 해결하기 위한 방법은 복수의 단위 캐패시터들 (unit capacitors) 로 이루어진 캐패시터 어레이를 이용하는 것이다. 그러나, 만약 출력 슬루 레이트가 출력 임피던스 제어를 갖는 경우처럼 캐패시터 어레이에 의해 제어된다면, 캐패시턴스는, 제어를 용이하지못하게 하는 바이어스 전압의 의존성으로 인해, 피드백 캐패시터와 구동 트랜지스터의 게이트 전극 사이에서 상이하게 나타난다.

상기 문제점을 해결하기 위한 또 다른 방법은 일본 특허출원 공개번호 제 2000-59201 호에 개시되어 있다. 그것은 출력 드라이버의 구동 용량이 변화할 때 출력 데이터의 일정한 상승 및 하강 시간을 유지할 수 있는 회로 구성을 개시한다. 반도체 장치는 외부 세계에 데이터를 출력하는 출력 단자, 및 그 출력 단자에 신호들을 출력하는 복수의 출력 회로들을 제공한다. 또한, 출력 회로 캐패시턴스와 동일한 캐패시턴스를 갖는 로드 조정 회로, 및 출력 회로들과 로드 조정 회로 사이를 선택하는 출력 전류 조정 스위치 회로를 제공한다. 또한, 출력 전류 조정 스위치 회로를 이용하여 출력 회로들을 구동하기 위해 구동선 드라이버 (drive line driver) 에 의해 구동되는 구동선을 제공한다. 이 구성에서는, 출력 전류값이 제어되며, 캐패시턴스 제어는 출력 데이터의 상승 및 하강 시간의 제어를 허용한다.

그러나, 종래의 CMOS 푸시/풀 회로 및 일본 특허출원 공개번호 제 2000-59201 호에 개시된 회로는 USB 2.0 표준에 의해 신규하게 제안된 고속 데이터 전송에서의 안정된 신호 전송을 획득하기 위한 설계가 난해하다. 동시에, 임피던스 정합 (impedance matching) 또는 출력 레벨 제어는 고속 데이터 전송용으로 매우 요구된다. 또한, 전술한 바와 같이, USB 2.0 표준은 종래의 전송 모드들을 유지하는 동시에 고속 데이터 전송을 더 가진다. 따라서, 출력 버퍼 회로는 매우 상이한 전송 속도들을 지원하는 복수의 모드들을 처리하도록 요구된다.그러나, 상기 종래의 출력 버퍼 회로는 그 요건을 충족시킬 수 없다.

따라서, 본 발명의 목적은 데이터를 양호한 상태로 전송할 수 있는 데이터 전송 회로 및 데이터 전송 방법을 제공하는 것이다.

본 발명의 다른 목적은 상이한 전송 속도들을 갖는 복수의 상이한 전송 모드들을 지원할 수 있는 데이터 전송 회로 및 데이터 전송 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 어떠한 상이한 전송 모드들에서도 데이터를 양호한 상태로 전송할 수 있는 데이터 전송 회로 및 데이터 전송 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 복수의 전송 모드들을 지원하는 데이터 전송 회로의 효율적인 구조를 제공하는 것이다.

본 발명에 따른 데이터 전송 회로는 제 1 전송 모드 및 제 1 전송 모드보다 더 저속으로 데이터를 전송하는 제 2 전송 모드를 가지며 입력 데이터에 따라 출력 데이터를 데이터 출력선에 출력하며, 정전류원 (constant current source) 을 갖는 정전류 드라이버 및 데이터 출력선에 접속되어 있는 회로를 구비하는 데이터 전송 회로; 데이터 출력선에 접속되며, 복수의 스위칭 소자들을 구비하여 그 스위칭 소자들에 의해 임피던스를 제어하는 버퍼 회로; 각각은 버퍼의 각 스위칭 소자들에 대응하고 실질적으로 버퍼의 각 스위칭 소자들과 동일한 캐패시턴스를 갖는 복수의 대응 스위칭 소자들을 구비하는 더미 버퍼 (dummy buffer); 및 임피던스 제어 신호에 따라 버퍼의 스위칭 소자들 사이 및 더미 버퍼의 대응 스위칭 소자들 사이를 선택하되, 버퍼의 선택된 스위칭 소자들에 대응하는 더미 버퍼의 대응 스위칭 소자들은 선택하지 않는 반면 버퍼의 선택되지 않은 스위칭 소자들에 대응하는 더미 버퍼의 대응 스위칭 소자들을 선택하는 선택 회로 (selection circuit) 를 구비하되, 제 1 전송 모드에서는, 선택 회로에 의해 선택된 버퍼의 선택된 스위칭 소자들은 온 (on) 또는 오프 (off) 상태로 설정하고 정전류 드라이버는 데이터를 출력하도록 입력 데이터에 따라 동작하며, 제 2 전송 모드에서는, 선택 회로에 의해 선택된 버퍼의 선택된 스위칭 소자들은 데이터를 출력하도록 입력 데이터에 따라 온/오프 제어된다. 이 구성은 어떠한 복수의 전송 모드들에서도 데이터를 양호한 상태로 전송할 수 있게 한다.

또한, 데이터 전송 회로는 입력 데이터에 따라서 신호를 버퍼에 출력하는 프리버퍼를 구비할 수 있다. 이 구성은 더 적당한 조건에서 데이터를 전송할 수 있게 한다.

또한, 데이터 전송 회로는 데이터 출력의 슬루 레이트를 조정하는 피드백 캐패시터를 구비할 수 있다. 이 구성은 더 효율적인 슬루 레이트의 조정을 허용한다.

또한, 데이터 전송 회로는 데이터 출력의 슬루 레이트를 조정하기 위하여 프리버퍼의 출력 로드 캐패시터를 구비할 수 있다. 이 구성은 더 효율적인 슬루 레이트 조정을 허용한다.

또한, 데이터 전송 회로는 데이터 출력선에 접속되며, 복수의 스위칭 소자들을 구비하여 그 스위칭 소자들에 의해 임피던스를 제어하는 또 다른 버퍼 회로; 각각은 또 다른 버퍼의 각 스위칭 소자들에 대응하고 또 다른 버퍼의 각 스위칭 소자들과 실질적으로 동일한 캐패시턴스를 갖는 복수의 대응 스위칭 소자들을 구비하는 또 다른 더미 버퍼; 및 임피던스 제어 신호에 따라서 또 다른 버퍼의 스위칭 소자들 사이 및 또 다른 더미 버퍼의 대응 스위칭 소자들 사이를 선택하되, 또 다른 버퍼의 선택된 스위칭 소자들에 대응하는 또 다른 더미 버퍼의 대응 스위칭 소자들은 선택하지 않는 반면 또 다른 버퍼의 선택되지 않은 스위칭 소자들에 대응하는 또 다른 더미 버퍼의 대응 스위칭 소자들을 선택하는 또 다른 선택 회로를 구비하되, 입력 데이터 및 출력 데이터는 제 1 논리 조건 및 제 2 논리 조건을 가지며, 제 2 전송 모드에서는, 버퍼의 선택된 스위칭 소자들은 제 1 논리 조건에서 데이터를 출력하도록 입력 데이터에 따라 온/오프 제어되고 또 다른 버퍼의 선택된 스위칭 소자들은 제 2 논리 조건에서 데이터를 출력하도록 입력 데이터에 따라 온/오프 제어된다. 이 구성은 논리 조건에 따라 안정된 데이터 전송을 허용한다.

제 1 전송 모드에서 또 다른 버퍼를 데이터 출력선과 분리시키는 것은 상기 데이터 전송 회로에서도 가능하다.

본 발명에 따른 또 다른 데이터 전송 회로는 제 1 전송 모드 및 제 2 전송 모드를 가지며 입력 데이터에 따라 출력 데이터를 데이터 출력선에 출력하며, 정전류원을 갖는 정전류 드라이버 및 데이터 출력선에 접속되어 있는 회로를 구비하는 데이터 전송 회로; 및 데이터 출력선에 접속되며, 복수의 스위칭 소자들을 구비하여 그 스위칭 소자들을 선택적으로 턴온시킴으로써 임피던스를 제어하는 임피던스 제어 회로를 구비하되, 제 1 전송 모드에서, 출력 데이터는 입력 데이터 및 임피던스 제어 회로의 임피던스에 기초하여 동작하는 정전류 드라이버로부터의 출력에 따라 출력되며, 제 2 전송 모드에서는, 입력 데이터에 따라 임피던스 제어 회로의 선택된 스위칭 소자들을 턴온/턴오프함으로써 출력 데이터를 출력한다. 이 구성은 어떠한 복수의 전송 모드들에서도 데이터를 양호한 상태로 전송할 수 있게 한다.

데이터 전송 회로의 출력 임피던스가 실질적으로 소정값이 되도록 임피던스 제어 회로의 스위칭 소자들을 선택하는 것은 상기 데이터 전송 회로에서도 가능하다. 이 구성은 데이터를 더 양호한 상태로 전송할 수 있게 한다.

출력 데이터의 출력 레벨이 실질적으로 소정값이 되도록 임피던스 제어 회로의 스위칭 소자들을 선택하는 것은 데이터 전송 회로에서도 가능하다. 이 구성은 데이터를 더 양호한 상태로 전송할 수 있게 한다.

또한, 데이터 전송 회로는 정전류 드라이버와 임피던스 제어 회로 사이에 저항 소자를 구비할 수 있다. 이 구성은 출력 레벨을 더 효율적으로 결정할 수 있게 한다.

또한, 데이터 전송 회로는 복수의 소자들을 데이터 출력선에 선택적으로 접속함으로써 데이터 출력선에 접속된 캐패시터를 조정하고, 선택된 스위칭 소자들에서의 캐패시턴스의 변화를 보상하도록 제어되는 캐패시터 조정 회로를 구비할 수 있다. 이 구성은 슬루 레이트의 제어에 기여한다.

또한, 상기 데이터 전송 회로에서, 캐패시터 조정 회로의 복수의 소자들은 대응 스위칭 소자들이며, 각 대응 스위칭 소자들은 각 복수의 스위칭 소자들에 대응하고 각 스위칭 소자들과 실질적으로 동일한 캐패시턴스를 가지며, 선택된 스위칭 소자들에 대응하는 대응 스위칭 소자들은 데이터 출력선과 분리되어 있는 반면 선택되지 않은 스위칭 소자들에 대응하는 대응 스위칭 소자들은 데이터 출력선에 접속된다. 이 구성은 더 효율적인 슬루 레이트의 제어를 허용한다.

또한, 데이터 전송 회로는, 데이터 출력선에 접속되며, 복수의 스위칭 소자들을 구비하여 그 스위칭 소자들을 선택적으로 온 (on) 상태로 설정함으로써 임피던스를 제어하는 또 다른 임피던스 제어 회로를 구비하되, 제 2 전송 모드에서, 임피던스 제어 신호와 또 다른 임피던스 제어 신호 중 선택된 하나는 입력 데이터의 논리 레벨에 따라 데이터를 데이터 출력선에 출력한다. 이 구성은 논리 조건에 따라 안정된 데이터 전송을 허용한다.

제 1 전송 모드에서 또 다른 임피던스 제어 회로를 데이터 출력선과 분리시키는 것은 데이터 전송 회로에서도 가능하다.

또한, 데이터 전송 회로는 입력 데이터에 따라 신호를 임피던스 제어 회로에 출력하는 프리버퍼를 구비할 수 있다. 이 구성은 더 안정된 데이터 전송을 허용한다.

데이터 전송 회로에서, 제 1 전송 모드의 전송 속도는 제 2 전송 모드의 전송 속도보다 더 신속할 수 있다. 이 구성은 회로 구조를 용이하게 한다.

본 발명에 따른 데이터 전송 방법은 제 1 전송 모드 및 제 2 전송 모드를 가지며, 입력 데이터에 따라 출력 데이터를 출력하는 데이터 전송 방법으로서, 제 1 전송 모드에서는, 임피던스 제어 신호에 따라 복수의 스위칭 소자들을 선택적으로온-상태로 설정하는 단계; 입력 데이터에 기초하여 정전류 드라이버를 제어하는 단계; 및 정전류 드라이버의 출력 및 스위칭 소자들의 온-상태 저항에 따라 출력 데이터를 출력하는 단계를 포함하며; 제 2 전송 모드에서는, 임피던스 제어 신호에 따라 복수의 스위칭 소자들로부터 선택된 스위칭 소자들을 선택하는 단계; 및 입력 데이터에 따라 선택된 스위칭 소자들을 턴온/턴오프시킴으로써 데이터를 출력하는 단계를 포함한다. 이 방법은 어떠한 복수의 전송 모드들에서도 데이터를 양호한 상태로 전송할 수 있게 한다.

또한, 데이터 전송 방법은 복수의 스위칭 소자들 중 선택되지 않은 스위칭 소자들에 대응하는 스위칭 소자들을 선택하여 데이터 출력의 슬루 레이트를 조정하여 실질적으로 동일한 캐패시턴스를 갖도록 하는 단계를 포함한다. 이 방법은 슬루 레이트의 제어에 기여한다.

이하, 본 발명의 상기 및 다른 목적들, 특징 및 이점들을 상세히 설명할 것이며, 첨부한 도면은 설명을 위해서 제시되었으므로 본 발명을 제한하려는 것으로 간주하지 않는다.

도 1 은 본 발명의 바람직한 실시형태에 따른 데이터 전송 회로를 나타낸 개략도.

도 2 는 본 발명의 바람직한 실시형태에 따른 데이터 전송을 나타낸 도면.

도 3 은 종래 기술에 따른 데이터 전송 회로를 나타낸 개략도.

도 4 는 종래 기술에 따른 데이터 전송을 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명 *

11 : H-메인 버퍼12 : L-메인 버퍼

13a, 13b, 13c, 13d : 임피던스 제어 단자16 : 프리버퍼

17 : 출력 패드18 : 피드백 캐패시터

19 : 저속 데이터 입력 단자20 : 접지선

21a, 21b, 21c, 21d : N채널 트랜지스터22 : 전송 게이트

23 : 인버터24 : 클램프 N채널 트랜지스터

26a, 26b, 26c, 26d : N채널 트랜지스터27 : L-더미 버퍼

28 : L-선택 회로29 : H-더미 버퍼

30 : H-선택 회로33 : 고속 데이터 입력 단자

35 : 정전류원36 : 정전류 드라이버

38 : 저항 소자39 : H/L 전송 스위치 회로

40 : 전송 속도 스위치 단자41 : 데이터 입력 단자

이하, 본 발명의 바람직한 실시형태를 도면을 참조하여 상세히 설명한다.

먼저, 도 1 을 참조하여, 이하, 본 발명의 바람직한 실시형태에 따른 데이터 전송 회로의 구성을 설명한다. 도 1 은 본 발명에 따른 데이터 전송 회로의 구성예를 개략적으로 도시한 것으로, 저속 전송용으로 CMOS 푸시/풀 타입 정전압 드라이버를 이용한 출력 버퍼 회로, 및 고속 전송용으로 정전류 드라이버를 이용한출력 버퍼 회로를 구비한다. 도 1 은 데이터 전송 회로의 실질적인 부분을 나타낸다. 본 실시형태에 따른 데이터 전송 회로는, 예를 들어, USB 2.0 제어기의 출력 버퍼에 적용되는 경우에 효율적이다. 데이터 전송 회로는 480 Mbps 의 전송 레이트를 갖는 고속 데이터 전송에서는 정전류 드라이버를 이용하며, 더 낮은 속도의 데이터 전송에서는 정전압 드라이버를 이용한다. 본 발명은 USB 의 적용에만 한정되지 않으며, 다양한 전송 장치들에 적용시킬 수 있다. 다음의 설명에서 P채널 트랜지스터들 및 N채널 트랜지스터들은 서로 교체될 수 있으며, 그 트랜지스터들의 온/오프 제어는 회로 구성에 따라서 변경된다.

도 1 에 도시된 바와 같이, 본 발명에 따른 데이터 전송 회로는 하이 논리 레벨을 출력하는 메인 버퍼 회로 (이하, 간략히 H-메인 버퍼라고 함; 11), H-메인 버퍼 (11) 용 더미 버퍼 회로 (이하, H-더미 버퍼라고 함; 29), 로우 논리 레벨을 출력하는 메인 버퍼 회로 (이하, L-메인 버퍼라고 함; 12), 및 L-메인 버퍼 (12) 용 더미 버퍼 회로 (이하, L-더미 버퍼라고 함; 27) 를 구비한다. 회로들은 출력 단자로서 출력 패드 (17) 를 구비하는 데이터 출력선에 접속된다.

또한, 본 발명에 따른 데이터 전송 회로는 H-메인 버퍼 (11) 과 H-더미 버퍼 (29) 사이를 스위칭하는 하이 레벨 선택 회로 (이하, 간략히 H-선택 회로라고 함; 30), 및 L-메인 버퍼 (12) 와 L-더미 버퍼 (27) 사이를 스위칭하는 로우 레벨 선택 회로 (이하, L-선택 회로라고 함; 28) 를 구비한다. 선택 회로들 (28 및 30) 은 구동 트랜지스터들을 선택하는 임피던스 제어 단자들 (13a, 13b, 13c, 및 13d) 를 구비한다.

데이터 전송 회로는 메인 버퍼들 (11 및 12) 를 구동하는 프리버퍼 (16), 및 데이터 출력선과 프리버퍼 (16) 의 출력 노드 사이에 접속된 피드백 캐패시터 (18) 를 더 구비한다. 또한, 데이터 전송 회로는 피드백 캐패시터 (18) 를 구비하지 않고 메인 버퍼 회로들 (11 및 12) 및 더미 버퍼 회로들 (27 및 29) 를 이용하여 출력 데이터의 슬루 레이트를 제어할 수 있다.

또한, 본 발명에 따른 데이터 전송 회로는 정전류 드라이버 (36), 고속 데이터 전송과 저속 데이터 전송 사이를 스위칭하는 전송 스위치 회로 (이하, H/L 전송 스위치 회로라고 함; 39), 및 저항 소자 (38) 을 구비한다.

L-메인 버퍼 (12) 에서는, 복수의 N채널 트랜지스터들 (21a, 21b, 21c, 및 21d) 가 출력 패드 (17) 과 접지선 (20) 사이에 접속된다.

각 N채널 트랜지스터들 (21a 내지 21d) 의 크기는 임피던스 제어 단자들 (13a 내지 13d) 에 입력되는 제어 신호들의 조합으로 최적의 출력 임피던스를 획득하기 위하여 제어 범위, 제어폭 등을 고려하여 결정한다. 데이터 전송 회로의 출력 임피던스가 실질적으로 소정값이 되도록 트랜지스터들을 선택한다. 예를 들어, 최적의 출력 임피던스를 위한 가중치에 의해 각 N채널 트랜지스터들 (21a 내지 21d) 에게 상이한 임피던스 값을 할당한다.

L-더미 버퍼 (27) 은 L-메인 버퍼 (12) 와 실질적으로 동일한 구성을 갖는다. 복수의 N채널 트랜지스터들 (26a, 26b, 26c, 및 26d) 는 접지선들 (20) 사이에 접속된다.

N채널 트랜지스터들 (26a 내지 26d) 는 각각 N채널 트래지스터들 (21a 내지21d) 와 실질적으로 동일한 크기들을 갖는다.

L-선택 회로 (28) 은 트랜지스터 선택 회로들 (50a, 50b, 50c, 및 50d) 를 구비한다. 각 트랜지스터 선택 회로들 (50a 내지 50d) 는 L-메인 버퍼 (12) 의 각 N채널 트랜지스터들 (21a 내지 21d) 는 물론 각 임피던스 제어 단자들 (13a 내지 13d) 에도 접속된다. 트랜지스터 선택 회로 (50a) 는 전송 게이트 (22) 와 L-메인 버퍼 (12) 에 접속된 클램프 N채널 트랜지스터 (24), 더미 버퍼용 전송 게이트 (31) 과 L-더미 버퍼 (27) 에 접속된 더미 버퍼용 클램프 N채널 트랜지스터 (32), 및 인버터 (23) 을 구비한다. 다른 트랜지스터 선택 회로들은 동일한 구성을 갖는다.

트랜지스터 선택 회로 (50a) 의 전송 게이트 (22) 는 임피던스 제어 단자 (13a) 에 입력되는 임피던스 제어 신호에 의해 제어된다. 전송 게이트 (22) 를 경유하여, 프리버퍼 (16) 은 L-메인 버퍼 (12) 의 N채널 트랜지스터 (21a) 의 게이트 전극에 접속된다. 클램프 N채널 트랜지스터 (24) 는 인버터 (23) 으로부터의 제어 신호에 의해 제어된다. 인버터 (23) 은 임피던스 제어 단자 (13a) 로부터의 임피던스 제어 신호를 반전하여 출력한다. N채널 트랜지스터 (24) 에 의해, N채널 트랜지스터 (21a) 의 게이트 전극은 접지선 (20) 에 클램프시킨다.

또한, 본 발명에 따른 데이터 전송 회로에서, 각 트랜지스터 선택 회로들 (50a 내지 50d) 는 L-더미 버퍼 (27) 의 각 N채널 트랜지스터들 (26a 내지 26d) 는 물론 각 임피던스 제어 단자들 (13a 내지 13d) 에 접속된다.

트랜지스터 선택 회로 (50a) 내의 더미 버퍼용 전송 게이트 (31) 은 임피던스 제어 단자 (13a) 에 입력되는 임피던스 제어 신호에 의해 제어된다. 더미 버퍼용 전송 게이트 (31) 을 경유하여, 프리버퍼 (16) 은 L-더미 버퍼 (27) 의 N채널 트랜지스터 (26a) 의 게이트 전극에 접속된다. 더미 버퍼용 클램프 N채널 트랜지스터 (32) 는 임피던스 제어 단자 (13a) 로부터의 제어 신호에 의해 제어된다. 더미 버퍼용 클램프 N채널 트랜지스터 (32) 에 의해, N채널 트랜지스터 (26a) 의 게이트 전극은 접지선 (20) 에 클램프시킨다.

트랜지스터 선택 회로 (50a) 내의 전송 게이트 (22) 및 더미 버퍼용 전송 게이트 (31) 은 임피던스 제어 신호들에 따라 교대로 턴온 또는 턴오프된다. 그에 따라, 프리버퍼 (16) 으로부터의 선택 회로들 (50a 내지 50d) 의 각 입력선들은 L-메인 버퍼 (12) 의 N채널 트랜지스터 또는 L-더미 버퍼 (27) 의 N채널 트랜지스터에 항상 접속되어 있다. 따라서, 프리버퍼 (16) 의 출력 노드에 결합된 게이트 전극의 캐패시턴스는 프리버퍼 (16) 의 로드 캐패시턴스를 일정하게 유지하기 위하여 일정한 상태로 남는다.

H-선택 회로 (30) 은 L-선택 회로 (28) 과 실질적으로 동일한 구성을 가지며, 트랜지스터 선택 회로들을 구비하는데, 각 트랜지스터 선택 회로는 H-메인 버퍼 (11) 의 각 P채널 트랜지스터들은 물론 각 임피던스 제어 단자들에도 접속된다.

또한, H-선택 회로 (30) 의 각 트랜지스터 선택 회로들은 H-더미 버퍼 (29) 의 각 P채널 트랜지스터들은 물론 각 임피던스 제어 단자들에도 접속된다.

L-선택 회로 (28) 의 경우와 같이, H-선택 회로 (30) 내의 P채널 트랜지스터용 전송 게이트 및 더미 버퍼용 전송 게이트는 임피던스 제어 신호들에 따라 교대로 턴온 또는 턴오프된다. 그에 따라, 프리버퍼 (16) 으로부터의 선택 회로들의 각 입력선들은 H-메인 버퍼 (11) 의 P채널 트랜지스터 또는 H-더미 버퍼 (29) 의 P채널 트랜지스터에 항상 접속되어 있다. 따라서, 프리버퍼 (16) 의 출력 노드에 결합된 게이트 전극의 캐패시턴스는 프리버퍼 (16) 의 로드 캐패시턴스를 일정하게 유지하기 위하여 일정한 상태로 남는다.

프리버퍼 (16) 은 인버터이다. 프리버퍼 (16) 은 입력된 데이터 신호를 반전시키고 반전된 신호를 L-선택 회로 (28) 및 H-선택 회로 (30) 의 전송 게이트에 출력한다. 피드백 캐패시터 (18) 은 출력 패드 (17) 로부터의 출력 신호의 급격한 에지를 방지하도록 프리버퍼 (16) 과 데이터 출력선 (37) 사이에 제공된다.

도 1 에 도시된 바와 같이, 정전류 드라이버 (36) 은 정전류원 (35) 및 P채널 트랜지스터 (34) 를 구비한다. 정전류원 (35) 의 한 끝은 P채널 트랜지스터 (34) 에 접속하고, 다른 끝은 전원선 (25) 에 접속한다. P채널 트랜지스터 (34) 의 드레인은 출력 패드 (17) 에 접속하고, 게이트 전극은 H/L 전송 스위치 회로 (39) 에 접속한다. 데이터 출력선 (37) 은 임피던스를 제어하기 위하여 저항 소자 (38) 및 L-메인 버퍼 (12)에 접속한다.

H/L 전송 스위치 회로 (39) 은 데이터 전송 속도를 변경하기 위한 전송 속도 스위치 단자 (40), 및 데이터가 입력되는 데이터 입력 단자 (41) 를 구비한다. H/L 전송 스위치 회로 (39) 는 고속 데이터 전송에서의 데이터가 입력되는 고속 데이터 입력 단자 (33), 및 저속 데이터 전송에서의 데이터가 입력되는 저속 데이터 입력 단자 (19) 를 더 구비한다. 고속 데이터 입력 단자 (33) 은 P채널 트랜지스터 (34) 에 접속하고, 저속 데이터 입력 단자 (19) 는 프리버퍼 (16) 에 접속한다.

이하, 본 발명의 실시형태에 따른 데이터 전송 회로의 동작들을 도 1 및 도 2 를 참조하여 설명한다. 도 2 의 타이밍도는 데이터 전송 회로의 동작들을 나타낸 것이다. 이하, 고속 데이터 전송에서의 동작들을 먼저 설명한 후, 저속 데이터 전송을 설명한다.

데이터 전송에서, 데이터 출력 임피던스의 원하는 값을 획득하도록 최적화된 제어 코드는 임피던스 제어 단자들 (13a, 13b, 13c, 및 13d) 로 입력된다. 제어 코드는 각각 임피던스 제어 단자들 (13a 내지 13d) 에 입력되는 논리 하이 또는 로우의 임피던스 제어 신호들로 이루어진다.

데이터를 고속으로 전송할 경우, 전송 속도를 제어하는 전송 속도 제어 신호가 전송 속도 스위치 단자 (40) 으로부터 입력되며, 모드는 고속 전송으로 설정된다. 그에 따라, 데이터 입력 단자 (41) 로부터의 데이터 입력은 고속 데이터 입력 단자 (33) 으로부터 출력된 후, P채널 트랜지스터 (34) 로 전송된다.

고속 데이터 전송에서, 전송 속도 스위치 단자 (40) 은 저속 데이터 입력 단자 (19) 을 논리 로우로 고정시키는 전송 속도 제어 신호를 수신한다. 그에 따라, 저속 데이터 입력 단자 (19) 는 항상 논리 로우로 고정된다. 만약 저속 데이터 입력 단자 (19) 가 논리 로우로 고정되면, L-메인 버퍼 (12) 및 L-더미 버퍼 (27) 이 턴온된다. 그에 따라, L-메인 버퍼 (12) 는 종단 저항 (terminating resistance) 의 일부로 이용할 수 있다.

저속 데이터 입력 단자 (19) 를 논리 로우로 고정시킴과 동시에, H-메인 버퍼 (11) 및 H-더미 버퍼 (29) 의 P채널 트랜지스터들을 턴오프시킨다. 그에 따라, 데이터 출력선 (37) 은 전원선 (25) 와의 접속이 단절되어, 데이터 출력선 (37) 에 전원 전압이 인가되지 않는다.

H-메인 버퍼 (11) 및 H-더미 버퍼 (29) 의 P채널 트랜지스터들이 동작하지 않기 때문에, 출력 패드 (17) 과 접지선 (20) 사이의 종단 저항값은 L-메인 버퍼 (12) 의 N채널 트랜지스터들 (21a 내지 21d) 과 저항 소자 (38) 의 온-상태 저항을 조합하여 결정한다. 따라서, 종단 저항값은 N채널 트랜지스터들 (21a 내지 21d) 과 저항 소자 (38) 의 온-상태 저항의 조합을 선택함으로써 최적화된다. 출력 단자 전압은 정전류원 (35) 로부터의 정전류값 및 L-메인 버퍼 (12) 의 N채널 트랜지스터들과 저항 소자 (38) 의 임피던스를 포함한 단자 저항에 의해 결정된다. 그에 따라, 저항 소자 (38) 의 제조 변동으로 인해 출력 진폭이 제품들간에 상이한 것을 방지하여, 출력 진폭의 출력 전위를 일정하게 유지한다.

L-메인 버퍼 (12) 의 N채널 트랜지스터들 (21a 내지 21d) 가 종단 저항으로 이용되는 동안, L-더미 버퍼 (27) 의 N채널 트랜지스터들 (26a 내지 26d) 는 종단 저항의 임피던스를 안정화시키는 것을 도와준다. 저속 전송에 대한 다음 설명에 나타낸 바와 같이, 만약 저속 데이터 입력 단자 (19) 가 논리 로우로 고정되면, L-메인 버퍼 (12) 또는 L-더미 버퍼 (27) 의 N채널 트랜지스터는 임피던스 제어 단자들 (13a 내지 13d) 에 입력되는 제어코드에 의해 선택된다.

따라서, 만약 L-메인 버퍼 (12) 의 N채널 트랜지스터 (21a) 가 제어 코드에의해 선택되면, 예를 들어, L-더미 버퍼 (27) 의 N채널 트랜지스터 (26a) 는 선택되지 않는다. 한편, 만약 N채널 트랜지스터 (21a) 가 선택되지 않으면, N채널 트랜지스터 (26a) 가 선택된다. 결과적으로, 출력 패드 (17) 과 접지선 (20) 사이의 종단 저항은 안정화된다. 또한, 일반적으로, L-메인 버퍼 (12) 의 N채널 트랜지스터들 (21a 내지 21d) 의 캐패시턴스는 피드백 캐패시터 (18) 보다 크기 때문에, 임피던스의 정확도를 증대시키기 위하여 N채널 트래지스터들을 최적화하고 피드백 캐패시터 (18) 를 조정함으로써 고속 전송에서 출력 임피던스의 안정되고 정확한 제어를 획득한다.

정전류 드라이버 (36) 의 정전류원 (35) 는 정전류를 공급한다. 전송 데이터가 데이터 입력 단자 (41) 에 입력될 때, 데이터는 고속 데이터 입력 단자 (33) 에 입력된 후, P채널 트랜지스터 (34) 의 게이트 전극에 입력된다. 만약 전송 데이터가 논리 하이를 나타내면 P채널 트랜지스터는 폐쇄되고, 전송 데이터가 논리 로우를 나타내면 개방된다. 따라서, 정전류는 P채널 트랜지스터 (34) 의 온/오프에 따라 흐른다. L-메인 버퍼 (12) 의 N채널 트랜지스터 및 저항 소자 (38) 의 임피던스와 함께 정전류도 고속 데이터 전송을 허용한다.

상술한 바와 같이, 정전류원 (35) 로부터의 안정된 정전류는 고속 데이터 전송을 가능하게 한다. L-메인 버퍼 (12) 의 N채널 트랜지스터들 (21a 내지 21d) 는 일정한 임피던스를 유지하기 위하여 단자 저항의 가변부 (variable part) 로서 이용할 수 있다. 출력 데이터의 출력 레벨이 실질적으로 소정값이 되도록 트랜지스터들을 선택한다. 따라서, 고속으로 전송된 데이터의 출력 전압 레벨이 일정하여, 적당한 데이터 전송을 획득하기 위하여 고속 데이터 전송에서의 출력 신호의 일정한 진폭을 유지할 수 있다.

비록 L-더미 버퍼 (27) 은 고속 데이터 전송을 위해 제거할 수 있지만, 임피던스의 안정화를 보장하기 위하여 제공하는 것이 바람직하다.

한편, 데이터를 저속으로 전송하는 경우, 전송 속도를 제어하는 전송 속도 제어 신호는 전송 속도 스위치 단자 (40) 으로부터 입력되며, 모드는 저속 전송으로 설정된다. 그에 따라, 데이터 입력 단자 (41) 로부터의 데이터 입력은 저속 데이터 입력 단자 (19) 로부터 출력된 후, 프리버퍼 (16) 에 전송된다.

저속 데이터 전송에서, 전송 속도 스위치 단자 (40) 은 고속 데이터 입력 단자 (33) 을 논리 하이로 고정시키는 전송 속도 제어 신호를 수신한다. 그에 따라, 고속 데이터 입력 단자 (33) 은 항상 논리 하이로 고정된다. 만약 고속 데이터 입력 단자 (33) 이 논리 하이로 고정되면, 전송 속도 제어 신호가 P채널 트랜지스터 (34) 를 턴오프시키는 선택 신호로서 정전류 드라이버 (36) 에 입력된다. 따라서, 정전류 드라이버 (36) 은 데이터 출력선 (37) 과의 접속을 단절시킨다. 이하 설명되는 바와 같이, 이 구성에서, 정전압 드라이버의 메인 버퍼들 (11 및 12) 는 저속 데이터 입력 단자 (19) 에 의해 교대로 턴온 또는 턴오프되어, 신호 레벨들로서의 전원 전위 및 접지 전위와 함께 출력 패드 (17) 로부터의 저속 전송 데이터를 출력한다.

예를 들어, 임피던스 제어 단자 (13a) 에 입력되는 임피던스 제어 신호가 논리 하이이면, 트랜지스터 선택 회로 (50a) 는 전송 게이트 (22) 를 개방한다.그에 따라, 구동 트랜지스터로서 트랜지스터 (21a) 를 선택하기 위하여 프리버퍼 (16) 으로부터의 반전된 데이터 신호를 L-메인 버퍼 (12) 의 N채널 트랜지스터 (21a) 에 전송하기 위해 프리버퍼 (16) 의 출력 전압을 릴리스한다. 그에 따라, 그 트랜지스터는 온/오프 제어된다.

N채널 트랜지스터 (21a) 가 선택되는 경우, 반전된 데이터는 전송 게이트 (22) 를 통하여 N채널 트랜지스터 (21a) 의 게이트 전극에 입력된다. 만약 저속 데이터 입력 단자 (19) 에 입력된 데이터가 로우 레벨이면, N채널 트랜지스터 (21a) 는 데이터 출력선 (37) 을 접지선 (20) 에 고정시키기 위해 게이트를 개방한다. 그에 따라, 출력 패드 (17) 로부터의 데이터 출력 전위는 접지선 (20) 의 접지 전위가 된다.

한편, 만약 데이터가 하이 레벨이면, N채널 트랜지스터 (21a) 는 게이트를 폐쇄함과 동시에, 데이터가 로우 레벨일 때 L-메인 버퍼의 N채널 트랜지스터는 게이트를 개방하는 경우와 같이, H-메인 버퍼 (11) 의 P채널 트랜지스터가 게이트를 개방한다. 그에 따라, 데이터 출력선 (37) 은 출력 패드 (17) 로부터의 데이터 출력의 전위를 전원선 (25) 의 전원 전위로 설정하기 위하여 전원선 (25) 에 클램프시킨다.

만약 L-메인 버퍼 (12) 의 구동 트랜지스터 (21a) 가 제어 코드 입력에 의해 선택되면, 대응 트랜지스터 (26a) 는 L-더미 버퍼 (27) 에서 선택되지 않는다. 만약 논리 하이의 임피던스 제어 신호가 임피던스 제어 단자 (13a) 에 입력되면, 트랜지스터 선택 회로 (50a) 는 더미 버퍼 (27) 를 위해 전송 게이트 (31) 을 폐쇄한다. 그에 따라, 프리버퍼 (16) 으로부터의 출력 전압은 L-더미 버퍼 (27) 과의 접속을 단절시킨다.

동시에, 트랜지스터 선택 회로 (50a) 내의 더미 버퍼용 클램프 N채널 트랜지스터 (32) 는 L-더미 버퍼 (27) 의 N채널 트랜지스터 (26a) 의 게이트 전극을 접지선 (20) 의 접지 전위로 고정시키기 위해 턴온된다. 그 후, N채널 트랜지스터 (26a) 는 구동 트랜지스터로 선택되지 않도록 턴오프된다.

한편, 만약 임피던스 제어 단자 (13a) 에 입력된 임피던스 제어 신호가 논리 로우이면, 트랜지스터 선택 회로 (50a) 는 전송 게이트 (22) 를 폐쇄한다. 그에 따라, 프리버퍼 (16) 으로부터의 출력 전압은 N채널 트랜지스터 (21a) 와의 접속을 단절시킨다. 동시에, 트랜지스터 선택 회로 (50a) 의 클램프 N채널 트랜지스터 (24) 는 N채널 트랜지스터 (21a) 의 게이트 전극을 접지선 (20) 의 접지 전위로 고정시키기 위해 턴온된다. 그에 따라, N채널 트랜지스터 (21a) 는 턴오프되어 구동 트랜지스터로 선택되지 않는다.

만약 L-메인 버퍼 (12) 의 트랜지스터 (21a) 가 제어 코드 입력에 의해 선택되지 않으면, L-더미 버퍼 (27) 의 N채널 트랜지스터 (26a) 가 선택된다. 논리 로우의 임피던스 제어 신호가 임피던스 제어 단자 (13a) 에 입력될 때, L-선택 회로 (28) 의 트랜지스터 선택 회로 (50a) 는 더미 버퍼를 위해 전송 게이트 (31) 을 개방한다. 그에 따라, 프리버퍼 (16) 으로부터의 출력 전압은 구동 트랜지스터로 선택된 N채널 트랜지스터 (26a) 에 인가된다.

상술한 바와 같이, 만약 L-더미 버퍼 (27) 의 N채널 트랜지스터가 선택되면,프리버퍼 (16) 의 캐패시턴스 (출력 로드 캐패시턴스) 는 L-메인 버퍼 (12) 의 N채널 트랜지스터들 (21a 내지 21d) 와 피드백 캐패시터 (18) 를 가산한 총 캐패시턴스이다. 따라서, 프리버퍼 (16) 의 출력 로드 캐패시턴스는 N채널 트랜지스터가 L-메인 버퍼 (12) 로부터 선택될 때 및 L-더미 버퍼 (27) 로부터 선택될 때와 동일한 값을 유지한다. 그에 따라, 슬루 레이트 제어는 물론 안정된 임피던스 제어가 출력 패드 (17) 로부터의 출력 데이터에 양호한 상태로 획득된다.

L-메인 버퍼 (12) 및 L-더미 버퍼 (27) 의 N채널 트랜지스터들은 전송 데이터가 로우 레벨일 때 구동한다. H-메인 버퍼 (11) 및 H-더미 버퍼 (29) 는 N채널 트랜지스터들이 구동할 때는 구동하지 않는다.

H-선택 회로 (30) 은 L-선택 회로 (28) 과 실질적으로 동일하게 동작한다. 예를 들어, 만약 임피던스 제어 단자 (13a) 에 입력된 임피던스 제어 신호가 논리 로우이면, H-선택 회로 (30) 은 H-메인 버퍼 (11) 이 아닌 H-더미 버퍼 (29) 로부터의 P채널 트랜지스터를 선택한다. 한편, 만약 임피던스 제어 신호가 논리 하이이면, H-더미 버퍼 (29) 가 아닌 H-메인 버퍼 (11) 로부터의 P채널 트랜지스터를 선택한다.

본 실시형태에 따른 데이터 전송 장치는 상술한 바와 같이 동작하며, 도 2 에 도시된 바와 같이, 데이터는 임피던스 제어 단자들에 입력된 제어 코드와 동기되어 출력 패드 (17) 로부터 출력된다. 이하, 구체적인 예를 도 2 를 참조하여 제시한다. 예를 들어, L-메인 버퍼 (12) 의 N채널 트랜지스터들 및 저항 소자 (38) 의 온-상태 저항의 조합에 의해 종단 저항을 최적화하기 위한 저항값은 50 Ω이다.

예를 들어, CODE-A 또는 CODE-B 의 제어 코드는 동작 온도의 시간적인 변동 또는 트랜지스터의 물리적인 특성의 변화를 보상하기 위하여 임피던스 제어 단자들에 입력된다. 임피던스 제어 단자에 입력된 코드는 CODE-A 에서 CODE-B 로 변경하고, L-메인 버퍼 (12) 또는 H-메인 버퍼 (11) 에서 선택된 트랜지스터들도 그에 따라 변경한다.

고속 전송에서, 고속 전송용 속도 스위치 신호는 도 2 에 도시된 전송 속도 스위치 단자 (40) 에 입력되며; 동시에, 데이터는 데이터 입력 단자 (41) 에 입력된다. 고속 데이터 입력 단자 (33) 은 데이터 입력 단자 (41) 에 입력된 전송 데이터와 동기되어 P채널 트랜지스터 (34) 를 턴온 또는 턴오프시킨다. 출력단자 전압은 정전류원 (35) 로부터의 정전류값 및 L-메인 버퍼 (12) 의 N채널 트랜지스터들과 저항 소자 (38) 의 임피던스를 포함한 종단 저항에 의해 결정된다. 예를 들어, 만약 20 mA 의 정전류원 (35) 가 이용되고 종단 저항을 최적화하기 위한 저항값이 50 Ω이라면, 입력 전송 데이터와 동기하여, 신호 레벨로서 1V/0V 의 단자 전압을 갖는 고속에서의 전송 데이터를 출력 패드 (17) 로부터 출력한다.

저속 전송에서, 저속 전송용 속도 스위치 신호는 도 2 에 도시된 전송 속도 스위치 단자 (40) 에 입력되며; 동시에, 데이터는 데이터 입력 단자 (41) 에 입력된다. 이 경우, H-메인 버퍼 (11) 및 H-더미 버퍼 (29) 의 P채널 트랜지스터들, 및 L-메인 버퍼 (12) 및 L-더미 버퍼 (27) 의 N채널 트랜지스터들은 전송 데이터의 하이 또는 로우 신호 레벨에 따라서 교대로 턴온 또는 턴오프된다. 트랜지스터들은 데이터 입력 단자 (41) 에 입력된 전송 데이터와 동기하여 교대로 턴온 또는 턴오프된다. 신호 레벨들로서 3V 의 전원 전압 및 0V 의 접지 전압을 갖는 저속에서의 전송 데이터를 출력 패드 (17) 로부터 출력한다.

상술한 바와 같이, 메인 버퍼 (11, 12) 또는 더미 버퍼 (29, 30) 는 임피던스 제어 단자에 입력되는 제어 코드의 레벨 (하이 또는 로우) 에 따라 선택되며, 프리버퍼 (16) 으로부터의 출력은 선택된 버퍼의 트랜지스터에 입력된다. 상술한 바와 같이, 프리버퍼 (16) 의 출력 로드 캐패시턴스는 메인 버퍼들 (11 및 12) 의 트랜지스터들과 피드백 캐패시터 (18) 를 가산한 총 캐패시턴스이기 때문에, 임피던스는 슬루 레이트를 조정하는 동안에도 안정적으로 유지된다. 따라서, 임피던스 제어 코드의 변경은 프리버퍼 (16) 의 출력 로드 캐패시턴스에 영향을 주지 않는다. 따라서, 도 2 에 도시된 바와 같이, 출력 패드 (17) 로부터의 안정된 슬루 레이트의 파형을 갖는 데이터의 연속적인 출력은, 예를 들어, 제어 코드가 CODE-A 에서 CODE-B 로 변경될 때 획득된다.

선택 회로들 (28 및 30) 을 제공하는 것은 도 3 에 도시된 종래의 데이터 전송 회로에서는 요구되지 않는, 더미 버퍼들 (27 및 29) 를 제어하기 위한 추가적인 전송 게이트들 (예를 들어, L-더미 버퍼 (27) 용 전송 게이트 (31)) 을 요구한다. 따라서, 비록 프리버퍼 (16) 의 출력 로드 캐패시턴스가 증대되더라도, 그 증대를 미리 고려하여 피드백 캐패시터 (18) 의 값을 최적화시키면 문제를 야기시키지 않는다. 피드백 캐패시터 (18) 은 용이하게 최적화되므로; 안정된 슬루 레이트의 파형을 갖는 데이터의 연속적인 출력을 허용하는 데이터 전송 회로를 용이하게 획득할 수 있다.

전술한 바와 같이, 본 발명의 실시형태에 따른 데이터 전송 회로에서, 메인 버퍼들 (11 및 12) 는 데이터를 저속으로 전송할 때 출력 임피던스를 최적화하기 위해 임피던스를 제어한다. 또한, 더미 버퍼들 (27 및 29) 은 프리버퍼 (16) 의 출력 로드 캐패시턴스를 변경하지 않고 저속 전송 데이터의 슬루 레이트를 적당히 제어하도록 한다. 따라서, 본 실시형태에 따른 데이터 전송 회로는 출력 임피던스와 슬루 레이트를 동시에 제어할 수 있다. 그에 따라, 출력 임피던스를 최적화하여 전송 데이터를 전송 경로에 양호한 상태로 출력하는 동시에 슬루 레이트를 최적화할 수 있다.

본 실시형태에 따른 데이터 전송 회로에서, 피드백 캐패시턴스 (18) 은 임피던스 제어 코드에 따라 출력 버퍼의 출력 임피던스를 최적화하는 동시에 최적화된 슬루 레이트로 정확한 파형을 유지시킬 수 있다. 또한, 전송 데이터의 출력 임피던스는, 제어 코드를 임피던스 제어 단자들에 입력함으로써 임피던스의 제어를 수행하므로, 용이하게 제어될 수 있다.

출력 임피던스 및 슬루 레이트의 연속적인 제어는 동작 온도의 시간적 변동 또는 트랜지스터의 물리적인 특성의 변화에 의해 영향받지 않는 적당한 데이터의 전송을 허용한다. 특히, 고속 데이터 전송에서 적당한 데이터 진폭을 갖는 데이터를 전송하는 데이터 전송 회로를 제공할 수 있다.

또한, 본 발명의 실시형태에 따른 데이터 전송 회로는 메인 버퍼들 (11 및 12) 의 크기 및 가중치를 변경할 수 있다. 따라서, 일반적으로, 피드백 캐패시터 (18) 보다 큰 메인 버퍼들 (11 및 12) 의 캐패시턴스를 최적화한 후, 프리버퍼 (16) 의 출력 로드 캐패시턴스를 조정하기 위하여 피드백 캐패시터 (18) 를 이용할 수 있다. 따라서, 프리버퍼 (16) 의 출력 로드 캐패시턴스는 최적화를 위해 소자 크기를 증대하지 않고 피드백 캐패시터 (18) 로 조정할 수 있다. 그에 따라, 전송 데이터의 슬루 레이트의 제어 정확도는 데이터를 양호한 상태로 전송하는 데이터 전송 회로를 획득하도록 개선된다.

또한, 본 실시형태에 따른 데이터 전송 회로에서, H/L 전송 스위치 회로 (39) 는 고속 전송과 저속 전송 사이를 스위치한다. 따라서, 제어 신호를 전송 속도 스위치 단자 (40) 에 입력함으로써 고속 전송 및 저속 전송을 용이하게 스위치한다.

또한, 데이터 전송 회로에서, 메인 버퍼 (12) 는 고속 전송에서의 임피던스를 안정화시킨다. 정전류원 (35) 는 P채널 트랜지스터 (34) 의 온/오프 상태에 따라 출력 데이터를 생성하기 위한 정전류를 공급한다. 따라서, 고속 전송에서, 양호한 상태로 안정된 진폭을 갖는 데이터를 출력할 수 있다. 또한, 더미 버퍼들 (27) 은 고속 데이터 전송에서의 임피던스를 안정화시키는 것을 도와준다.

상술한 바와 같이, L-메인 버퍼 (12) 는 정전류 드라이버를 이용한 출력 버퍼와 정전압 드라이버를 이용한 출력 버퍼에 의해 공유된다. 따라서, 전송 속도에 따라 정전류 드라이버와 정전압 드라이버 사이를 스위칭할 수 있는 전송 회로의 효율적인 구조를 획득한다.

본 실시형태에 따른 데이터 전송 회로는 출력 패드 (17) 에 접속된 입력 버퍼를 구비하는 인터랙티브 버퍼 (interactive buffer) 구성을 가질 수 있다. 또한, 데이터 전송 회로는 반대 논리 레벨 (opposite logic level) 을 병렬로 접속된 출력 패드 (17) 로 출력하는 버퍼를 구비하는 차동 버퍼 (differential buffer) 구성을 가질 수 있다.

전술한 바와 같이, 본 발명은 데이터 전송 회로, 반도체 집적 회로, 및 데이터를 양호한 상태로 전송하는 데이터 전송 방법을 제공한다.

이와 같이 설명한 본 발명으로부터, 본 발명의 실시형태들은 다양한 방식으로 변형될 수도 있다. 그 변형예들은 본 발명의 취지 및 범위로부터 벗어난 것으로 간주되지 않으며, 당업자에게 분명한 변형예들은 다음의 청구 범위내에 포함되도록 의도된다.

상술한 바와 같이, 본 발명에 따르면, 복수의 전송 모드를 지원할 수 있는 데이터 전송 회로 및 방법을 제공할 수 있다. 특히, 피드백 캐패시터 및 출력 로드 캐패시터를 구비하여 데이터 출력의 슬루 레이트를 효율적으로 조정할 수 있으며, 캐패시터 조정 회로를 구비하여 스위칭 소자들의 캐패시턴스의 변화를 보상할 수 있다. 따라서, 본 발명에 따른 데이터 전송 회로는 출력 임피던스와 슬루 레이트를 동시에 제어할 수 있다.

Claims (20)

1. 제 1 전송 모드 및 제 1 전송 모드보다 저속으로 데이터를 전송하는 제 2 전송 모드를 가지며, 입력 데이터에 따라 출력 데이터를 데이터 출력선에 출력하는 데이터 전송 회로에 있어서,

   정전류원 및 데이터 출력선에 접속된 회로를 구비하는 정전류 드라이버;

   상기 데이터 출력선에 접속되며, 복수의 스위칭 소자들을 구비하고 스위칭 소자들에 의해 임피던스를 제어하는 버퍼 회로;

   각각은 상기 버퍼의 각 스위칭 소자들에 대응하고 상기 버퍼의 각 스위칭 소자들과 실질적으로 동일한 캐패시턴스를 갖는 복수의 대응 스위칭 소자들을 구비하는 더미 버퍼; 및

   임피던스 제어 신호에 따라 상기 버퍼의 스위칭 소자들 사이 및 상기 더미 버퍼의 대응 스위칭 소자들 사이를 선택하되, 상기 버퍼의 선택된 스위칭 소자들에 대응하는 상기 더미 버퍼의 대응 스위칭 소자들을 선택하지 않는 반면, 상기 버퍼의 선택되지 않은 스위칭 소자들에 대응하는 상기 더미 버퍼의 대응 스위칭 소자들을 선택하는 선택 회로를 구비하되,

   제 1 전송 모드에서, 상기 선택 회로에 의해 선택된 버퍼의 선택된 스위칭 소자들은 온 또는 오프 상태로 설정되며, 상기 정전류 드라이버는 데이터를 출력하도록 입력 데이터에 따라 동작하며,

   제 2 전송 모드에서, 상기 선택 회로에 의해 선택된 버퍼의 선택된 스위칭소자들은 데이터를 출력하도록 입력 데이터에 따라 온/오프 제어되는 것을 특징으로 하는 데이터 전송 회로.
2. 제 1 항에 있어서,

   입력 데이터에 따라서 신호를 상기 버퍼에 출력하는 프리버퍼를 더 구비하는 것을 특징으로 하는 데이터 전송 회로.
3. 제 1 항에 있어서,

   데이터 출력의 슬루 레이트를 조정하는 피드백 캐패시터를 더 구비하는 것을 특징으로 하는 데이터 전송 회로.
4. 제 2 항에 있어서,

   데이터 출력의 슬루 레이트를 조정하기 위하여 상기 프리버퍼의 출력 로드 캐패시터를 더 구비하는 것을 특징으로 하는 데이터 전송 회로.
5. 제 1 항에 있어서,

   데이터 출력선에 접속되며, 복수의 스위칭 소자들을 구비하고 상기 스위칭 소자들에 의해 임피던스를 제어하는 또 다른 버퍼 회로;

   각각은 대응 스위칭 소자들은 상기 또 다른 버퍼의 각 스위칭 소자들에 대응하고 상기 또 다른 버퍼의 각 스위칭 소자들과 실질적으로 동일한 캐패시턴스를 갖는 복수의 대응 스위칭 소자들을 구비하는 또 다른 더미 버퍼; 및

   임피던스 제어 신호에 따라 상기 또 다른 버퍼의 스위칭 소자들 사이 및 상기 또 다른 더미 버퍼의 대응 스위칭 소자들 사이를 선택하되, 상기 또 다른 버퍼의 선택된 스위칭 소자들에 대응하는 상기 또 다른 더미 버퍼의 대응 스위칭 소자들을 선택하지 않는 반면, 상기 또 다른 버퍼의 선택되지 않은 스위칭 소자들에 대응하는 상기 또 다른 더미 버퍼의 대응 스위칭 소자들을 선택하는 선택 회로를 더 구비하되,

   입력 데이터 및 출력 데이터는 제 1 논리 조건 및 제 2 논리 조건을 가지며,

   제 2 전송 모드에서, 상기 버퍼의 선택된 스위칭 소자들은 상기 제 1 논리 조건에서 데이터를 출력하도록 입력 데이터에 따라 온/오프 제어되며, 상기 또 다른 버퍼의 선택된 스위칭 소자들은 제 2 논리 조건에서 데이터를 출력하도록 입력 데이터에 따라 온/오프 제어되는 것을 특징으로 하는 데이터 전송 회로.
6. 제 5 항에 있어서,

   제 1 전송 모드에서는, 상기 또 다른 버퍼는 데이터 출력선과 분리되는 것을 특징으로 하는 데이터 전송 회로.
7. 제 1 전송 모드 및 제 2 전송 모드를 가지며, 입력 데이터에 따라 출력 데이터를 데이터 출력선에 출력하는 데이터 전송 회로에 있어서,

   정전류원을 구비한 정전류 드라이버 및 데이터 출력선에 접속된 회로; 및

   데이터 출력선에 접속되며, 복수의 스위칭 소자들을 구비하고 상기 스위칭 소자들을 선택적으로 턴온시킴으로써 임피던스를 제어하는 임피던스 제어 회로를 구비하되,

   제 1 전송 모드에서는, 입력 데이터 및 임피던스 제어 회로의 임피던스에 기초하여 동작하는 정전류 드라이버로부터의 출력에 따라 출력 데이터를 출력하며,

   제 2 전송 모드에서는, 입력 데이터에 따라 임피던스 제어 회로의 선택된 스위칭 소자들을 턴온/턴오프시킴으로써 출력 데이터를 출력하는 것을 특징으로 하는 데이터 전송 회로.
8. 제 7 항에 있어서,

   상기 임피던스 제어 회로의 스위칭 소자들은, 데이터 전송 회로의 출력 임피던스가 실질적으로 소정값이 되도록 선택되는 것을 특징으로 하는 데이터 전송 회로.
9. 제 7 항에 있어서,

   제 1 전송 모드에서, 상기 임피던스 제어 회로의 스위칭 소자들은, 출력 데이터의 출력 레벨이 실질적으로 소정값이 되도록 선택되는 것을 특징으로 하는 데이터 전송 회로.
10. 제 7 항에 있어서,

    상기 정전류 드라이버와 상기 임피던스 제어 회로 사이에 저항 소자를 더 구비하는 것을 특징으로 하는 데이터 전송 회로.
11. 제 7 항에 있어서,

    복수의 소자들을 데이터 출력선에 선택적으로 접속함으로써 데이터 출력선에 접속된 캐패시터를 조정하며, 상기 선택된 스위칭 소자들에서의 캐패시턴스의 변화를 보상하도록 제어되는 캐패시터 조정 회로를 더 구비하는 것을 특징으로 하는 데이터 전송 회로.
12. 제 11 항에 있어서,

    상기 캐패시터 조정 회로의 복수의 소자들은 대응 스위칭 소자들이며, 각 대응 스위칭 소자들은 각 복수의 스위칭 소자들에 대응하고 각 스위칭 소자들과 실질적으로 동일한 캐패시턴스를 가지며,

    선택되지 않은 스위칭 소자들에 대응하는 대응 스위칭 소자들은 데이터 출력선에 접속되는 반면, 선택된 스위칭 소자들에 대응하는 대응 스위칭 소자들은 데이터 출력선과 분리되는 것을 특징으로 하는 데이터 전송 회로.
13. 제 1 항에 있어서,

    데이터 출력선에 접속되며, 복수의 스위칭 소자들을 구비하고 상기 스위칭 소자들을 온 (on) 상태로 선택적으로 설정함으로써 임피던스를 제어하는 또 다른임피던스 제어 회로를 더 구비하되,

    제 2 전송 모드에서, 임피던스 제어 회로와 또 다른 임피던스 제어 회로 중 선택된 하나는 입력 데이터의 논리 레벨에 따라 데이터를 데이터 출력선에 출력하는 것을 특징으로 하는 데이터 전송 회로.
14. 제 13 항에 있어서,

    제 1 전송 모드에서는, 상기 또 다른 임피던스 제어 회로가 데이터 출력선과 분리되는 것을 특징으로 하는 데이터 전송 회로.
15. 제 7 항에 있어서,

    입력 데이터에 따라 신호를 상기 임피던스 제어 회로에 출력하는 프리버퍼를 더 구비하는 것을 특징으로 하는 데이터 전송 회로.
16. 제 7 항에 있어서,

    상기 제 1 전송 모드의 전송 속도는 상기 제 2 전송 모드의 전송 속도보다 더 신속한 것을 특징으로 하는 데이터 전송 회로.
17. 제 1 전송 모드 및 제 2 전송 모드를 가지며, 입력 데이터에 따라 출력 데이터를 데이터 출력선에 출력하는 데이터 전송 회로에 있어서,

    제 1 전송 모드에서 데이터를 출력하며, 정전류원 및 입력 데이터에 응답하여 데이터를 출력하기 위하여 데이터 출력선에 접속된 회로를 구비한 정전류 드라이버;

    제 2 전송 모드에서 데이터를 출력하며, 입력 데이터에 응답하여 데이터를 출력하기 위하여 데이터 출력선에 접속된 복수의 스위칭 소자들을 구비한 정전압 드라이버; 및

    상기 정전압 드라이버의 출력 임피던스를 변경하기 위하여 복수의 스위칭 소자들을 선택적으로 활성화시키는 선택 회로를 구비하는 것을 특징으로 하는 데이터 전송 회로.
18. 제 17 항에 있어서,

    상기 선택 회로는 상기 제 1 전송 모드에서 상기 복수의 스위칭 소자들 중 적어도 하나를 턴온시키며, 상기 복수의 스위칭 소자들 중 상기 적어도 하나는 종단 저항으로서 동작하는 것을 특징으로 하는 데이터 전송 회로.
19. 제 1 전송 모드 및 제 2 전송 모드를 가지며, 입력 데이터에 따라 출력 데이터를 출력하는 데이터 전송 방법에 있어서,

    제 1 전송 모드에서는,

    임피던스 제어 신호에 따라 복수의 스위칭 소자들을 선택적으로 온-상태로 설정하는 단계;

    입력 데이터에 기초하여 정전류 드라이버를 제어하는 단계; 및

    정전류 드라이버의 출력 및 스위칭 소자들의 온-상태 저항에 따라 출력 데이터를 출력하는 단계를 포함하며,

    제 2 전송 모드에서는,

    임피던스 제어 신호에 따라 복수의 스위칭 소자들로부터 선택된 스위칭 소자들을 선택하는 단계; 및

    입력 데이터에 따라 선택된 스위칭 소자들을 턴온/턴오프하여 데이터를 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 전송 방법.
20. 제 19 항에 있어서,

    복수의 스위칭 소자들 중 선택되지 않은 스위칭 소자들에 대응하는 스위칭 소자들을 선택함으로써 데이터 출력의 슬루 레이트를 조정하고 실질적으로 동일한 캐패시턴스를 갖도록 하는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송 방법.