KR100943140B1 - 글로벌 입출력 라인의 제어장치 및 제어방법 - Google Patents

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본원 발명의 글로벌 입출력 라인의 제어장치는 다수 개의 글로벌 입출력(GIO) 라인 터미네이션부와, 데이터 전송 방법에 따라 상기 다수 개의 GIO 라인 터미네이션부 중 특정 GIO 라인 터미네이션부의 동작을 활성화시키는 제어신호를 생성하는 GIO 제어부를 포함하는 것을 특징으로 한다.
또한, 본원 발명은 글로벌 입출력(GIO) 터미네이션에 의하여 글로벌 입출력 라인을 제어하는 방법에 있어서, 데이터 전송 방법에 따라 다수 개의 GIO 라인 터미네이션부 중 특정 GIO 라인 터미네이션부의 동작을 활성화시키는 제어신호를 생성하는 단계를 포함하는 것을 특징으로 한다.
Figure R1020060112134
GIO 라인 터미네이션, 뱅크

Description

글로벌 입출력 라인의 제어장치 및 제어방법{Controller and control method of Global Input/Output line}
도 1은 본 발명이 적용되는 DRAM의 메모리 뱅크구조를 도시한 도면이다.
도 2는 본 발명이 적용되는 GIO 라인 터미네이션 회로를 도시한 도면이다.
도 3은 도 2의 GIO 라인 터미네이션 회로의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 GIO 제어장치를 도시한 도면이다.
도 5는 도 4의 로우 어드레스 처리부의 상세 구성을 도시한 회로도이다.
도 6a는 특정 GIO 라인 그룹을 선택하는 GIO 라인 그룹 선택부를 도시한 회로도 이다.
도 6b는 GIO 라인 그룹 선택 신호의 펄스폭을 단위화시키는 규준화부를 도시한 회로도이다.
도 6c는 규준화된 GIO 라인 그룹 선택신호의 폭을 일정부분 연장시키는 신호 연장부를 도시한 회로도이다.
도 7은 본원 발명의 일 실시예에 따른 회로의 동작을 도시한 파형도이다.
<도면의 주요부분에 대한 설명>
410: 로우 어드레스 처리부
420: GIO 제어부
430, 432, 434, 436: 제1 내지 제4 터미네이션부
본 발명은 글로벌 입출력 라인의 제어장치 및 제어방법에 관한 것으로서, 더욱 상세하게는 뱅크들간의 공유 라인인 글로벌 입출력(GIO: Global Input Output) 라인에 포함된 GIO 라인 터미네이션부를 GIO 라인그룹에 따라 제어할 수 있도록 구성하여 데이터 전송방법에 따라 일부분의 GIO 라인그룹에 대한 GIO 라인 터미네이션부만을 동작하도록 할 수 있는 글로벌 입출력 라인의 제어장치 및 제어방법에 관한 것이다.
일반적으로, 반도체메모리장치에서 사용되는 데이터라인은 그 위치에 따라 세그먼트 입출력 (SIO)라인, 로컬 입출력 (LIO)라인, 글로벌 입출력 (GIO) 라인 등으로 구분된다.
읽기 경로(Read Path)를 따라 각 IO 라인의 역할을 살펴보면, 칼럼선택신호에 의해 셀 비트 라인의 데이터가 증폭된 후 SIO 라인에 실리게 되며, SIO 라인에 실린 데이터는 셀 세그먼트 블럭들의 SIO 라인들을 공유하고 있는 LIO 라인에 실린다. LIO 라인에 실린 데이터는 통상적으로 리드 드라이버를 구동시켜 반전 증폭된 후 GIO 라인에 실리게 된다. 이러한 GIO 라인은 뱅크 공유 라인으로 각 뱅크들에 의해 드라이빙되며, GIO 라인의 데이터는 리시버에 의해 원하는 데이터 패드를 통해 출력됨으로써 읽기동작이 이루어진다.
그런데 상술한 구조에서는, 반도체 소자의 용량이 커짐에 따라 칩면적이 증가하여 GIO 라인 길이가 길어지게 되면, GIO 라인의 데이터가 풀스윙(Full Swing)으로 토글(Toggle)하게 되면서 신호의 지연이 커져 고속 동작이 어려워지며 인접한 다른 라인에 영향을 주는 커플링 노이즈(Coupling Noise)가 심하게 발생되는 문제가 있다. 이를 해결하기 위한 방법으로 GIO 라인 터미네이션(termination) 구조를 사용하는 방법이 있다(대한민국 등록특허 210-0631174).
상기 GIO 라인 터미네이션 구조는 글로벌 입출력 라인에 대한 데이터 출력장치의 구조를 개선하여 GIO 라인을 통해 전송되는 데이터의 스윙폭을 줄여줌으로써 고속의 데이터 전송이 가능하도록 해주며 인접 라인에 대한 커플링 노이즈를 감소시킨다.
다만, 상기 GIO 라인 터미네이션 구조를 사용함에 있어서, X16 제품의 경우에는 모든 GIO 라인을 사용하기 때문에 큰 문제가 없지만, X8 또는 X4의 경우에도 모든 GIO 라인을 터미네이션하고 있어서 불필요한 전력소모가 발생한다.
상술한 목적을 달성하기 위하여, 특정 GIO 라인 그룹을 각각 터미네이션 할수 있도록 GIO 라인 터미네이션부를 구분하여 구성하고, 데이터 전송방법에 따라 특정 GIO 라인 터미네이션부의 동작여부를 제어할 수 있는 글로벌 입출력 라인의 제어장치 및 제어방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본원 발명의 글로벌 입출력 라인의 제어장치는 다수 개의 글로벌 입출력(GIO) 라인 터미네이션부와, 데이터 전송 방법에 따라 상기 다수 개의 GIO 라인 터미네이션부 중 특정 GIO 라인 터미네이션부의 동작을 활성화시키는 제어신호를 생성하는 GIO 제어부를 포함하는 것을 특징으로 한다.
또한, 본원 발명은 글로벌 입출력(GIO) 터미네이션에 의하여 글로벌 입출력 라인을 제어하는 방법에 있어서, 데이터 전송 방법에 따라 다수 개의 GIO 라인 터미네이션부 중 특정 GIO 라인 터미네이션부의 동작을 활성화시키는 제어신호를 생성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명이 적용되는 DRAM의 메모리 뱅크구조를 도시한 도면이다.
1Gb 용량급의 메모리 뱅크구조를 도시한 것으로 상기 메모리 장치는 8개의 뱅크(BK0,BK1,...BK7), 뱅크와 뱅크를 연결하는 복수개의 GIO 라인, GIO 라인 사이에 접속된 복수 개의 GIO 라인 터미네이션부, DQ 페리부를 포함한다.
도면에 도시된 각 GIO 라인은 16개 라인을 포함하며, 따라서 각 GIO 라인 터미네이션부는 16개의 GIO 라인을 담당하게 된다.
한편, 각 데이터 입출력핀(DQ, 미도시됨)별로 순차적으로 4개 또는 8개의 데이터가 입력되면, 상기 DQ 페리부에서 Q0, Q1, Q2, Q3로 정렬되는데, 예를 들어 도면에 도시된 GIO_Q0123_U0~3의 의미는 UDQ0~3으로 입력된 16개의 데이터가 병렬로 나열된 16개의 라인을 의미한다.
이때, 종래기술에서 상기 GIO 라인 터미네이션부는 X16, X8 또는 X4로 사용되는 것과 상관없이 모든 GIO 라인을 터미네이션하도록 제어되고 있다. 이에 X8 또는 X4 형태로 사용되는 경우에는 터미네이션되는 GIO 라인을 변화시킬 수 있는 GIO 제어장치를 제공하고자 한다. 상기 GIO 제어장치의 설명에 앞서, GIO 라인 터미네이션 회로에 대해 살펴보기로 한다.
도 2는 본 발명이 적용되는 GIO 라인 터미네이션 회로를 도시한 도면이다.
GIO 라인 터미네이션부(220)뿐만 아니라, 리드 드라이버(210) 및 리시버(230)를 같이 도시하고 있다.
상기 리드 드라이버(210)는 입력단(IN)으로 인가되는 리드 데이터에 의해 구동되어 그 리드 데이터를 반전 증폭시켜 GIO 라인으로 출력한다. 이러한 리드 드라이버(210)는 CMOS 인버터로 전원전압(VDD)과 접지전압(VSS) 사이에 직렬 연결되며 게이트가 공통 연결되어 리드 데이터를 인가받는 PMOS 트랜지스터(P212)와 NMOS 트랜지스터(N212)를 포함한다.
GIO 라인 터미네이션부(220)는 GIO 라인상에 구비되며 터미네이션 신호에 따라 구동되어, 리드 드라이버(210)에 의해 GIO 라인에 리드 데이터가 드라이빙되기 전에 보다 상세하게는 리드 데이터가 리드 드라이버(210)의 입려단(IN)에 인가되기 전에 미리 GIO 라인의 전압 레벨을 일정 수준 상승시키거나 다운시켜 줌으로써 GIO 라인을 통해 전송되는 데이터의 스윙폭을 줄여준다.
이러한 GIO 라인 터미네이션부(220)는 로우 커런트 싱크부(222)와 하이 커런트 싱크부(224)를 구비한다.
로우 커런트 싱크부(222)는 GIO 라인이 "L"로 드라이빙 될 경우 리드 드라이버(210)의 NMOS 트랜지스터(N212)를 경유하는 커런트 싱크(Sink) 경로를 생성하여 드라이빙 되는 데이터의 스윙폭을 줄여준다. 이러한 로우 커런트 싱크부(222)는 전원전압(VDD)과 GIO 라인 사이에 직렬 연결되는 PMOS 트랜지스터(P224), PMOS 다이오드(P226) 및 저항(R1)을 포함하며, PMOS 트랜지스터(P224)의 게이트로 제 1 터이네이션 신호(/ENGIOTERM)가 인가된다.
하이 커런트 싱크부(224)는 GIO 라인이 "H"로 드라이빙 될 경우 리드 드라이버(210)의 PMOS 트랜지스터(P212)를 경유하는 커런트 싱크(Sink) 경로를 생성하여 드라이빙 되는 데이터의 스윙폭을 줄여준다. 이러한 하이 커런트 싱크부(224)는 GIO라인과 접지전압(VSS) 사이에 직렬 연결되는 저항(R2), NMOS 다이오드(N226), 및 NMOS 트랜지스터(N228)을 포함하며, NMOS 트랜지스터(N228)의 게이트로 제 2 터이네이션 신호(ENGIOTERM)가 인가된다.
리시버(230)는 GIO 라인을 통해 전송된 데이터에 의해 구동되어 그 데이터를 반전 증폭시켜 출력한다. 이러한 리시버(230)는 CMOS 인버터로 전원전압(VDD)과 접지전압(VSS) 사이에 직렬 연결되며 게이트가 공통 연결되어 GIO 라인과 연결되는 PMOS 트랜지스터(P232)와 NMOS 트랜지스터(N232)를 포함한다.
도 3은 도 2의 GIO 라인 터미네이션 회로의 동작을 설명하기 위한 타이밍도이다.
리드 드라이버(210)의 입력단(IN)에 리드 데이터가 인가되기 전에 먼저 제 1 터이네이션 신호(/ENGIOTERM)와 제 2 터미네이션 신호(ENGIOTERM)가 각각 "L" 및 "H"로 활성화된다. 제 1 터이네이터 신호(/ENGIOTERM)의 활성화로 로우 커런트 싱크(222)의 PMOS 트랜지스터(P224)가 턴온되고, 제 2 터미네이션 신호(ENGIOTERM)의 활성화로 하이 커런트 싱크(224)의 NMOS 트랜지스터(N228)이 동시에 턴온된다(Termination On). 이로써, GIO 라인의 전압은 전원전압(VDD) 보다는 낮고 접지전압(VSS) 보다는 높은 일정 레벨로 프리차지 된다.
다음에, 리드 드라이버(210)의 입력단(IN)에 리드 데이터가 인가되면, 그 데이터 값에 따라 PMOS 트랜지스터(P212) 또는 NMOS 트랜지스터(N212) 중 어느 하나가 턴온되어 리드 드라이버(210)와 GIO 라인 터미네이션부(220) 사이에 커런트 싱크 경로가 생성된다. 예컨대, 리드 드라이버(210)에 "H"의 리드 데이터가 인가되어 GIO 라인에 "L" 데이터가 드라이빙 되는 경우, NMOS 트랜지스터(N212)가 턴온되어 GIO 라인을 접지전압(VSS)과 연결시켜 줌으로써 로우 커런트 싱크부(220)와 리드 드라이버(210) 사이를 경유하는 커런트 싱크 경로(A)가 생성된다. 반면에, 리드 드라이버(210)에 "L"의 리드 데이터가 인가되어 GIO 라인에 "H" 데이터가 드라이빙 되는 경우, PMOS 트랜지스터(P212)가 턴온되어 GIO 라인을 전원전압(VDD)과 연결시켜 줌으로써 리드 드라이버(210)와 하이 커런트 싱크부(224) 사이를 경유하는 커런트 싱크 경로(B)가 생성된다. 이때, 터미네이션되는 전류의 양은 저항 R1, R2에 의해 제어된다.
이러한 커런트 싱크 경로에 의해, 리드 드라이버(210)에서 반전 증폭된 데이터에 의해 GIO 라인의 전압 레벨이 다시 전원전압 레벨로 상승하거나 접지전원 레벨로 하강되지 않고 GIO 라인 터미네이션부(220)에 의해 생성된 전압 레벨을 유지할 수 있도록 해준다. 이로써, 리드 드라이버(210)에서 반전된 후 GIO 라인에서 드라이빙되는 데이터는 풀스윙을 하지 않고, GIO 라인 터미네이션부(220)에 의해 생성된 레벨에서 스윙하게 된다. 따라서, 그 스윙폭이 작아지게 되어 빠른 신호 전달이 가능하게 되며, 데이터가 전달되는 동안 GIO 라인의 전압 레벨이 낮아 인접하는 라인에 대한 커플링 노이즈가 줄어들게 된다.
도 4는 본 발명의 일 실시예에 따른 GIO 제어장치를 도시한 도면이다.
상기 GIO 제어장치는 GIO 제어부(420)와 제1 내지 제4 GIO 라인 터미네이션부(430, 432, 434, 436)를 포함하며, 상기 GIO 제어부(420)로 입력되는 로우(Row) 어드레스 신호(RA<13>)를 처리하는 로우 어드레스 처리부(410)를 포함한다.
상기 GIO 제어부(420)는 데이터 전송 방법에 따라 상기 다수 개의 GIO 라인 터미네이션부 중 특정 GIO 라인 터미네이션부의 동작을 활성화시키는 제어신호를 생성하는데, 특히 로우 어드레스 신호(RA<13>)와 칼럼 어드레스 신호(CA<11>), 데이터 전송방법 선택신호(X8, X16) 및 단위 펄스신호(BST)를 입력받아 상기 네 개의 GIO 라인 터미네이션부(430, 432, 434, 436) 중 특정 GIO 라인 터미네이션부의 동작 여부를 제어하는 터미네이션 신호(ENGIOTERM)를 생성한다. 상기 제어부의 구체적인 구성은 추후에 살펴보기로 한다.
상기 제1 GIO 라인 터미네이션부(430)는 상기 GIO 제어부(420)에서 전송된 제1 터미네이션 신호(ENGIOTERM_U0~3)에 응답하여 데이터 입출력 패드(UDQ0~UDQ3)를 통해 입력된 16개의 데이터가 전송되는 GIO 라인(GIO_Q0_U<0:3>, GIO_Q1_U<0:3>, GIO_Q2_U<0:3>, GIO_Q3_U<0:3>)을 각각 터미네이션한다.
상기 제2 GIO 라인 터미네이션부(432)는 상기 GIO 제어부(420)에서 전송된 제2 터미네이션 신호(ENGIOTERM_U4~7)에 응답하여 데이터 입출력 패드(UDQ4~UDQ7)를 통해 입력된 16개의 데이터가 전송되는 GIO 라인(GIO_Q0_U<4:7>, GIO_Q1_U<4:7>, GIO_Q2_U<4:7>, GIO_Q3_U<4:7>)을 각각 터미네이션한다.
상기 제3 GIO 라인 터미네이션부(434)는 상기 GIO 제어부(420)에서 전송된 제3 터미네이션 신호(ENGIOTERM_L0~3)에 응답하여 데이터 입출력 패드(LDQ0~LDQ3)를 통해 입력된 16개의 데이터가 전송되는 GIO 라인(GIO_Q0_L<0:3>, GIO_Q1_L<0:3>, GIO_Q2_L<0:3>, GIO_Q3_L<0:3>)을 각각 터미네이션한다.
상기 제4 GIO 라인 터미네이션부(436)는 상기 GIO 제어부(420)에서 전송된 제4 터미네이션 신호(ENGIOTERM_L4~7)에 응답하여 데이터 입출력 패드(LDQ4~LDQ7)를 통해 입력된 16개의 데이터가 전송되는 GIO 라인(GIO_Q0_L<4:7>, GIO_Q1_L<4:7>, GIO_Q2_L<4:7>, GIO_Q3_L<4:7>)을 각각 터미네이션한다.
상기 각 터미네이션부는 앞서 도 2에서 설명한 터미네이션 회로를 각각 네개씩 포함하고 있으며, 각 터미네이션 신호에 의해 제어된다.
도 5는 도 4의 로우 어드레스 처리부(410)의 상세 구성을 도시한 회로도이다.
상기 로우 어드레스 처리부(410)는 다수개의 뱅크 중 특정 뱅크에 대한 카스명령 신호 (CASP , 리드 혹은 라이트 명령이 인가되는 순간 인에이블되는 펄스 형태의 신호)와 특정 뱅크에 대한 블록 어드레스 신호(BX13)를 입력받아 상기 로우 어드레스 신호(RA<13>)를 생성한다. 상기 로우 어드레스 처리부(410)는 상기 카스 명령 신호(CASP)에 의해 블록 어드레스 신호(BX13)의 전달 여부가 제어되는 어드레스 신호 저장부(510, 512,..., 518)와 상기 각 저장부(510, 512,..., 518)에서 출력된 신호를 임시저장하는 래치부(530)를 포함한다.
상기 어드레스 신호 저장부(510)는 상기 카스 명령 신호(CASP<0>)에 의하여 제어되는 전달게이트(TG510), 상기 전달게이트(TG510)와 연결된 블록 어드레스 신호(BX13<0>)의 입력단을 포함한다. 또한, 상기 카스 명령 신호(CASP<0>)를 반전시켜 상기 전달게이트(TG510)의 게이트로 인가하는 인버터(IV510)를 포함한다. 따라서, 상기 카스 명령 신호(CASP<0>)가 하이레벨이 되면 상기 블록 어드레스 신호(BX13<0>)가 그대로 래치부(530)로 전달된다.
나머지 어드레스 신호 저장부(512, 514,...518)도 각각 카스 명령 신호(CASP<0>,...CASP<7>)에 따라 블록 어드레스 신호(BX13<0>,...BX13<7>)를 각각 전달한다.
도 6a, 6b, 6c 는 본 발명의 일실시예에 따른 GIO 제어부(420)의 구체적인 구성블록들을 각각 도시한 회로도로서, 도 6a는 상기 로우 어드레스 신호(RA<13>), 칼럼 어드레스 신호(CA<11>) 및 데이터 전송방법 선택신호(X8, X16)를 입력으로 하여 특정 GIO 라인 그룹을 선택하는 GIO 라인 그룹 선택부를 도시하고 있다.
상기 GIO 라인 그룹 선택부는 칼럼 어드레스 신호(CA<11>)와 데이터 전송방법 선택신호(/(X8+X16))를 입력으로 하는 부정 논리곱(NAND) 게이트(NA610), 로우어드레스 신호(RA<13>), 데이터 전송방법 선택신호(/X16)를 입력으로 하는 부정 논리곱 게이트(NA612), 상기 부정 논리곱 게이트(NA610)의 출력신호와 데이터 전송방 법 선택신호(/(X8+X16))를 입력으로 하는 부정 논리곱 게이트(NA614) 및 상기 부정 논리곱 게이트(NA612)의 출력신호와 데이터 전송방법 선택신호(/X16)를 입력으로 하는 부정 논리곱 게이트(NA616)를 포함한다. 또한, 상기 부정 논리곱 게이트(NA610)와 부정 논리곱 게이트(NA612)의 출력신호를 입력으로 하는 부정 논리곱 게이트(NA620), 상기 부정 논리곱 게이트(NA614)와 부정 논리곱 게이트(NA612)의 출력신호를 입력으로 하는 부정 논리곱 게이트 (NA622), 상기 부정 논리곱 게이트(NA610)와 부정 논리곱 게이트(NA616)의 출력신호를 입력으로 하는 부정 논리곱 게이트 (NA624)및 상기 부정 논리곱 게이트(NA614)와 부정 논리곱 게이트(NA616)의 출력신호를 입력으로 하는 부정 논리곱 게이트(NA626)와 각 부정 논리곱 게이트(NA620, NA622, NA624, NA626)의 출력을 반전시켜 출력하는 인버터(IV620, IV622, IV624, IV626)를 포함한다.
상기와 같은 구성에 의해서 상기 데이터 전송방법 선택신호(X8, X16)에 의해 몇 개의 GIO 라인 그룹이 선택될 것인지 결정된다. 즉 상기 선택신호가 모두 로우 레벨을 갖는다면 X4 형태로 판단하고 하나의 GIO 라인 그룹만이 선택되고, 선택신호(X8)만 하이레벨인 경우에는 두 개의 GIO 라인 그룹이 선택되며, 선택신호(X16)이 하이레벨인 경우에는 네 개의 GIO 라인 그룹이 모두 선택된다.
또한, 상기 로우 어드레스 신호(RA<13>) 및 칼럼 어드레스 신호(CA<11>)에 의해 어떠한 GIO 라인 그룹이 선택될 것인지 결정된다. 즉, 상기 데이터 전송방법 선택신호(X8, X16)에 하나의 GIO 라인 그룹만이 선택될 경우 상기 네 개의 GIO 라인 그룹(GIO_U0~3, GIO_U4~7, GIO_L0~3, GIO_L4~7) 중 어떤 그룹이 선택될지 결정 되며, 두 개의 GIO 라인 그룹이 선택될 경우에도 마찬가지이다.
본원 발명에서는 상기 데이터 전송방법 선택신호(X8)가 하이레벨이 되는 경우 상기 로우 어드레스 신호(RA<13>)에 의하여 GIO 라인 그룹(GIO_U0~3, GIO_U4~7) 또는 GIO 라인 그룹(GIO_L0~3, GIO_L4~7)이 터미네이션된다.
상기 데이터 전송방법 선택신호(X8, X16)가 모두 로우레벨이 되는 경우, 즉 X4 형태로 데이터가 전송되는 경우에는 상기 로우 어드레스 신호(RA<13>)에 의하여 GIO 라인 그룹(GIO_U0~3, GIO_U4~7) 또는 GIO 라인 그룹(GIO_L0~3, GIO_L4~7)이 터미네이션 될 것인지 선택되며, 칼럼 어드레스 신호(CA<11>)에 의하여 GIO 라인 그룹(GIO_U0~3) 또는 GIO 라인 그룹(GIO_U4~7)이 선택되거나, GIO 라인 그룹(GIO_L0~3) 또는 GIO 라인 그룹(GIO_L4~7)이 선택된다.
한편, 상기 GIO 제어부는 GIO 라인 그룹 선택부의 출력신호의 펄스 폭을 제어하는 펄스폭 조정부(미도시됨)를 포함한다. 상기 펄스폭 조정부는 상기 GIO 라인 그룹 선택부의 출력 신호의 펄스 폭을 규준화하는 규준화부(도 6b에 도시)와, 상기 규준화부의 출력신호를 일정시간만큼 연장시키는 신호 연장부(도 6c에 도시)를 포함한다.
도 6b는 상기 GIO 라인 그룹 선택 신호의 펄스폭을 단위화시키는 규준화부를 도시한 회로도이다.
상기 규준화부는 상기 GIO 라인 그룹 선택부의 출력신호와 소정의 펄스폭을 가진 펄스신호에 응답하여 상기 GIO 라인 그룹 선택부의 출력신호의 펄스폭을 상기 펄스신호의 펄스폭에 규준화시킨다.
상기 규준화부는 상기 GIO 라인 그룹 선택신호(GIO_U0~3)와 단위 펄스 신호(BST)를 입력으로 하는 부정 논리곱 게이트(NA630), GIO 라인 그룹 선택신호(GIO_U4~7)와 단위 펄스신호(BST)를 입력으로 하는 부정 논리곱 게이트(NA632), GIO 라인 그룹 선택신호(GIO_L0~3)와 단위 펄스신호(BST)를 입력으로 하는 부정 논리곱 게이트(NA634), GIO 라인 그룹 선택신호(GIO_L4~7)와 단위 펄스신호(BST)를 입력으로 하는 부정 논리곱 게이트(NA636)을 포함하며, 상기 각 부정 논리곱 게이트(NA630, NA632, NA634, NA636)의 출력을 반전시키는 인버터(IV630, IV632, IV634, IV636)을 포함한다.
상기와 같은 구성에 따라, 일정치 않은 펄스폭을 가진 GIO 라인 그룹 선택신호들의 펄스폭을 미리 특정된 펄스폭을 가지는 단위 펄스신호(BST)의 펄스폭 만큼 규준화할 수 있다. 이때의 출력신호를 규준화된 GIO 라인 그룹 선택신호(GIO_U0~3_BST, GIO_U4~7_BST,GIO_L0~3_BSTGIO_L4~7_BST)라고 한다.
도 6c는 상기 규준화된 GIO 라인 그룹 선택신호의 폭을 일정부분 연장시켜 터미네이션 신호를 출력하는 신호 연장부를 도시한 회로도이다.
상기 신호 연장부는 상기 규준화된 GIO 라인 그룹 선택신호(GIO_U0~3_BST, GIO_U4~7_BST,GIO_L0~3_BSTGIO_L4~7_BST)의 레벨을 각각 반전시키는 인버터(IV640, IV642, IV644, IV646), 상기 각 인버터(IV640, IV642, IV644, IV646)의 출력신호를 일정시간 지연시키는 지연부(640, 642, 644, 646), 상기 각 인버터(IV640, IV642, IV644, IV646)의 출력신호 및 상기 각 지연부(640, 642, 644, 646)의 출력신호를 입력으로 하는 부정 논리곱 게이트(NA650, NA652, NA654, NA656)를 포함한다.
상기와 같은 구성에 따라, GIO 라인 그룹 선택신호를 반전시킨 신호와 상기 반전시킨 신호를 일부 지연시킨 신호를 부정 논리곱 하게 되므로, 그 출력신호는 양신호가 모두 로우 레벨이거나 레벨이 상이할 때 하이 레벨을 갖게 되며, 양신호가 모두 하이 레벨일때는 로우 레벨을 갖게 된다. 이때, 양신호는 지연된 시간만큼의 차이는 있을 뿐 펄스의 형태는 동일하므로, 원래 입력된 GIO 라인 그룹 선택신호의 펄스폭을 상기 지연시간만큼 연장하게 된다.
도 7은 상기와 같은 본원 발명의 구성에 따른 회로의 동작을 도시한 파형도이다.
클럭신호에 동기되어 뱅크(1, 3)에 대한 액티브신호(ACT<1>, ACT<3>)와 리드신호(RD<1>, RD<3>)가 인가된다. 이때, 도시되지는 않았지만, 데이터 전송방법 선택신호(X8, X16)는 모두 로우레벨로서 데이터 전송방법은 X4로 결정된다.
상기 블록어드레스 신호(BX13<1>)는 액티브신호(ACT<1>)에 맞춰 하이레벨로 천이되고, 상기 블록어드레스 신호(BX13<3>)는 액티브신호(ACT<3>)에 맞춰 로우레벨로 천이된다. 또한, 각 뱅크에 대한 어드레스 신호(CASP<1>, CASP<3>)가 상기 리드신호(RD<1>, RD<3>)에 맞춰 하이 레벨의 펄스를 갖는다.
한편, 상기 로우 어드레스 처리부(410)는 상기 블록 어드레스 신호(BX13<1>)와 어드레스 신호(CASP<1>)를 입력받아 하이레벨로 천이되는 로우 어드레스 신 호(RA<13>)를 출력하며, 이 신호는 블록 어드레스 신호(BX13<3>)와 어드레스 신호(CASP<3>)에 의해 로우레벨로 다시 천이된다.
칼럼 어드레스 신호(CA<11>)은 상기 로우 어드레스 신호(RA<13>)와 반전형태의 신호를 갖고있다.
이때, 상기 로우 어드레스 신호(RA<13>)는 하이레벨, 칼럼 어드레스 신호(CA<11>)는 로우레벨, 데이터 전송방법 선택신호(X8, X16)는 모두 로우레벨이므로 상기 도 6a의 GIO 라인 그룹 선택부는 제 3 터미네이션부를 동작시키는 신호(GIO_L0~3)를 하이레벨로 천이시킨다. 이후, 상기 로우 어드레스 신호(RA<13>)는 로우레벨, 칼럼 어드레스 신호(CA<11>)는 하이레벨로 천이되면서 상기 GIO 라인 그룹 선택부는 제 2 터미네이션부를 동작시키는 신호(GIO_U4~7)를 하이레벨로 천이시킨다.
다음으로, 상기 규준화부는 상기 GIO 라인 그룹 선택신호(GIO_L0~3, GIO_U4~7)를 상기 단위 펄스 신호(BST)에 대하여 각각 규준화시킨 신호(GIO_L0~3_BST, GIO_U4~7_BST)를 생성한다.
다음으로, 상기 신호 연장부는 상기 규준화 시킨 신호(GIO_L0~3_BST, GIO_U4~7_BST)를 일정시간만큼 연장시킨 제3 터미네이션 신호(ENGIOTERM_L0~3)와 제2 터미네이션 신호(ENGIOTERM_U4~7)를 생성한다.
상기와 같이 GIO 제어부는 특정 어드레스 신호와 데이터전송방법 선택신호를 입력받아 특정 GIO 라인을 터미네이션할 것인지 여부를 제어할 수 있게 된다.
상술한 본원 발명의 구성에 따라, 데이터 전송방법이 X4, X8 인 경우에는 GIO 라인 전체를 터미네이션 하지 않고 일부 GIO 라인만 터미네이션하도록 제어할 수 있게 되며, 이에 따라 모든 GIO 라인을 터미네이션 하도록 구성한 제어장치와 비교할 때 불필요한 전력소모를 감소시킬수 있는 효과가 있다.

Claims (29)

  1. 다수 개의 글로벌 입출력(GIO) 라인 터미네이션부와,
    한번에 입출력되는 데이터의 비트수에 따라 구분되는 데이터 전송 방법에 따라 상기 다수 개의 GIO 라인 터미네이션부 중 특정 GIO 라인 터미네이션부의 동작을 활성화시키는 제어신호를 생성하는 GIO 제어부를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어장치.
  2. 제1항에 있어서, 상기 각 GIO 라인 터미네이션부는 글로법 입출력 라인에 데이터가 구동되기 전에 상기 GIO 라인의 전압레벨을 일정 수준 상승시키거나 하강시키는 것을 특징으로 하는 글로벌 입출력 라인의 제어장치.
  3. 제1항에 있어서, 카스 명령신호에 의하여 다수 개의 뱅크 중 특정 뱅크에 대한 블록 어드레스 신호의 출력을 제어하는 방식으로 로우 어드레스 신호를 출력하여 상기 GIO 제어부에 제공하는 로우 어드레스 처리부를 더 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어장치.
  4. 제1항에 있어서, 상기 GIO 제어부는 칼럼 어드레스 신호, 로우 어드레스 신호 및 데이터 전송 방법 선택신호에 응답하여 상기 다수 개의 GIO 라인 터미네이션부 중 특정 GIO 라인 터미네이션부의 동작을 활성화시키는 제어신호를 생성하는 것을 특징으로 하는 글로벌 입출력 라인의 제어장치.
  5. 제3항에 있어서, 상기 로우 어드레스 처리부는 상기 카스 명령 신호에 응답하여 상기 블록 어드레스 신호를 전달하는 전달게이트를 포함하는 다수의 어드레스 신호 저장부와,
    상기 어드레스 신호 저장부의 출력을 임시저장하는 래치부를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어장치.
  6. 제4항에 있어서, 상기 데이터 전송 방법 선택신호는 X4, X8 또는 X16 형태 중 어느 하나의 형태로 데이터 전송방법을 결정하는 것을 특징으로 하는 글로벌 입출력 라인의 제어장치.
  7. 제6항에 있어서, 상기 GIO 제어부는 상기 데이터 전송 방법 선택 신호가 X4의 형태로 데이터 전송방법을 결정하는 신호인 경우 상기 다수 개의 GIO 라인 터미네이션부 중 하나의 GIO 라인 터미네이션부의 동작을 활성화시키는 제어신호를 생성하는 것을 특징으로 하는 글로벌 입출력 라인의 제어장치.
  8. 제6항에 있어서, 상기 GIO 제어부는 상기 데이터 전송 방법 선택 신호가 X8의 형태로 데이터 전송방법을 결정하는 신호인 경우 상기 다수 개의 GIO 라인 터미네이션부 중 두 개의 GIO 라인 터미네이션부의 동작을 활성화시키는 제어신호를 생성하는 것을 특징으로 하는 글로벌 입출력 라인의 제어장치.
  9. 제1항에 있어서, 상기 GIO 제어부는 칼럼 어드레스 신호, 로우 어드레스 신호 및 데이터 전송 방법 선택신호에 응답하여 특정 GIO 라인 그룹의 터미네이션 여부를 선택하는 신호를 출력하는 GIO 라인 그룹 선택부와,
    상기 GIO 라인 그룹 선택부의 출력신호의 펄스 폭을 제어하는 펄스폭 조정부를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어장치.
  10. 제9항에 있어서, 상기 GIO 라인 그룹 선택부는 상기 칼럼 어드레스 신호와 특정 데이터 전송 방법 선택신호를 부정 논리합(NOR)한 신호를 입력으로 하는 제1 부정논리곱 게이트와,
    상기 로우 어드레스 신호와 특정 데이터 전송 방법 선택신호를 반전시킨 신호를 입력으로 하는 제2 부정 논리곱 게이트와,
    상기 제1 부정 논리곱 게이트의 출력신호와 상기 특정 데이터 전송 방법 선택신호를 부정 논리합한 신호를 입력으로 하는 제3 부정 논리곱 게이트와,
    상기 제2 부정 논리곱 게이트의 출력신호와 상기 특정 데이터 전송 방법 선택신호를 반전시킨 신호를 입력으로 하는 제4 부정 논리곱 게이트를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어장치.
  11. 제10항에 있어서, 상기 GIO 라인 그룹 선택부는 상기 제1 부정 논리곱 게이트의 출력신호와 상기 제2 부정 논리곱 게이트의 출력신호를 입력으로 하는 제5 부정 논리곱 게이트와,
    상기 제2 부정 논리곱 게이트의 출력신호와 상기 제3 부정 논리곱 게이트의 출력신호를 입력으로 하는 제6 부정 논리곱 게이트와,
    상기 제1 부정 논리곱 게이트의 출력신호와 상기 제4 부정 논리곱 게이트의 출력신호를 입력으로 하는 제7 부정 논리곱 게이트와,
    상기 제3 부정 논리곱 게이트의 출력신호와 상기 제4 부정 논리곱 게이트의 출력신호를 입력으로 하는 제8 부정 논리곱 게이트와
    상기 제5 내지 제8 부정 논리곱 게이트를 각각 반전시켜 출력하는 제1 내지 제4 인버터를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어장치.
  12. 제9항에 있어서, 상기 펄스폭 조정부는 상기 GIO 라인 그룹 선택부의 출력신호의 펄스 폭을 규준화하는 규준화부와,
    상기 규준화부의 출력신호를 일정시간만큼 연장시키는 신호 연장부를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어장치.
  13. 제12항에 있어서, 상기 규준화부는 상기 GIO 라인 그룹 선택부의 출력신호와 소정의 펄스폭을 가진 펄스신호에 응답하여 상기 GIO 라인 그룹 선택부의 출력신호의 펄스폭을 상기 펄스신호의 펄스폭에 규준화시키는 것을 특징으로 하는 글로벌 입출력 라인의 제어장치.
  14. 제12항에 있어서, 상기 규준화부는 상기 GIO 라인 그룹 선택부의 각각의 출력 신호와 소정의 펄스폭을 가진 펄스 신호를 입력으로 하는 다수개의 부정 논리곱 게이트와,
    상기 부정 논리곱 게이트의 출력 신호를 각각 반전시키는 다수개의 인버터를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어장치.
  15. 제12항에 있어서, 상기 신호 연장부는 상기 규준화부의 각 출력신호를 반전시키는 다수개의 인버터와,
    상기 인버터의 각 출력신호를 일정시간 지연시키는 다수개의 지연부와,
    상기 인버터의 출력신호와 지연부의 출력신호를 각각 입력으로 하는 다수개의 부정논리곱 게이트를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어장치.
  16. 다수개의 글로벌 입출력(GIO) 라인 터미네이션 각각의 동작 여부를 제어하는 방법에 있어서,
    한번에 입출력되는 데이터의 비트수에 따라 구분되는 데이터 전송 방법에 따라 상기 GIO 라인 터미네이션부들 중 특정 GIO 라인 터미네이션부의 동작을 활성화시키는 제어신호를 생성하는 단계를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어방법.
  17. 제16항에 있어서, 카스 명령신호에 의하여 다수 개의 뱅크 중 특정 뱅크에 대한 블록 어드레스 신호의 출력을 제어하여 로우 어드레스 신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어방법.
  18. 제16항에 있어서, 상기 제어신호를 생성하는 단계는 칼럼 어드레스 신호, 로우 어드레스 신호 및 데이터 전송 방법 선택신호를 전송받아 다수 개의 GIO 라인 터미네이션부 중 특정 GIO 라인 터미네이션부의 동작을 활성화시키는 제어신호를 생성하는 단계를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어방법.
  19. 제17항에 있어서, 상기 로우 어드레스 신호를 출력하는 단계는 각 뱅크별 카스 명령 신호에 응답하여 제어되는 다수 개의 전달게이트를 통해 상기 블록 어드레스 신호를 각각 출력하는 단계와,
    상기 출력된 블록 어드레스 신호를 임시저장하는 래치 단계를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어방법.
  20. 제18항에 있어서, 상기 데이터 전송 방법 선택신호는 X4, X8 또는 X16 형태 중 어느 하나의 형태로 데이터 전송방법을 결정하는 것을 특징으로 하는 글로벌 입출력 라인의 제어방법.
  21. 제18항에 있어서, 상기 제어신호를 생성하는 단계는 상기 데이터 전송 방법 선택 신호가 X4의 형태로 데이터 전송방법을 결정하는 신호인 경우 상기 다수 개의 GIO 라인 터미네이션부 중 하나의 GIO 라인 터미네이션부의 동작을 활성화시키는 제어신호를 생성하는 것을 특징으로 하는 글로벌 입출력 라인의 제어방법.
  22. 제18항에 있어서, 상기 제어신호를 생성하는 단계는 상기 데이터 전송 방법 선택 신호가 X8의 형태로 데이터 전송방법을 결정하는 신호인 경우 상기 다수 개의 GIO 라인 터미네이션부 중 두 개의 GIO 라인 터미네이션부의 동작을 활성화시키는 제어신호를 생성하는 것을 특징으로 하는 글로벌 입출력 라인의 제어방법.
  23. 제16항에 있어서, 상기 제어신호를 생성하는 단계는 칼럼 어드레스 신호, 로우 어드레스 신호 및 데이터 전송 방법 선택신호를 전송받아 특정 GIO 라인 그룹의 터미네이션 여부를 선택하는 신호를 출력하는 단계와,
    상기 터미네이션 여부를 선택하는 신호의 펄스 폭을 제어하는 펄스폭 조정 단계를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어방법.
  24. 제23항에 있어서, 상기 터미네이션 여부를 선택하는 신호를 출력하는 단계는상기 칼럼 어드레스 신호와 특정 데이터 전송 방법 선택신호를 부정 논리합(NOR)한 신호를 부정 논리곱하는 제1 부정 논리곱 단계와,
    상기 로우 어드레스 신호와 특정 데이터 전송 방법 선택신호를 반전시킨 신호를 부정 논리곱하는 제2 부정 논리곱 단계와,
    상기 제1 부정 논리곱 단계의 출력신호와 상기 특정 데이터 전송 방법 선택 신호를 부정 논리합한 신호를 부정 논리곱하는 제3 부정 논리곱 단계와,
    상기 제2 부정 논리곱 단계의 출력신호와 상기 특정 데이터 전송 방법 선택신호를 반전시킨 신호를 부정 논리곱하는 제4 부정 논리곱 단계를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어방법.
  25. 제24항에 있어서, 상기 GIO 라인 터미네이션 여부를 선택하는 신호를 출력하는 단계는 상기 제1 부정 논리곱 단계의 출력신호와 상기 제2 부정 논리곱 단계의 출력신호를 부정 논리곱하는 제5 부정 논리곱 단계와,
    상기 제2 부정 논리곱 단계의 출력신호와 상기 제3 부정 논리곱 단계의 출력신호를 부정 논리곱하는 제6 부정 논리곱 단계와,
    상기 제1 부정 논리곱 단계의 출력신호와 상기 제4 부정 논리곱 단계의 출력신호를 부정 논리곱하는 제7 부정 논리곱 단계와,
    상기 제3 부정 논리곱 단계의 출력신호와 상기 제4 부정 논리곱 단계의 출력신호를 부정 논리곱하는 제8 부정 논리곱 단계와,
    상기 제5 내지 제8 부정 논리곱 단계의 출력신호를 각각 반전시켜 출력하는 단계를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어방법.
  26. 제23항에 있어서, 상기 펄스폭 조정단계는 상기 터미네이션 여부를 선택하는 신호의 펄스 폭을 규준화하는 단계와,
    상기 규준화 단계의 출력신호를 일정시간만큼 연장시키는 신호 연장 단계를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어방법.
  27. 제26항에 있어서, 상기 규준화하는 단계는 상기 터미네이션 여부를 선택하는 신호와 소정의 펄스폭을 가진 펄스신호에 응답하여 상기 터미네이션 여부를 선택하는 신호의 펄스폭을 상기 펄스신호의 펄스폭에 규준화시키는 것을 특징으로 하는 글로벌 입출력 라인의 제어방법.
  28. 제26항에 있어서, 상기 규준화하는 단계는 상기 터미네이션 여부를 선택하는 신호를 출력하는 단계의 각각의 출력 신호와 소정의 펄스폭을 가진 펄스 신호를 각각 부정 논리곱하는 단계와,
    상기 부정 논리곱 단계의 출력 신호를 각각 반전시켜 출력하는 단계를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어방법.
  29. 제26항에 있어서, 상기 신호 연장 단계는 상기 규준화하는 단계의 각 출력신호를 반전시키는 단계와,
    상기 반전시킨 신호를 일정시간 지연시키는 단계와,
    상기 반전시킨 신호와 일정시간 지연시킨 신호를 각각 부정 논리곱하는 부정논리곱 단계를 포함하는 것을 특징으로 하는 글로벌 입출력 라인의 제어방법.
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