KR100381987B1 - 가변임피던스출력버퍼 - Google Patents

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Abstract

출력 버퍼는 서로 병렬로 접속된 복수의 기준 트랜지스터들을 가진 기준 회로와, 서로 병렬로 접속된 대응하는 복수의 구동기 트랜지스터들을 가진 출력 구동기 회로를 구비하고 있다. 상기 기준 트랜지스터와 구동기 트랜지스터는 둘다 가변 폭을 가지고 있고, 기준 트랜지스터들의 폭은 2진 분수, 예컨대 대응하는 출력 구동기 트랜지스터의 폭보다 작은 1/4이다. 상기 기준 회로의 트랜지스터들은 기준 트랜지스터의 임피던스가 전송 라인의 임피던스의 분수를 나타내는, 사용자 선택 가능 저항기의 임피던스와 정합되도록 선택적으로 도통된다. 상기 기준 트랜지스터의 선택은 또한 상기 구동기 트랜지스터의 선택을 결정하며, 따라서 출력 구동기의 임피던스는 전송 라인의 임피던스와 정합된다. 2진 분수 만큼의 기준 회로 감소는 상기 전체 회로의 크기와 전력 소모를 감소시키며, 출력 구동기와 기준 회로간에 정합된 레이아웃을 가능하게 한다.

Description

가변 임피던스 출력 버퍼{Binary weighted reference circuit for a variable impedance output buffer}
발명의 분야
본 발명은 가변 임피던스(variable impedance) 출력 버퍼용 기준 회로에 관한 것으로, 특히 가변 임피던스 출력 버퍼를 생성하는 2진 가중된 기준 회로(binary weighted reference circuit)에 관한 것이다.
종래 기술
전력 전송을 극대화하기 위해서는, 전송 라인에 접속된 구동기가 전송 라인의 임피던스와 정합되는 출력 임피던스를 갖는 것이 필요하다. 이 정합을 달성하기 위해 가변 임피던스 출력 버퍼가 출력 버퍼의 임피던스를 상기 전송 라인의 임피던스로 변화시키는데 사용된다.
종래의 가변 임피던스 저항기가 제 1 도에 도시되어 있다. 단자들(A, B) 양단의 저항은 복수의 트랜지스터들(MP0, MP1, MP2,..., MPN)을 가진, 디지탈적으로 제어되는 CMOS 저항기이다. 이 트랜지스터들(MP0, MP1, MP2,..., MPN)은 2진 가중의 트랜지스터이며, 제 1 트랜지스터(MP0)는 기준폭(Wref)의 20배의 폭을 가지고 있고, 제 2 트랜지스터(MP1)는 기준폭(Wref)의 21배의 폭을 가지고 있으며, 제 3 트랜지스터(MP2)는 기준폭(Wref)의 22배의 폭을 가지고 있다. 트랜지스터들(MP0, MP1, MP2,..., MPN)의 상이한 폭들은 상기 트랜지스터들의 드레인들과 소스들 양단에 상이한 저항을 생성한다. 따라서, 단자들(A, B) 양단의 저항은 트랜지스터들(MP0, MP1, MP2,..., MPN)의 콘덕턴스를 변화시킴으로써 변화될 수 있다.
인버터(INV)로 반전된 입력 신호는 NAND 게이트들(N0, N1, N2,..., NN)의 한쪽 입력에 제공된다. 각각의 NAND 게이트의 다른쪽 입력은 제어 버스의 각각의 라인에 접속된다. NAND 게이트들(N0, N1, N2,..., NN)의 출력들이 반전되어 트랜지스터들(MP0, MP1, MP2,..., MPN)의 게이트들에 각각 공급된다. 예를 들면, 제어 버스의 제 1 비트 0은 제 1 NAND 게이트(NO)에 접속되며, 이 제 1 NAND 게이트(NO)는 반전된 출력을 가지고 있고, 제 1 트랜지스터 (MP0)의 게이트에 접속된다.
제 1 도에 도시된 가변 저항은 제 2 도에 도시된 회로에 사용될 수 있다. 이 회로에서, 저항(R2, R3) 사이의 전위(VMID)는 저역 통과 필터(2)를 통과한 후 비교기(6)의 한 입력에 공급된다. 상기 비교기(6)의 다른쪽 입력에는 저역 통과 필터(4)를 통과한 후의 전위(VLHALF)가 공급된다. 상기 VMID와 VLHALF의 비교에 기초하여, 상기 비교기(6)는 D 플립 플롭(8)에 공급되는 업/다운(up/down) 신호(U/)를 발생한다. 상기 D 플립플롭(8)은 링 발진기(10)에 의해 클럭되며, 그 Q 출력을 업/다운 카운터(12)에 공급한다. 다음에, 상기 업/다운 카운터(12)로부터의 출력이 제 1 도에 도시된 트랜지스터 어레이(14)에 공급된다. 따라서, 제 2 도에 도시된 회로는 상기 전위(VLHALF)가 전위(VMID)와 정합될 때까지 단자들(A, B) 양단의 임피던스를 조정한다.
모든 전송 라인들이 동일한 임피던스를 가지는 것은 아니기 때문에 상기 출력 버퍼의 집적 회로(14)에 외부 기준 핀(reference pin)이 부가된다. 이 외부 기준핀은 상기 전송 라인의 임피던스와 동일한 저항을 가진 저항기(R1)를 통해 공급전압(VDD)에 접속된다. 상기 공급 전압(VDD)으로부터의 저항기의 다른 쪽은 외부 저항기(R1)의 임피던스와 정합되기 위해 변화되는 임피던스를 가진 온칩 기준 회로(on-chip reference circuit)에 접속된다.
상기 기준 회로가 출력 구동기와 동일한 칩 상에 제조되기 때문에, 종래에는, 보다 작은 기준 회로 및 정합된 회로 레이아웃들이 필요하다.
발명의 개요
본 발명의 주 목적은 종래 기술에서 이미 이용 가능한 것보다 작은 가변 임피던스 출력 버퍼를 제공하는 것이다.
본 발명의 다른 목적은 종래의 출력 버퍼들보다 적은 전력을 소모하는 가변 임피던스 출력 버퍼를 제공하는 것이다.
본 발명의 또 다른 목적은 기준 트랜지스터들과 대응하는 출력 구동기 트랜지스터들의 정합된 레이아웃을 제공하는 것이다.
본 발명의 또 다른 목적은 변화하는 전송 라인 임피던스들에 적응할 수 있는 가변 임피던스 출력 버퍼를 제공하는 것이다.
본 발명의 또 다른 목적들, 이점들 및 신규한 특징들은 이하에서 설명되며, 본 기술 분야의 당업자는 하기의 설명을 통해 본 발명을 실현할 수 있음이 명백하다. 본 발명의 목적들 및 이점들은 특허 청구의 범위에 의해 실현 및 달성된다.
본 발명에 따른 상기한 목적 및 다른 목적을 달성하기 위해, 가변 임피던스 출력 버퍼는 기준 회로 및 출력 구동기 회로를 구비하고 있다. 상기 기준 회로는서로 병렬 접속된, 가변 폭들의 복수의 기준 트랜지스터들로 구성되며, 상기 출력 구동기 회로는 전송 라인 양단에서 서로 병렬로 접속된, 가변 폭의 대응의 복수의 구동기 트랜지스터들로 구성된다. 각각의 기준 트랜지스터의 폭들은 대응하는 구동기 트랜지스터의 폭의 분수(fraction)와 동일하도록 설계된다.
상기 출력 버퍼는 상기 기준 회로의 트랜지스터들 양단의 임피던스가 외부 저항기와 정합되도록 기준 트랜지스터들을 선택적으로 도통시키는 제어기를 갖는다. 외부 저항기는 상기 전송 라인의 임피던스의 분수와 동일하도록 선택된다. 출력 버퍼의 논리 회로는 상기 선택된 기준 회로 트랜지스터들에 대응하는 구동기 트랜지스터들을 도통시킨다. 상기 기준 트랜지스터들의 임피던스와 상기 외부 저항기의 임피던스를 정합시킴으로써 상기 출력 구동기 회로의 임피던스가 상기 전송 라인의 임피던스와 정합된다,
본 발명의 바람직한 측면에 따라, 상기 기준 트랜지스터들의 폭들은 대응하는 출력 구동기 트랜지스터들의 폭들의 2진 분수(binary fractions)이며, 이 2진분수는 바람직하게는 1/4이 된다. 또한, 상기 기준 트랜지스터의 레이아웃은 상기 출력 구동기 트랜지스터들의 레이아웃과 정합된다. 또한, 상기 구동기 트랜지스터들의 폭과 기준 트랜지스터들의 폭은 서로 2진 배수(binary multiples)가 되도록 선택된다.
2진 분수 만큼 사이즈가 감소된 기준 회로는 전력 소모를 줄이고, 집적된 칩상의 면적을 적게 차지하며, 출력 구동기와 기준 회로 간에 정합된 레이아웃을 가능하게 한다.
바람직한 실시예
이제, 본 발명의 바람직한 실시예, 예컨대 제 3 도에 도시된 예를 참조한다.
제 3 도를 참조하면, 출력 버퍼(20)는 NOR 게이트(nor 2)의 어레이, 트랜지스터들(Q1 내지 Q5)의 어레이를 가진 기준 회로, 및 트랜지스터들(Q6 내지 Q10)의 어레이를 가진 출력 구동기 풀 다운 회로(output driver pull-down circuit)를 구비하고 있다. 상기 NOR 게이트(nor 2)의 어레이는 각각의 B 입력들에서 데이타 신호 라인(01b)의 신호를 수신하고, A 입력들의 각각에서 제어 신호(zq)로부터 각각의 비트를 수신한다. 예를 들면, 제어 신호는 4 개의 NOR 게이트들(nor 2)에 공급되는 4 개의 비트(zqbit0b 내지 zqbit3b)를 구비할 수 있다.
상기 4 개의 NOR 게이트들(nor 2)로부터의 출력 신호들은 상기 출력 버퍼(20)의 출력 구동기 풀다운 회로의 트랜지스터들(Q7 내지 Q10)의 게이트들에 각각 공급된다. 상기 트랜지스터들(Q7 내지 Q10)는 그라운드(ground)에 접지된 드레인, 및 출력 전송 라인에 접속된 소스와 서로 병렬로 배열된다. 트랜지스터들(Q7 내지 Q10)의 게이트들에는 4 개의 NOR 게이트들(nor 2)로부터의 출력들이 각각 공급된다. 트랜지스터(Q6)는 고정 전위에 접속된 게이트를 가지고 있다.
상기 기준 회로의 트랜지스터들(Q1 내지 Q5)은 그라운드에 접지된 드레인과 노드(vzqref)의 저항(R4)의 한쪽에 서로 병렬 접속된다. 트랜지스터(Q2 내지 Q5)에는 4 비트의 제어 신호(zqbit0b 내지 zqbit3b)로부터의 신호들이 각각 제공된다. 트랜지스터(Q1)는 고정 전위에 접속된 게이트를 가지고 있다.
상기 기준 회로의 트랜지스터(Q1 내지 Q5)는 상기 출력 구동기 풀다운 회로의 대응 트랜지스터(Q6 내지 Q10)의 폭보다 좁은 폭을 가지고 있다. 상기한 실시예에서, 상기 기준 회로의 트랜지스터(Q1 내지 Q5)의 폭은 출력 구동기 풀다운 회로의 대응하는 트랜지스터들(Q6 내지 Q10)의 폭들의 2진 분수이다. 제 3 도에 사용된 2진 분수는 1/4이며, 이에 의해 각각의 기준 트랜지스터(Q1 내지 Q5)의 폭은 상기 대응하는 출력 구동기 트랜지스터(Q6 내지 Q10)의 폭의 1/4 배로 된다. 또한, 상기 기준 회로 내의 트랜지스터들의 폭 뿐만 아니라 상기 구동기 회로들의 트랜지스터의 폭은 서로 2진 배수이다.
저항기(R4)는, 전송 라인의 임피던스와 정합되도록 선택된 외부 기준 저항기이며, 실제로 트랜지스터들(Q1 내지 Q5)이 트랜지스터들(Q6 내지 Q10)의 분수인 것과 같이 전송 라인의 동일 분수가 되도록 선택된다. 따라서, 예컨대, 50 오옴의 전송 라인에 대해, 저항기(R4)는 50 오옴의 4 배, 즉 200 오옴의 저항을 갖도록 선택된다. 저항기(R4)의 한쪽은 전압원(VCC)에, 다른 쪽은 노드(vzqref)에 접속된다.
동작시, 상기 제어 신호의 4 개의 비트들(zqbit0b 내지 zqbit3b)은 트랜지스터들(Q2 내지 Q5)을 선택적으로 턴온 또는 턴오프한다. 각각의 트랜지스터(Q2 내지 Q5)는 서로 다른 폭을 가지고 있기 때문에, 각 트랜지스터(Q2 내지 Q5)는 도통될 때 상이한 드레인-소스 임피던스를 갖는다. 따라서, 트랜지스터(Q2 내지 Q5)중 어느 트랜지스터들의 턴온을 적절히 선택함으로써 노드(vzqref)에서 그라운드까지의 임피던스가 원하는 양으로 변화될 수 있다.
상기 임피던스를 변화시키는 바람직한 방식은 노드(vzqref)에서 전압을 샘플링하고 이 샘플링된 전압을 VCC/2와 비교하는 것이다. 이 비교에 기초하여, 상기 제어 신호의 4 개의 비트(zqbit0b 내지 zqbit3b)가 변화되고, 노드(vzqref)의 전위가 VCC/2와 동일해질 때까지 트랜지스터들(Q2 내지 Q5)이 선택적으로 턴온된다. 제 2 도에 도시된 바와 같이, vzqref의 전위를 피드백시켜서 제어 신호를 변화시키는 어느 공지된 방법이 이용될 수 있다.
상기 제어 신호의 4 개의 비트(zqbit0b 내지 zqbit3b)는, 트랜지스터(Q2 내지 Q5)의 도통을 제어하는 것 외에도, 전송 라인을 구동하기 위해 사용되는 출력 구동기 트랜지스터들(Q7 내지 Q10) 중 어느 트랜지스터들을 선택한다. 위에서 설명된 바와 같이, 기준 회로 트랜지스터들(Q1 내지 Q5)의 임피던스가 저항기(R4)의 임피던스와 정합된 때, 트랜지스터(Q1 내지 Q5) 중 특정 트랜지스터들은 도통 상태로 된다. 트랜지스터(Q2 내지 Q5)를 턴온시키는 제어 비트(zqbit0b 내지 zqbit3b)는 또한 출력 구동기 회로의 대응하는 트랜지스터(Q7 내지 Q10)를 턴온시킨다. 따라서, 예컨대, 기준 회로에서 트랜지스터(Q1, Q3, Q5)가 턴온되면 출력 구동기 회로에서 트랜지스터(Q6, Q8, Q10)가 도통된다.
트랜지스터 도통시 이와 같이 일치시킴으로써 출력 구동기 임피던스는 전송 라인의 임피던스와 정합되게 된다. 상기 기준 회로의 트랜지스터들(Q1 내지 Q5)은 상기 전송 라인의 임피던스의 4 배의 임피던스와 임피던스 정합되어 있다. 구동기 회로의 트랜지스터들(Q6 내지 Q10)의 폭들은 기준 회로의 트랜지스터(Q1 내지 Q5)의 폭들의 4 배이기 때문에, 출력 구동기의 임피던스인 트랜지스터(Q6 내지 Q10)의임피던스는 상기 전송 라인의 임피던스에 동일하게 정합된다. 한편 1/4 배가 사용되고 있지만 2진 분수 이외의 다른 분수가 사용될 수 있다.
바람직한 실시예에서, 상기 기준 회로는 또한 기준 패드 정전기 방전 보호장치로 기능한다. 또한, 상기 기준 회로 및 출력 구동기 회로는 바람직하게는 동일한 임피던스 제어를 가지고 있다. 이 공통 제어는 기준 회로의 임피던스가 사용자 선택 가능 외부 저항기의 임피던스와 정합되도록 조정되는 것을 가능하게 하며, 따라서, 출력 구동기의 임피던스가 전송 라인의 임피던스와 정합되는 것을 가능하게 한다.
본 발명의 또 다른 특징에 따라, 상기 기준 트랜지스터의 레이아웃은 대응하는 출력 구동기 트랜지스터 어레이의 레이아웃과 정합된다. 명확하게는, 제 3 도에 도시된 바와 같이 기준 트랜지스터(Q1 내지 Q5)는 대응하는 출력 구동기 트랜지스터(Q6 내지 Q10)로부터 가로지르는 위치에 집적 회로로서 제조될 수 있다. 이러한 정합된 레이아웃에서, 각각의 기준 트랜지스터(Q1 내지 Q5)의 폭은 상기 집적된 회로를 가로질러 배치된 출력 구동기 트랜지스터(Q6 내지 Q10)의 폭의 2진 배수 분수, 예컨대 1/4 배이다.
바람직한 실시예에 따라, 기준 회로 트랜지스터(Q1 내지 Q5), NOR 게이트(nor 2) 어레이, 및 출력 구동기 풀다운 트랜지스터(Q6 내지 Q10)를 구비한 출력 버퍼(20)는 단일 집적 회로 칩, 예컨대 정적 RAM 상에 제조된다. 그러나, 본 발명은 대안으로서 어떤 다른 집적 회로에 적용될 수도 있다. 또한, 바람직한 실시예에서, 제어 신호는 4 개의 NOR 게이트들(nor 2) 및 4 개의 트랜지스터들(Q2 내지Q5)의 게이트들에 공급되는 4 비트의 정보를 포함한다. 또한, 출력 버퍼(20)는 보다 많거나 적은 제어 비트 및 관련 NOR 게이트들과 기준 회로 트랜지스터들을 대신 사용할 수 있다.
본 발명에서, 출력 버퍼는 보다 작은 기준 회로를 사용하여, 전력 소모가 적고 칩면적을 적게 차지하며 출력 구동기와 기준 회로 간에 정합된 레이아웃을 가능하게 하는 가변 임피던스 출력 버퍼를 생성한다.
본 발명의 바람직한 실시예의 이상의 설명은 도면과 설명만으로 기개되어 있지만 개시된 정확한 형태에 제한될 필요는 없으며 상기한 설명에 따라 다양한 변형이나 수정이 이루어질 수 있다. 본 실시예는 본 발명의 사상과 실제 응용을 최선으로 설명하기 위해 기재되었지만, 본 기술분야의 숙련자는 본 실시예 및 다른 실시예를 최선으로 활용할 수 있으며, 특정 사용 용도에 알맞게 적절히 수정을 가할 수 있다. 본 발명의 범위는 특허 청구 범위에 의해서만 한정되도록 의도되었다.
제 1 도는 종래의 가변 임피던스 트랜지스터 어레이를 나타낸 도면.
제 2 도는 제 1 도의 가변 임피던스 트랜지스터 어레이를 이용하는 종래의 회로도.
제 3 도는 본 발명의 일실시예의 개략적인 도면.
* 도면의 주요부분에 대한 부호의 설명
2, 4 : 저역 통과 필터 6 : 비교기
8 : D 플립 플롭 14 : 트랜지스터 어레이
20 : 출력 버퍼 R4: 외부 저항기
Q1 내지 Q5 : 기준 회로의 트랜지스터
Q6 내지 Q10 : 출력 구동기의 트랜지스터

Claims (8)

  1. 서로 병렬로 접속된, 가변 폭들의 복수의 기준 트랜지스터들을 구비한 기준 회로와;
    전송 라인을 가로질러 서로 병렬로 접속된 가변 폭들의 복수의 구동기 트랜지스터들을 구비한 출력 구동기 회로로서, 상기 복수의 구동기 트랜지스터들은 상기 복수의 기준 트랜지스터들과 개수가 일치하고, 각각의 기준 트랜지스터의 폭은 대응하는 구동기 트랜지스터의 폭의 분수(fraction)인, 상기 출력 구동기 회로와;
    상기 기준 회로 트랜지스터 양단의 임피던스가 외부 저항기와 정합되도록 상기 기준 트랜지스터들을 선택적으로 도통시키기 위해 제 1 제어 신호를 발생하는 제어 수단으로서, 상기 외부 저항기는 상기 전송 라인의 임피던스의 상기 분수와 동일하도록 선택된, 상기 제어 수단과;
    상기 제 1 제어 신호를 수신하여, 선택된 기준 회로 트랜지스터들에 대응하는 구동기 트랜지스터들을 도통시키기 위해 제 2 제어 신호를 발생하는 논리 회로를 구비하고,
    상기 기준 트랜지스터들의 임피던스를 상기 외부 저항기의 임피던스와 정합시킴으로써, 상기 출력 구동기 회로의 임피던스가 상기 전송 라인의 상기 임피던스와 정합되는, 가변 임피던스 출력 버퍼.
  2. 제 1 항에 있어서,
    각각의 기준 트랜지스터의 폭은 대응하는 출력 구동기 트랜지스터의 폭의 1/4인, 가변 임피던스 출력 버퍼.
  3. 제 1 항에 있어서,
    각각의 기준 트랜지스터의 폭은 인접하는 기준 트랜지스터의 폭의 2진 배수(binary multiple)인, 가변 임피던스 출력 버퍼.
  4. 제 1 항에 있어서,
    각각의 구동기 트랜지스터의 폭은 인접하는 구동기 트랜지스터의 폭의 2진 배수인, 가변 임피던스 출력 버퍼.
  5. 제 1 항에 있어서,
    상기 외부 저항기의 임피던스는 상기 전송 라인의 임피던스와 정합되도록 사용자에 의해 선택되는, 가변 임피던스 출력 버퍼.
  6. 제 1 항에 있어서,
    상기 논리 회로는 제 1 입력에서 상기 제 1 제어 신호의 1 비트를, 제 2 입력에서 데이타 신호를 각각 수신하여, 상기 제 2 제어 신호를 출력으로서 발생하는 복수의 NOR 게이트들을 구비하고,
    상기 제 2 제어 신호 및 상기 제 1 제어 신호는 둘다 복수의 비트들을 가지는, 가변 임피던스 출력 버퍼.
  7. 제 1 항에 있어서,
    상기 복수의 기준 트랜지스터들은 상기 외부 저항기의 일단(one end)에 접속되고, 상기 제어 수단은 상기 기준 트랜지스터들의 상기 임피던스를 상기 외부 저항기의 상기 임피던스와 정합시키기 위하여 상기 외부 저항기의 상기 일단에서 전압을 샘플링하는, 가변 임피던스 출력 버퍼.
  8. 제 1 항에 있어서,
    상기 출력 버퍼는 단일 기판 상에 제조되고,
    상기 기준 회로의 기준 트랜지스터들의 레이아웃이 상기 출력 구동기 회로의 구동기 트랜지스터들의 레이아웃과 정합된, 가변 임피던스 출력 버퍼.
KR1019950019699A 1994-07-06 1995-07-06 가변임피던스출력버퍼 KR100381987B1 (ko)

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