KR100498789B1 - 가변출력임피던스를갖는버퍼회로 - Google Patents

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프리스케일 세미컨덕터, 인크.
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Abstract

출력 버퍼 회로(20)는 조정가능한 출력 임피던스를 포함한다. 요구되는 출력 임피던스의 배수인 저항을 갖는 외부 저항기(32)가 출력 버퍼 회로(20)에 연결된다. 저항기(32)에 걸친 전압은 아날로그-디지털(A/D) 변환기(22)를 이용해서 디지털 코드로 변환된다. A/D 변환기(24)로부터의 디지털 코드는 외부 저항기(32)의 저항을 매칭시키기 위해 2진 가중된 트랜지스터 어레이(45)의 저항을 조정하는데 이용된다. 출력 버퍼 회로(20)에 의해 구동된 부하(load)의 특성 임피던스를 매칭시키기 위해 출력 임피던스를 조정하기 위한 디지털 코드에 응답하여 복수의 2진 가중된 출력 트랜지스터(153, 154, 155)가 선택된다. 출력 버퍼 회로가 다양한 부하 임피던스들을 구동할 수 있게 하는, 출력 임피던스는 외부 저항기(32)의 저항을 변화시켜 쉽게 조정될 수 있다.

Description

가변 출력 임피던스를 갖는 버퍼 회로{Buffer circuit having variable output impedance}
발명의 분야
본 발명은 일반적으로 회로에 관한 것으로, 특히 가변 출력 임피던스를 갖는 출력 버퍼 회로에 관한 것이다.
발명의 배경
마이크로 프로세서, 메모리 등과 같은 집적회로에서, 신호들은 전송 라인들을 이용하여 비교적 먼 거리들에 대해 전송될 수도 있다. 전송 라인은 버스, 인쇄회로 기판의 배치선(trace), 또는 디지털 신호를 전송하기 위한 다른 형태의 비교적 긴 금속 라인일 수도 있다. 통상 인쇄 회로 기판의 배치선은 50 내지 75 옴(ohm)의 특성 임피던스를 포함한다. 전송 라인의 수신 단부(receiving end), 또는 원거리 단부(far end)는 통상 논리 회로의 입력에 접속되고, 입력 임피던스는 전송라인의 특성 임피던스 보다 높다. 만약 전송 라인의 원거리 단부에 연결된 임피던스가 전송 라인의 임피던스와 다르면 신호는 송신 단부(sending end)로 되돌아 올 수도 있고 그렇게 되면 신호는 논리 상태에 대한 계획된 정상(steady state) 전압을 넘어서게 된다. 신호가 근거리 단부(near end)와 원거리 단부 사이에서 이리 저리 여러 번 반사될 수도 있고 그렇게 되면 양 단부에서 진동 습성을 나타내게 된다. 이러한 신호의 반복된 오버슛팅(overshooting)과 언더슛팅(undershooting)은 "울림(ringing)"으로 통상 알려져 있는데 감소된 노이즈 면역(noise immunity)과 신호가 원거리 단부에서 유효하게되거나 남게 되는데 대해 시간이 증가한다.
구동기 회로(driver circuit)는 전송 라인의 길이에 신호를 "구동"하기에 충분한 전류를 제공하기 위해 사용된다. CMOS(complementory metal-oxide semiconductor) 구동기 회로는 양의 전원 전압 단자(positive power supply voltage terminal)와 접지 단자(ground terminal) 사이에서 직렬로 연결된 P-채널 트랜지스터와 N-채널 트랜지스터를 통상 포함한다. 트랜지스터들의 게이트들은 입력 신호를 수신하고, 구동기 회로의 출력 단자는 트랜지스터들 사이에 위치한다. P-채널 트랜지스터는 "풀-업(pull-up)" 트랜지스터로서의 역할을 하고, N-채널 트랜지스터를 "풀-다운(pull-down)" 트랜지스터로서의 역할을 한다. 구동기 회로의 출력 임피던스는 구동기 회로가 반사된 신호를 흡수하고 울림(ringing)을 방지하기 위해 전송 라인의 특성 임피던스와 매칭되어야만 한다. 그렇게 되면 더 안정된 (quieter) 파형과, 더 나은 노이즈 면역, 및 향상된 신호 타이밍 마진(margins)의 결과로 나타날 것이다. 그러나, 구동기 회로를 구동하기 위해 필요한 부하(load) 임피던스는 구동기 회로가 설치되는 특정 응용에 따라 변할 수도 있다.
GTL(Gunning Transceiver Logic)은 점점 인기를 누리고 있는 논리형이다. GTL은 공지된 ECL(emitter-coupled logic) 논리형에 필적할 만한 논리 스윙(logic swing)을 포함한다. 그러나 GTL은 상대적으로 낮은 소비 전력과 높은 속도를 가지며 CMOS 공정과 함께 구현될 수 있다. 상대적으로 작은 논리 스윙을 갖는 논리 레벨을 사용하는 집적회로에서 아주 작은 양의 울림도 상당히 감소된 노이즈 면역으로 나타날 수 있다. 또한 예를 들면 CMOS 논리 레벨과 비교해서 신호 타이밍 마진이 상당한 손상을 입을 수도 있다.
일반적으로, 본 발명은 조정가능한 출력 임피던스를 갖는 출력 버퍼 회로를 제공한다. 외부 저항기가 출력 버퍼 회로의 입력과 접지된 전원 전압 단자 사이에 연결된다. 상기 저항기는 출력 버퍼의 요구되는 출력 임피던스의 배수인 저항을 갖는다. 출력 임피던스는 상기 저항기에 걸친 감지된 전압 레벨을 아날로그-디지털(A/D) 변환기를 이용해서 디지털 코드로 변환하는 것에 의해 조정된다. A/D 변환기는 디지털 신호를 2진 카운터(binary counter)에 제공하기 위한 비교기를 포함한다. 2진 카운터는 외부 저항기의 저항을 매칭시키도록 2진 가중된 트랜지스터 어레이(binary weighed transistor array)의 저항을 조정하기 위해 비교기로부터의 디지털 신호에 응답하여 카운트를 증가시키거나 감소시킨다. 카운터로부터의 디지털 코드는 다수의 2진 가중된 풀-업 트랜지스터와, 2진 가중된 풀-다운 트랜지스터를 포함한 출력 구동기의 임피던스를 조정하기 위해 또한 제공된다. 도해된 실시예에서, 다수의 풀-업 트랜지스터용 풀-업 A/D 변환기 및 2진 카운터와 다수의 풀-다운 트랜지스터용 풀-다운 A/D 변환기 및 2진 카운터가 있다. 카운터는 출력 버퍼 회로의 출력 노드에 연결된 전송 라인과 같은 부하(load)의 특성 임피던스를 매칭시키도록 풀-업 트랜지스터 및 풀-다운 트랜지스터의 구동 세기(strength)와 임피던스를 조정하기 위해 2진 가중된 풀-업 트랜지스터와 2진 가중된 풀-다운 트랜지스터에서 하나 또는 그 이상을 선택하는 디지털 코드를 제공한다.
출력 버퍼 회로의 임피던스를 부하의 특성 임피던스에 매칭시키는 것은 반사된 신호가 흡수되는 것을 허용해서 울림을 방지하게 된다. 이렇게 하면 더 안정된 파형과, 더 나은 노이즈 면역(immunity), 및 향상된 신호 타이밍 마진을 나타내게 된다. 또한, 출력 버퍼 회로의 출력 임피던스는 외부 저항기의 저항 값을 바꿈으로서 쉽게 조정 가능한데 출력 버퍼 회로를 포함하는 집적회로 메모리와 같은 집적회로가 다양한 부하 임피던스를 구동하게 하는 것을 가능하게 한다. 또한, A/D 변환기는 다이(die) 온도와 공급 전압에서의 변화를 보상하는 피드백을 이용한다.
본 발명은 도 1 내지 도 6을 참조로 더욱 자세히 상술될 것이다. 도 1 은 본 발명의 일 실시예에 따른 다양한 출력 임피던스를 갖는 출력 버퍼 회로(20)를 부분적인 블럭도와, 부분적인 개략도 및 부분적인 논리도의 형태로 도시한다. 출력 버퍼 회로(20)는 풀-업 A/D 변환기(22), 풀-다운 A/D 변환기(24), 풀-업 레지스터(49), 풀-다운 레지스터(52), 및 출력 구동기(53)를 포함한다. 풀-업 A/D 변환기(22)는 N-채널 소스-폴로워(source-follower) 트랜지스터(35, 37, 38), 저항기(36, 39), 피드백 증폭기(43), 비교기(44), 2진 가중된 풀-업 트랜지스터 어레이(46), 풀-업 조정기(pull-up arbiter;47), 및 8비트 2진 카운터(48)를 포함한다. 풀-다운 A/D 변환기(24)는 N-채널 소스-폴로워 트랜지스터(33, 34) 피드백 증폭기(40), 저역 통과 필터(low pass filter;41) 비교기(42), 2진 가중된 풀-다운 트랜지스터 어레이(45), 풀-다운 조정기(50), 및 8비트 2진 카운터 2진 카운터(51)를 포함한다.
풀-다운 A/D 변환기(24)에서, N-채널 소스-폴로워 트랜지스터(33)는 "VDD"로 명명된 전원 전압 단자에 연결된 드레인(전류 전극)과, 게이트(제어 전극), 및 "ZQ"로 명명된 전압을 수신하기 위한 패드(30)에 연결된 소스(전류 전극)를 포함한다. 저항기(32)는 패드(30)에 연결된 제 1 단자, 및 "VSSEXT"로 명명된 전원 전압 단자에 연결된 제 2 단자를 포함한다. 피드백 증폭기(40)는 패드(30)에 연결된 제 1 입력 단자와, "HVDDQ"로 명명된 기준 전압을 수신하기 위한 제 2 입력 단자, 및 출력 단자를 포함한다. 저역 통과 필터(41)는 피드백 증폭기(40)의 출력 단자에 연결된 입력 단자, 및 N-채널 트랜지스터(33)의 게이트에 연결된 출력 단자를 포함한다. N-채널 트랜지스터(34)는 VDD에 연결된 드레인과, N-채널 트랜지스터(33)의 게이트에 연결된 게이트, 및 노드(101)에 연결된 소스를 포함한다. 비교기(42)는 N-채널 트랜지스터(34)의 소스에 연결된 제 1 입력 단자와, 기준 전압(HVDDQ)을 수신하기 위한 제 2 입력 단자, 및 출력 단자를 포함한다. 풀-다운 조정기(50)는 비교기(42)의 출력 단자에 연결된 제 1 입력 단자와, "ICLK"로 명명된 클럭 신호를 수신하기 위한 제 2 입력 단자, 및 출력 단자를 포함한다. 8비트 2진 카운터(51)는 풀-다운 조정기(50)의 출력 단자에 연결된 제 1 입력 단자와, 클럭 신호(ICLK)를 수신하기 위한 제 2 입력 단자, 및 "PDQ(0:7)"로 명명된 디지털 카운트 값을 제공하기 위한 복수의 출력 단자를 포함한다. 풀-다운 트랜지스터 어레이(45)는 카운터(51)의 다수의 출력 단자에 연결된 복수의 입력 단자, 및 "PDARY"로 명명된 풀-다운 어레이 전압을 제공하기 위한 비교기(42)의 제 1 입력 단자에 연결된 출력 단자를 포함한다.
풀-업 A/D 변환기(22)에서, N-채널 소스-폴로워 트랜지스터(35)는 VDD에 연결된 드레인(전류 전극)과, N-채널 트랜지스터(34)의 게이트에 연결된 게이트(제어전극), 및 노드(102)에 연결된 소스(전류 전극)를 포함한다. N-채널 소스-폴로워 트랜지스터(37)는 VDD에 연결된 드레인과, 게이트, 및 노드(102)에서 N-채널 트랜지스터(35)의 소스에 연결된 소스를 포함한다. 저항기(36)는 N-채널 트랜지스터(35, 37)의 소스에 연결된 제 1 단자, 및 "VSS"로 명명된 전원 전압 단자에 연결된 제 2 단자를 포함한다. 피드백 증폭기(43)는 N-채널 트랜지스터(35, 37)의 소스에 연결된 제 1 입력 단자와, 기준 전압(HVDDQ)을 수신하기 위한 제 2 입력 단자, 및 N-채널 트랜지스터의 게이트에 연결된 출력 단자를 포함한다. N-채널 소스-폴로워 트랜지스터(38)는 VDD에 연결된 드레인과, N-채널 트랜지스터(37)의 게이트에 연결된 게이트, 및 노드(103)에 연결된 소스를 포함한다. 저항기(39)는 노드(103)에서 N-채널 트랜지스터(38)의 소스에 연결된 제 1 단자, 및 VSS에 연결된 제 2 단자를 포함한다. 비교기(44)는 N-채널 트랜지스터(38)의 소스에 연결된 제 1 입력 단자와, HVDDQ를 수신하기 위한 제 2 입력 단자, 및 출력 단자를 포함한다. 풀-업 어레이(46)는 "VDDQC"로 명명된 전압을 수신하기 위한 입력 단자와, "PUQ(0:7)"로 명명된 디지털 카운트 값을 수신하기 위한 복수의 입력 단자, 및 비교기(44)의 제 1 입력 단자에 연결된 출력 단자를 포함한다. 풀-업 조정기(47)는 비교기(44)의 출력 단자에 연결된 제 1 입력 단자와, 클럭 신호(ICLK)를 수신하기 위한 제 2 입력 단자, 및 출력 단자를 포함한다. 8비트 2진 카운터(48)는 풀-업 조정기(47)의 출력 단자에 연결된 제 1 입력 단자와, 클럭 신호(ICLK)를 수신하기 위한 제 2 입력 단자, 및 디지털 카운트값(PUQ(0:7))을 제공하기 위한 복수의 출력 단자를 포함한다.
풀-다운 레지스터(52)는 카운터(51)의 복수의 출력 단자에 연결된 복수의 입력 단자와, "K"로 명명된 클력 신호를 수신하기 위한 입력 단자, 및 "OZD(0:7)"로 명명된 풀-다운 레지스터된(registered) 디지털 카운트 값을 제공하기 위한 복수의 출력 단자를 포함한다. 풀-업 레지스터(49)는 카운터(48)의 복수의 출력 단자에 연결된 복수의 입력 단자와, 출력 신호(K)를 수신하기 위한 입력 단자, 및 "OZU(0:7)"로 명명된 풀-업 레지스터된 디지털 카운터 값을 제공하기 위한 복수의 출력 단자를 포함한다. 출력 구동기(53)는 풀-업 레지스터(49)의 복수의 출력 단자에 연결된 제 1 복수의 입력 단자와, 풀-다운 레지스터(52)의 복수의 출력 단자에 연결된 제 2 복수의 입력 단자와, "D"로 명명된 데이터 신호를 수신하기 위한 제 1 입력 단자와, "D*"로 명명된 데이터 신호를 수신하기 위한 제 2 입력 단자, 및 "DATA"로 명명된 출력 신호를 제공하기 위한 출력 단자를 포함한다. 데이터 신호(D,D*)"는 차동 데이터 신호(differential data signals)이다.
출력 버퍼 회로(20)는 전압을 디지털 코드로 변환하기 위해 아날로그-디지털(A/D) 변환기를 사용한다. 출력 버퍼 회로의 출력 임피던스를 출력 구동기 회로에 의해 구동된 부하의 임피던스와 매칭하도록 조정하기 위해 상기 디지털 코드는 출력 구동기의 풀-업 및 풀-다운 트랜지스터 둘 다의 출력 구동 세기를 조정하기 위해 사용된다. 저항기(32)는 외부 저항기이고 출력 버퍼 회로(20)의 입력 단자에 연결된다. 상기 저항기는 상기 출력 버퍼의 요구되는 출력 임피던스의 배수가 되도록 선택된 저항이다. 예를 들면, 만약 전송라인 임피던스가 50옴이면, 저항기(32)의 저항은 50 또는 그 5배인 250 옴이 될 수 있다.
동작 시에, 출력 버퍼 회로(20)는 입력 데이터 신호에 응답하여 GTL 레벨들에서 전송 라인과 같은 부하를 구동시킨다. 출력 구동기(53)의 출력 임피던스는 외부 저항기(32)에 걸쳐 감지된 전압 레벨을 디지털 코드로 변환함으로써 조정된다. 상기 디지털 코드는 출력 구동기(53)의 구동 세기를 조정하기 위해 복수의 2진 가중된 풀-업 트랜지스터들 중 적어도 하나와 복수의 2진 가중된 풀-다운 트랜지스터들 중 적어도 하나를 선택한다(도 6 참조). 풀-업 구동 강도는 출력 구동기(53)의 복수의 2진 가중된 풀-업 트랜지스터 중에서 선택하는 풀-업 A/D 변환기(22)를 이용해서 설정된다. 풀-다운 구동 강도는 출력 구동기(53)의 복수의 2진 가중된 풀-다운 트랜지스터들 중에서 선택하는 풀-다운 A/D 변환기(24)를 이용해서 설정된다.
피드백 증폭기(40)와, 저역 통과 필터(41), 및 N-채널 트랜지스터(33)는 피드백 증폭기(40)의 제 1의 입력 단자에서의 전압을 기준 전압(HVDDQ)에 매칭시키기 위해 사용된다. 피드백 증폭기(40)의 입력 단자에서의 전압을 기준 전압(HVDDQ)으로 설정함으로써, N-채널 트랜지스터(33)를 흐르는 상대적으로 일정한 전류는 N-채널 트랜지스터(34)를 흐르는 전류를 상대적으로 일정하게 한다. N-채널 트랜지스터(34)를 통해 풀-다운 어레이 (45)로 흐르는 전류는 노드(101)에서 전압을 발생시킨다. 노드(101)에서 전압(PDARY)은 비교기(42)의 제 1의 입력 단자로 제공된다. 비교기(42)는 기준 전압(HVDDQ)에 대한 전압(PDARY)의 상대적인 크기 비교를 수행한다. 만약 노드(101)에서 전압이 기준 전압(HVDDQ)보다 크면, 비교기(42)로부터 논리 하이(high) 출력 신호가 풀-다운 조정기(50)로 제공되어 카운터(51)가 PDA(0:7)의 값을 1 만큼 증가시키게 한다. 이것은 풀-다운 어레이(45)의 저항을 감소시켜서, 전압(PDARY)의 크기를 감소시킨다. 카운터(51)는 저항값이 풀-다운 어레이(45)에서 소정의 오차 영역 내에서 저항기(32)의 저항값에 매칭할 때까지 카운트를 증가시킨다. 2진 카운터(50)는 동기 카운터이다. 그러므로 풀-다운 조정기(50)는 카운터(51)에 의해 수신된 신호를 클럭 신호(51)와 동기시키기 위해 사용된다. 다른 실시예에서, 만약 2진 카운터가 동기하지 않으면 조정기(47, 50)는 필요 없게 된다.
만약 전압(PDARY)이 전압(HVDDQ)보다 여전히 크면 비교기(42)의 출력 신호는 카운터(51)가 카운터를 1만큼 증가시키게 하는 논리 하이 전압이되고 그 결과 풀-다운 어레이(45)의 저항이 감소해서 전압(PDARY)을 감소시킨다. 카운터(51)의 출력 비트는 풀-다운 어레이(45)의 저항을 감소시키기 위해 풀-다운 레지스터(52)에 또한 제공된다. 클럭 신호(K)에 응답하여, 풀-다운 레지스터(52)는 풀-다운 트랜지스터의 출력 임피던스를 조정하는 레지스터된 카운터 값(OZD(0:7))을 제공한다. 레지스터된 카운터 값(OZD(0:7))은 카운터 값(PDQ(0:7))에 대응한다. 비교기(42)는 전압(PDARY)이 기준 전압(HVDDQ)과 같을 때까지 PDARY를 HVDDQ와 계속해서 비교한다.
역으로, 만약 전압 노드(101)가 기준 전압(HVDDQ) 보다 작으면, 비교기(42)로부터의 논리 로우(low) 출력 신호는 풀-다운 조정기(50)에 제공되어 카운터(51)가 DPQ(0:7)의 값을 1 만큼 감소시키게 한다. 이것은 풀-다운 어레이(45)의 저항을 증가시키고 그 결과 전압(PDARY)의 크기를 증가시킨다. 카운터(51)는 풀-다운 어레이(45)에서 저항값이 오차 영역 내에서 저항기(32)의 저항과 매칭할 때까지 카운트를 감소시킨다. 2진 카운터(48, 51)는 2진값 00000000과 11111111 사이에서 카운트를 증가시키고 감소시킬 수 있는 종래의 8비트 동기 카운터이지만 상위 또는 하위 한계에 도달했을 때 순환하지 않음을 주지해야 한다.
또한, 출력 버퍼 회로(20)가 GTL 레벨에서 출력 데이터 신호를 구동하기 때문에 기준 전압(HVDDQ)은 VDDQ에 제공되는 전원 전압의 약 0.5배임을 주지해야 한다. VDDQ 는 출력 구동기(53)에 대한 전원 단자(power suppy terminal)이다. 만약 VDD 가 3V 라면 VDDQ 는 1.2V 이고 HVDDQ 는 약 0.6V 이다. VDDQC 는 VDDQ 의 저역 통과 필터된 버전이므로 약 1.2V 이다. 다른 실시예에서 전원(power supplies)과 기준 전압 레벨은 다를 수도 있다.
풀-다운 A/D 변환기(24)가 출력 구동기(53)의 복수의 풀-다운 트랜지스터의 구동 세기를 조정하는 것과 동시에 풀-업 A/D 변환기(22)는 출력 구동기(53)의 복수의 풀-업 트랜지스터의 구동 세기를 조정한다. 풀-업 A/D 변환기(22)는 풀-다운 A/D 변환기와 유사하게 동작한다. N-채널 트랜지스터(35, 37)를 흐르는 전류는 저항기(36)에 걸친 소정의 전압 강하를 유발한다. 그 결과 노드(102)에서 소정의 전압은 피드백 증폭기(43)의 제 1 입력 단자에 제공된다.
피드백 증폭기(43)는 노드(102)에서의 전압을 기준 전압(HVDDQ)과 비교하고, 노드(102)에서의 전압을 기준 전압(HVDDQ)의 근소값이 되도록 조정하기 위해 N-채널 트랜지스터의 게이트에 출력 신호를 제공한다. 피드백 증폭기(43)는 도 2 에 도시된 피드백 증폭기(40)와 유사하다. N-채널 트랜지스터(37)를 흐르는 전류는 N-채널 트랜지스터(38)를 흐르는 전류를 상대적으로 일정하게 함으로써 노드(103)에서 저항기(39)에 걸친 전압 강하를 발생시킨다. 저항기(36, 39)는 매칭된 저항기이고 저항기(36, 39)의 저항값은 도시된 실시예에서 거의 일치한다. 저항기(36, 39)의 값은 N-채널 트랜지스터(37)가 모든 동작 상태와 모든 처리 코너에 대해서 노드(102)를 기준 전압(HVDDQ)과 같도록 설정하는 충분한 전류를 구동하도록 선택된다. "PUARY"로 명명된 노드(103)에서의 전압은 2진 가중된 풀-업 어레이(46) 및 저항기(39)에 걸친 전압 강하 함수이고, 비교기(44)의 제 1 입력 단자에 제공된다. 풀-업 어레이(46)에 의해 구동되는 전류는 전압(PUARY)이 기준 전압(HVDDQ)과 매칭하기 위해 N-채널 트랜지스터(35)처럼 동일한 전류를 구동해야만 한다. 비교기(44)는 전압(PUARY)을 기준 전압(HVDDQ)에 비교하고 그에 응답하여 디지털 카운터 신호를 조정기(47)를 통해 2진 카운터에 제공한다. 비교기(44)는 도 3에 도시된 비교기(42)와 유사하다.
만약 전압(PUARY)이 기준 전압(HVDDQ)보다 크면, 비교기(44)는 카운터(48)가 카운트를 감소하게 하는 논리 하이 전압을 제공한다. 디지털 카운트 값(PUQ(0:7))은 풀-업 어레이(45)의 유효 저항을 증가시키는 풀-업 어레이(46)에 제공되어 전압(PUARY)의 크기를 감소시킨다. 디지털 카운트값(PUQ(0:7))은 풀-업 레지스터(49)에 또한 제공된다. 레지스터(49)는 출력 구동기(53)의 풀-업 출력 임피던스를 조정하기 위해, 클럭 신호(K)에 응답하여, 레지스터된 디지털 카운트 값을 출력 구동기(53)의 복수의 풀-업 트랜지스터에 제공한다. 풀-업 임피던스는 전압(PUARY)이 기준 전압(HVDDQ)과 동등할 때 매칭된다.
만약 전압(PUARY)이 기준 전압(HVDDQ) 보다 작으면, 비교기(44)는 풀-업 조정기(47)를 통해 카운터(48)에 논리 로우 전압을 제공해서 2진 카운터(48)가 카운트를 증가시키게 하고, 그 결과 풀-업 어레이(46)의 유효 저항은 감소하고 전압(PUARY)은 증가량만큼 증가하게 된다. 디지털 카운트 값(PUQ(0:7))은 증가하고, 대응하는 레지스터된 디지털 카운트 값(OZU(0:7))은 클럭 신호(K)에 응답하여 증가한다. 레지스터된 디지털 카운트 값(OZU(0:7))은 출력 구동기(53)의 복수의 2진 가중된 풀-업 트랜지스터의 임피던스를 조정하기 위해 출력 구동기(53)에 제공된다. 상기 논의된 바와 같이, 출력 구동기(53)는 GTL 레벨에서 신호를 제공하기 위한 것이다. GTL은 ECL(emitter-coupled logic)에 필적할만한 논리 스윙(logic swing)을 포함한다. GTL 용 논리 하이 레벨 전압은 1.14 내지 1.26 사이에 있을 것이다. 논리 로우 레벨 전압은 0 V 일 것이다. 다른 실시예에서, 출력 구동기(53)는 CMOS, ECL, 또는 TTL(transistor transistor logic)과 같은 다른 논리 레벨에서 신호를 제공할 수도 있다.
출력 버퍼 회로(20)는 상대적으로 작은 논리 스윙 레벨을 이용하는 시스템에서 동작하도록 의도되었기 때문에, 노이즈 효과를 줄이는 것이 무엇보다 중요하다. 저역 통과 필터(41)는 내부 전원 전압 단자(VSS)와 외부 전원 전압 단자(VSSEXT) 사이에서 고주파 노이즈를 걸러내는데, 여기서 VSS는 내부 접지이고 VSSEXT는 외부 접지에 연결된다. 고주파 노이즈는 N-채널 트랜지스터(33, 34, 35)의 게이트 전압, 및 집적 회로 상의 다른 회로에서와 같은 다른 소스에 의해 유입된다. 저역 통과 필터(41)는 피드백 증폭기(40)의 출력 단자와 피드백 증폭기(40)의 입력 단자 사이의 피드백 루프에 안정성을 또한 부가한다. 또한, 피드백 증폭기(40, 43)에 의해 제공된 피드백은 다이 온도와 N-채널 트랜지스터(33, 34, 35, 37, 38)를 흐르는 전류에 영향을 줄 수 있는 공급 전압에서의 변화를 또한 보상한다. 도해된 실시예에서, 저항기(32)는 VSSEXT를 통해 외부 접지에 연결됨을 주지해야 한다. 그러나 다른 실시예에서, 저항기(32)는 패드(30)와 저항기(32)를 내부 접지(VSS)에 연결하기 위한 다른 패드(도시되지 않음) 사이에 연결될 수도 있고, 그 결과 VSS에서 VSSEXT의 노이즈 문제를 제거하게 된다. VDDQC와 기준 전압(HVDDQ)에서의 전원 노이즈는 VDDQ를 회로의 저역 통과 필터(도시되지 않음)와 VDDQ를 VDDQC와 HVDDQ로 변환하기 위해 사용되는 회로의 단일 이득 증폭기(도시되지 않음)를 통해 통과시킴으로써 여과된다.
내부 VDD 노이즈는 전류 미러(current mirrors)로서 연결된 P-채널 트랜지스터 대신 소스-폴로워 배치의 N-채널 트랜지스터(33, 34, 35, 37, 38)를 활용함으로써 감소된다. 만약 소스-폴로워에서의 N-채널 트랜지스터의 드레인 전압(VD)이 게이트 전압(VG)에서 임계 전압(VT)을 뺀 것보다 작으면, VG의 변조는 소스 전압(VS)의 변조를 유발하고 N-채널 트랜지스터는 상대적으로 약한 전원 노이즈 거절을 나타낼 것이다. 그러나, 만약 VD가 VG에서 VT를 뺀 것보다 크면 VD의 변조는 소스에 의해 거절당할 것이고 그 결과 상대적으로 양호한 전원 노이즈 거절을 나타낼 것이다. 따라서, N-채널 트랜지스터(33, 34, 35, 37, 38)는 VG-VT 보다 큰 VD로 동작한다. N-채널 트랜지스터(33, 34, 35, 37, 38)용 바디 타이(body ties)(도시되지 않음)는 VG-VT를 더 감소시키기 위해 VSS에 연결된다.
도 2는 도 1 의 피드백 증폭기(40)를 개략적인 다이어그램으로 나타낸다. 피드백 증폭기(40)는 차동 증폭기(60), 레벨 천이(level shifting) 회로(61, 62), P-채널 트랜지스터(79), 및 저항기를 포함한다. 차등 증폭기(60)는 P-채널 트랜지스터(63, 64), NPN 트랜지스터(65, 66), 및 저항기(67)를 포함한다. 레벨 천이 회로(61)는 P-채널 트랜지스터(75, 76), NPN 트랜지스터(70), 및 N-채널 트랜지스터(71)를 포함한다. 레벨 천이 회로(62)는 P-채널 트랜지스터(77, 78), NPN트랜지스터(72), 및 N-채널 트랜지스터(73)을 포함한다. 레벨 천이 회로(62)는 P-채널 트랜지스터(77, 78), NPN 트랜지스터(72), 및 N-채널 트랜지스터(73)를 포함한다.
P-채널 트랜지스터(63)는 VDD에 연결된 소스, 및 함께 연결된 게이트와 드레인을 포함한다. P-채널 트랜지스터(64)는 VDD에 연결된 소스와, P-채널 트랜지스터(63)의 게이트에 연결된 게이트, 및 드레인을 포함한다. NPN 트랜지스터(65)는 P-채널 트랜지스터(63)의 드레인에 연결된 컬렉터와, 베이스, 및 에미터를 포함한다. NPN 트랜지스터(66)는 P-채널 트랜지스터(64)의 드레인에 연결된 컬렉터와, 베이스, 및 NPN 트랜지스터(65)의 에미터에 연결된 에미터를 포함한다. 저항기(67)는 NPN 트랜지스터(65, 66)의 에미터에 연결된 제 1 단자, 및 VSS에 연결된 제 2 단자를 포함한다. NPN 트랜지스터(70)는 VDD에 연결된 컬렉터와, 베이스, 및 NPN 트랜지스터(65)의 베이스에 연결된 에미터를 포함한다. N-채널 트랜지스터(71)는 NPN 트랜지스터(70)의 에미터에 연결된 드레인과, 바이어스 전압(NBIAS)을 수신하기 위한 게이트, 및 VSS에 연결된 소스를 포함한다. NPN 트랜지스터(72)는 VDD 에 연결된 컬렉터와, 베이스, 및 NPN 트랜지스러(66)의 베이스에 연결된 에미터를 포함한다. N-채널 트랜지스터(73)는 NPN 트랜지스터(72)의 에미터에 연결된 드레인과, 바이어스 전압(NBIAS)을 수신하기 위한 게이트, 및 VSS 에 연결된 소스를 포함한다. P-채널 트랜지스터(75)는 VDD 에 연결된 소스, 바이어스 전압(PBIAS)을 수신하기 위한 게이트, 및 NPN 트랜지스터(70)의 베이스에 연결된 드레인을 포함한다. N-채널 트랜지스터(76)는 P-채널 트랜지스터(75)의 드레인에 연결된 소스와, 전압(ZQ)을 수신하기 위한 게이트, 및 VSS 에 연결된 드레인을 포함한다. P-채널 트랜지스터(77)는 VDD 에 연결된 소스와, 바이어스 전압(PBIAS)을 수신하기 위한 게이트, 및 NPN 트랜지스터(72)의 베이스에 연결된 드레인을 포함한다. P-채널 트랜지스터(78)는 P-채널 트랜지스터(77)의 드레인에 연결된 소스와, 기준 전압(HVDDQ)을 수신하기 위한 게이트, 및 VSS 에 연결된 게이트를 포함한다. P-채널 트랜지스터(79)는 VDD 에 연결된 소스와, NPN 트랜지스터(66)의 컬렉터에 연결된 게이트, 및 저역 통과 필터(41, 도 1)의 입력 단자에 연결된 드레인을 포함한다. 저항기(80)는 P-채널 트랜지스터(79)의 드레인에 연결된 제 1 단자, 및 VSS 에 연결된 제 2 단자를 포함한다.
바이어스 전압(PBIAS)은 P-채널 트랜지스터(75, 77)의 게이트에 제공되어 P-채널 트랜지스터(75, 77)가 상대적으로 일정한 전류 소스로서 기능을 하도록 한다. 또한 바이어스 전압(NBIAS)은 N-채널 트랜지스터(71, 73)의 게이트에 제공되어 N-채널 트랜지스터(71, 73)가 상대적으로 일정한 전류 소스로서 기능을 하도록 한다.
동작 시, 피드백 증폭기(40)는 전압(ZQ)을 기준 전압(HVDDQ)과 비교하고, 그에 응답하여 출력 전압을 저역 통과 필터(41)에 제공한다. 레벨 천이 회로(61, 62)는 전압(ZQ, HVDDQ)을 차동 증폭기(60)에 의해 사용될 수 있는 레벨로 각각 레벨 천이 한다. 차동 증폭기(60)는 부하 요소로 P-채널 트랜지스터를 이용하는 종래의 차동 증폭기이다. 전압(29)이 기준 전압(HVDDQ) 보다 낮을 때 더 많은 전류가 NPN 트랜지스터(65)보다 NPN 트랜지스터(66)를 통하도록 조정되고, 차동 증폭기(60)는 P-채널 트랜지스터(79)의 게이트에 낮은 전압을 제공해서 P-채널 트랜지스터(79)가 더 잘 전도되도록 한다. P-채널 트랜지스터의 드레인은 저역 통과 필터(41, 도 1에 도시됨)의 입력 단자에 고전압을 제공한다. 저항기(80)는 N-채널 트랜지스터(79)의 드레인 전압에 대해 레벨 천이 기능을 제공한다. N-채널 트랜지스터(33) (도 1)의 게이트 전압이 증가하면, N-채널 트랜지스터(33)의 드레인-소스 전류를 증가시킴으로써 전압(ZQ)이 기준 전압(HVDDQ)과 거의 같을 때까지 전압(ZQ)의 전압 레벨을 상승시킨다.
만약 전압(ZQ)이 기준 저압(HVDDQ)보다 크면, 더 많은 전류가 NPN 트랜지스터(66)보다 NPN 트랜지스터(65)를 통하도록 조정되고, 차동 증폭기(60)는 P-채널 트랜지스터(79)의 게이트에 상대적으로 높은 전압을 제공해서 P-채널 트랜지스터(79)가 거의 전도성을 띄지 않도록 한다. P-채널 트랜지스터(79)의 드레인은 저역 통과 필터(41)의 입력 단자에 낮은 전압을 제공한다. N-채널 트랜지스터(33)의 게이트 전압이 감소하면 N-채널 트랜지스터(33)의 드레인-소스 전류를 감소시키고 그 결과 전압(ZQ)이 기준 전압(HVDDQ)과 거의 같을 때까지 전압(ZQ)의 레벨을 감소시킨다.
도 3은 도 1의 비교기(42)를 개략적인 다이어그램 형태로 도시한다. 비교기(42)는 차동 증폭기(85)와, P-채널 트랜지스터(93, 94, 95, 96, 117, 120)와 N-채널 트랜지스터(105, 107, 112, 114, 116, 118, 119, 121)와 NPN 트랜지스터(99, 106, 109, 111, 113, 115) 및 인버터(122∼124)를 포함한다. 차동 증폭기(85)는 저항기(86, 87), NPN 채널 트랜지스터(88, 89), 및 N-채널 트랜지스터(90)를 포함한다.
저항기(86)는 VDD에 연결된 제 1 단자, 및 제 2 단자를 포함한다. 저항기(87)는 VDD에 연결된 제 1 단자, 및 제 2 단자를 포함한다. NPN 트랜지스터(88)는 저항기(86)의 제 2 단자에 연결된 컬렉터와, 베이스, 및 에미터를 포함한다. NPN 트랜지스터(89)는 저항기(87)의 제 2 단자에 연결된 컬렉터와, 베이스, 및 NPN 트랜지스터(88)의 에미터에 연결된 에미터를 포함한다. N-채널 트랜지스터(90)는 NPN 트랜지스터(88, 89)의 에미터에 연결된 드레인과, 바이어스 전압(NBIAS)을 수신하기 위한 게이트, 및 VSS에 연결된 소스를 포함한다. P-채널 트랜지스터(93)는 VDD에 연결된 소스와, 바이어스 전압(PBIAS)을 수신하기 위한 게이트, 및 NPN 트랜지스터(88)의 베이스에 연결된 드레인을 포함한다. P-채널 트랜지스터(94)는 P-채널 트랜지스터(93)의 드레인에 연결된 소스와, 기준 전압(HVDDQ)을 수신하기 위한 게이트, 및 VSS에 연결된 드레인을 포함한다. P-채널 트랜지스터(95)는 VDD에 연결된 소스와, 바이어스 전압(PBIAS)을 수신하기 위한 게이트, 및 NPN 트랜지스터(89)의 베이스에 연결된 드레인을 포함한다. P-채널 트랜지스터(96)는 P-채널 트랜지스터(95)의 드레인에 연결된 소스와, 풀-다운 어레이 전압(PDARY)을 수신하기 위한 게이트, 및 VSS에 연결된 드레인을 포함한다. NPN 트랜지스터(99)는 VDD에 연결된 컬렉터와, NPN 트랜지스터(88)의 컬렉터에 연결된 베이스, 및 에미터를 포함한다. NPN 트랜지스터(105)는 NPN 트랜지스터(99)의 에미터에 연결된 드레인과, 바이어스 전압(NBIAS)을 수신하기 위한 게이트, 및 VSS에 연결된 소스를 포함한다. NPN 트랜지스터(106)는 VDD에 연결된 컬렉터와, NPN 트랜지스터(89)의 컬렉터에 연결된 베이스, 및 에미터를 포함한다. N-채널 트랜지스터(107)는 NPN 트랜지스터(106)의 에미터에 연결된 드레인과, 바이어스 전압(NBIAS)을 수신하도록 연결된 게이트, 및 VSS에 연결된 소스를 포함한다.
저항기(108)는 VDD에 연결된 제 1 단자, 및 제 2 단자를 포함한다. NPN 트랜지스터(109)는 저항기(108)의 제 2 단자에 연결된 컬렉터와, NPN 트랜지스터(99)의 에미터에 연결된 베이스, 및 에미터를 포함한다. N-채널 트랜지스터(112)는 NPN 트랜지스터(109)의 에미터에 연결된 드레인과, 바이어스 전압(NBIAS)을 수신하기 위한 게이트, 및 VSS에 연결된 소스를 포함한다. 저항기(110)는 VDD에 연결된 제 1 단자, 및 제 2 단자를 포함한다. NPN 트랜지스터(111)는 저항기(110)의 제 2 단자에 연결된 컬렉터와, NPN 트랜지스터(106)의 에미터에 연결된 베이스, 및 N-채널 트랜지스터(112)의 드레인의 연결된 에미터를 포함한다. NPN 트랜지스터(113)는 VDD에 연결된 컬렉터와, NPN 트랜지스터의 컬렉터에 연결된 베이스, 및 에미터를 포함한다. N-채널 트랜지스터(114)는 NPN 트랜지스터(113)의 에미터에 연결된 드레인과, 바이어스 전압(NBIAS)을 수신하기 위한 게이트, 및 VSS에 연결된 소스를 포함한다. NPN 트랜지스터(115)는 VDD에 연결된 컬렉터와, NPN 트랜지스터(111)의 컬렉터에 연결된 베이스, 및 에미터를 포함한다. N-채널 트랜지스터(116)는 NPN 트랜지스터(115)의 에미터에 연결된 드레인과, 바이어스 전압(VBIAS)을 수신하기 위한 게이트, 및 VSS 에 연결된 소스를 포함한다. P-채널 트랜지스터(117)는 VDD에 연결된 소스, 및 함께 연결된 게이트와 드레인을 포함한다. N-채널 트랜지스터(118)는 P-채널 트랜지스터(117)의 게이트와 드레인에 연결된 드레인, NPN 트랜지스터(113)의 에미터에 연결된 게이트, 및 소스를 포함한다. N-채널 트랜지스터(119)는 N-채널 트랜지스터(118)의 소스에 연결된 드레인, 바이어스 전압(NBIAS)을 수신하기 위한 게이트, 및 VSS에 연결된 소스를 포함한다. N-채널 트랜지스터(119)는 N-채널 트랜지스터(118)의 소스에 연결된 드레인, 바이어스 전압(NBIAS)을 수신하기 위한 게이트, 및 VSS에 연결된 소스를 포함한다. P-채널 트랜지스터(120)는 VDD에 연결된 소스, P-채널 트랜지스터(117)의 게이트에 연결된 게이트, 및 드레인을 포함한다. N-채널 트랜지스터(121)는 P-채널 트랜지스터(120)의 드레인에 연결된 드레인, NPN 트랜지스터(115)의 에미터에 연결된 게이트, 및 N-채널 트랜지스터(119)의 드레인에 연결된 소스를 포함한다. 인버터(122, 123, 124)는 P-채널 트랜지스터(120)의 드레인과 풀-다운 조정기(50)의 제 1 입력 단자 사이에 직렬로 연결된다.
바이어스 전압(PBIAS)은 P-채널 트랜지스터(93, 95)의 게이트에 제공되어 P-채널 트랜지스터(93, 95)가 상대적으로 일정한 전류 소스로 기능을 하도록 한다. 또한, 바이어스 전압(NBIAS)은 N-채널 트랜지스터(90, 105, 107, 112, 114, 116, 119)의 게이트에 제공되어 N-채널 트랜지스터(90, 105, 107, 112, 114, 116, 119)가 상대적으로 일정한 전류 소스로 기능을 하도록 한다.
동작 시, 비교기(42)는 피드백 증폭기(40)와 유사하게 동작하고, 조정기(50)를 통해 2진 카운터(51)에 디지털 신호를 제공해서 카운터(51)가 카운트를 증가시키거나 감소시키게 한다. 만약 풀-다운 어레이 전압(PDARY)이 기준 전압(HVDDQ) 보다 크면, NPN 트랜지스터(89)의 베이스 전압은 NPN 트랜지스터(88)의 베이스 전압보다 상대적으로 크게되고, 더 많은 전류가 차동 증폭기(85)의 NPN 트랜지스터(88)보다 NPN 트랜지스터(89)를 통하도록 조정된다. NPN 트랜지스터(106)의 베이스 전압이 감소되면 NPN 트랜지스터(111)의 베이스 전압이 감소되게 한다. 저항기(108, 110)는 NPN 트랜지스터(109, 111)로 구성된 차동 쌍에 대해 부하 요소로 기능을 한다. NPN 트랜지스터(115)의 베이스 전압이 증가하면 N-채널 트랜지스터(121)의 게이트에서 전압을 증가시킨다. 인버터(122)의 입력 단자에서 전압은 논리 로우 전압으로 감소하고, 직렬 연결된 인버터(122, 123, 124)는 버퍼된 논리 하이 전압을 조정기(50)에 제공한다. 차동 증폭기(85)는 부하 요소로 기능을 하는 저항기(86, 87)를 갖는 종래의 차동 증폭기이다.
만약 풀다운 어레이 전압(PDARY)이 기준 전압(HVDDA) 보다 작으면, NPN 트랜지스터(88)의 베이스 전압은 NPN 트랜지스터(89)의 베이스 전압보다 크게되고, 더 많은 전류가 차등 증폭기(85)의 NPN 트랜지스터(89) 보다 NPN 트랜지스터(88)를 통하도록 조정된다. NPN 트랜지스터(106)의 베이스 전압이 증가하면 NPN 트랜지스터(111)의 베이스 전압이 증가하게 된다. NPN 트랜지스터(115)의 베이스 전압이 감소하면 N-채널 트랜지스터(121)의 게이트 전압을 감소시킨다. 인버터(121)의 입력단자에서 전압은 논리 하이 전압으로 증가하고, 직렬 연결된 인버터(122, 123, 124)는 조정기(50)에 버퍼된 논리 로우 전압을 제공한다.
도 4는 도 1의 풀-다운 2진 가중된 트랜지스터 어레이(45)를 개략적인 다이어그램 형태로 도시한다. 풀-다운 2진 가중된 트랜지스터 어레이(45)는 N-채널 트랜지스터(130, 131, 132, 133)와, 직렬 연결된 N-채널 트랜지스터(134)와, 직렬 연결된 N-채널 트랜지스터(135)와, 직렬 연결된 N-채널 트랜지스터(136), 및 직렬 연결된 N-채널 트랜지스터(137)를 포함한다.
N-채널 트랜지스터(130)는 노드(101)에 연결된 드레인과, 디지털 카운트 값 비트(PDQ7)를 수신하기 위한 게이트, 및 VSS에 연결된 소스를 포함한다. N-채널 트랜지스터(131)는 노드(101)에 연결된 드레인과, 디지털 카운트 값 비트(PDQ6)를 수신하기 위한 게이트, 및 VSS에 연결된 소스를 포함한다. n-채널 트랜지스터(132)는 노드(101)에 연결된 드레인과, 디지털 카운트 값 비트(PDQ5)를 수신하기 위한 게이트, 및 VSS에 연결된 소스를 포함한다. N-채널 트랜지스터(134)는 노드(101)에 연결된 드레인과, 디지털 카운트 값 비트(PDQ4)를 수신하기 위한 게이트, 및 VSS에 연결된 소스를 포함한다. 직렬 연결된 N-채널 트랜지스터(134)는 노드(101)와 VSS 사이에 연결된다. 직렬 연결된 N-채널 트랜지스터(134) 각각의 게이트는 디지털 카운트 값 비트(PDQ3)를 수신하기 위한 것이다. 직렬 연결된 N-채널 트랜지스터(135)는 노드(101)와 VSS 사이에 연결된다. 직렬 연결된 N-채널 트랜지스터 각각의 게이트는 디지털 카운트 값 비트(PDQ2)를 수신하기 위한 것이다. 직렬 연결된 N-채널 트랜지스터(136)는 노드(101)와 VSS 사이에 연결된다. 직렬 연결된 N-채널 트랜지스터(136) 각각의 게이트는 디지털 카운트 값 비트(PDQ1)를 수신하기 위한 것이다. 직렬 연결된 N-채널 트랜지스터(137)는 노드(101)와 VSS 사이에 연결된다. 직렬 연결된 N-채널 트랜지스터(137) 각각의 게이트는 디지털 카운트 값 비트(PDQ0)를 수신하기 위한 것이다. 노드(101)는 디지털 카운트 값(PDQ(0:7))의 함수로서 풀-다운 어레이 전압(PDARY)를 제공한다.
풀-다운 2진 가중된 트랜지스터 어레이(45)의 N-채널 트랜지스터는 디지털 카운트 값(PDQ(0:7))의 값에 의존해서 노드(101)와 VSS 사이에 조정가능한 임피던스를 제공하기 위해 배열된다. 노드(101)와 VSS 사이의 임피던스는 디지털 카운트 값을 증가시키기 위해 감소되고, 디지털 카운트 값을 감소시키기 위해 증가된다.
도 5는 도 1의 풀-업 2진 가중된 트랜지스터 어레이(46)를 개략적인 다이어그램 형태로 도시한다. 풀-업 2진 가중된 트랜지스터 어레이(46)는 N-채널 트랜지스터(140, 141, 142, 143, 144)와, 직렬 연결된 N-채널 트랜지스터(145)와, 직렬 연결된 N-채널 트랜지스터(146)와, 직렬 연결된 N-채널 트랜지스터(147)를 포함한다. N-채널 트랜지스터(140)는 VDDQC에 연결된 드레인과, 디지털 카운트 값 비트(PUQ7)를 수신하기 위한 게이트, 및 노드(103)에 연결된 소스를 포함한다. N-채널 트랜지스터(141)는 VDDQC에 연결된 드레인과, 디지털 카운트 값 비트(PUQ6)를 수신하기 위한 게이트, 및 노드(103)에 연결된 소스를 포함한다. N-채널 트랜지스터(142)는 VDDQC 에 연결된 드레인과, 디지털 카운트 값 비트(PUQ5)를 수신하기 위한 게이트, 및 노드(103)에 연결된 소스를 포함한다. N-채널 트랜지스터(143)는 VDDQC에 연결된 드레인과, 디지털 카운트 값 비트(PUQ4)를 수신하기 위한 게이트, 및 노드(103)에 연결된 소스를 포함한다. N-채널 트랜지스터(144)는 VDDQC에 연결된 드레인과, 디지털 카운트 값 비트(PUQ3)를 수신하기 위한 게이트, 및 노드(103)에 연결된 소스를 포함한다.
직렬 연결된 N-채널 트랜지스터(145)는 VDDQC와 노드(103) 사이에 연결된다. 직렬 연결된 N-채널 트랜지스터(145) 각각의 게이트는 디지털 카운트 값 비트(PUQ2)를 수신하기 위한 것이다. 직렬 연결된 N-채널 트랜지스터(146)는 VDDQC와 노드(103) 사이에 연결된다. 질력 연결된 N-채널 트랜지스터(146) 각각의 게이트는 디지털 카운트 값 비트(PUQ1)를 수신하기 위한 것이다. 직렬 연결된 N-채널 트랜지스터(147)는 VDDQC와 노드(103) 사이에 연결된다. 직렬 연결된 N-채널 트랜지스터(147) 각각의 게이트는 디지털 카운트 값 비트(PUQ0)를 수신하기 위한 것이다. 노드(103)는 디지털 카운트 값(PUQ(0:7))의 함수로서 풀-업 어레이 전압(PUARY)을 제공한다.
풀-업 2진 가중된 트랜지스터 어레이(46)의 N-채널 트랜지스터는 디지털 카운트 값(PUQ(0:7))에 의존해서 VDDQC와 노드(101) 사이에 조정 가능한 임피던스를 제공하기 위해 배열된다. 풀-다운 2진 가중된 트랜지스터 어레이(45)와 마찬가지로, VDDQC와 노드(101) 사이의 임피던스는 디지털 카운트 값을 증가시키기 위해 감소되고, 디지털 카운트 값을 감소시키기 위해 증가된다.
도 6은 도 1의 출력 구동기(53)를 부분적인 개략도 및 부분적인 논리도 형태로 도시한다. 출력 구동기(53)는 N-채널 트랜지스터(150, 151, 152)를 포함하는 복수의 N-채널 트랜지스터 풀-업 트랜지스터와, N-채널 트랜지스터(153, 154, 155)를 포함하는 복수의 N-채널 풀-다운 트랜지스터와, 전송 게이트(157, 160, 163, 167, 171, 175)와, N-채널 트랜지스터(159, 162, 165, 169, 173, 177), 및 인버터(158, 161, 164, 168, 172, 176)를 포함한다. N-채널 풀-업 트랜지스터는(150, 151, 152)는 입력 데이터 신호(D) 및 풀-업 제어 신호(OZU(0:7))를 수신하는 것에 응답하여 출력 데이터 신호(DATA)를 풀 업하기 위한 복수의 2 진 가중된 풀-업 트랜지스터를 나타낸다. 풀-업 제어 신호(OZU(0:7))는 임피던스를 출력 구동기(53)의 풀-업 트랜지스터에 의해 구동된 부하와 매칭시키기 위해 사용된다. N-채널 풀-다운 트랜지스터(153, 154, 155)는 입력 데이터 신호(D*) 및 풀-다운 제어 신호(OZD(0:7))를 수신하는 것에 응답하여 출력 신호(DATA)를 풀 다운시키기 위한 복수의 2진 가중된 풀-다운 트랜지스터를 나타낸다. 풀-다운 제어 신호(OZD(0:7))는 임피던스를 출력 구동기(53)의 풀-다운 트랜지스터에 의해 구동된 부하와 매칭시키기 위해 사용된다.
N-채널 풀-업 트랜지스터(150)는 VDDQ에 연결된 드레인과, 전송 게이트(157)를 통해 입력 데이터 신호(D)를 수신하기 위한 게이트, 및 출력 단자(150)에 연결된 소스를 포함한다. 풀-업 제어 신호(OZU0)는 전송 게이트(157)의 전도성을 제어한다. N-채널 트랜지스터(159)는 N-채널 트랜지스터(150)의 게이트에 연결된 드레인과, 인버터(158)의 출력 단자에 연결된 게이트, 및 VSS에 연결된 소스를 포함한다.
N-채널 풀-업 트랜지스터(151)는 VDDQ에 연결된 드레인과, 전송 게이트(160)를 통해 입력 데이터 신호(D)를 수신하기 위한 게이트, 및 출력 단자(105)에 연결된 소스를 포함한다. 풀-업 제어 신호(OZU1)는 전송 게이트(160)의 전도성을 제어한다. N-채널 트랜지스터(162)는 N-채널 트랜지스터(151)의 게이트에 연결된 드레인과, 인버터(161)의 출력 단자에 연결된 게이트, 및 VSS 에 연결된 소스를 포함한다.
N-채널 풀-업 트랜지스터(152)는 VDDQ에 연결된 드레인과, 전송 게이트(163)를 통해 입력 데이터 신호(D)를 수신하기 위한 게이트, 및 출력 단자(105)에 연결된 소스를 포함한다. 풀-업 제어 신호(OZU7)는 전송 게이트(163)의 전도성을 제어한다. N-채널 트랜지스터(165)는 N-채널 트랜지스터(152)의 게이트에 연결된 드레인과, 인버터(164)의 출력 단자에 연결된 게이트, 및 VSS에 연결된 소스를 포함한다.
N-채널 풀-다운 트랜지스터(153)는 출력 단자(153)에 연결된 드레인과, 전송 게이트(167)를 통해 입력 데이터 신호(D*)를 수신하기 위한 게이트 및 VSS에 연결된 소스를 포함한다. 풀-다운 제어 신호(OZD0)는 전송 게이트(167)의 전도성을 제어한다. N-채널 트랜지스터(169)는 N-채널 트랜지스터(153)의 게이트에 연결된 드레인과, 인버터(168)의 출력 단자에 연결된 게이트, 및 VSS에 연결된 소스를 포함한다.
N-채널 풀-다운 트랜지스터(154)는 출력 단자(105)에 연결된 드레인과, 전송 게이트(171)를 통해 입력 데이터 신호(D*)를 수신하기 위한 게이트, 및 VSS에 연결된 소스를 포함한다. 풀-다운 제어 신호(OZD1)는 전송 게이트(171)의 전도성을 제어한다. N-채널 트랜지스터(173)는 N-채널 트랜지스터(154)의 게이트에 연결된 드레인과, 인버터(172)의 출력 단자에 연결된 게이트, 및 VSS에 연결된 소스를 포함한다.
N-채널 풀-다운 트랜지스터(155)는 출력 단자(105)에 연결된 드레인과, 전송 게이트(175)를 통해 입력 데이터 신호(D*)를 수신하기 위한 게이트, 및 VSS에 연결된 소스를 포함한다. 풀-다운 제어 신호(OZD7)는 전송 게이트(175)의 전도성을 제어한다. N-채널 트랜지스터(177)는 N-채널 트랜지스터(155)의 게이트에 연결된 드레인과, 인버터(176)의 출력 단자에 연결된 게이트, 및 VSS 에 연결된 소스를 포함한다.
출력 구동기(53)의 전송 게이트들은 연결 소자로서 기능을 하고 노드(105)에서의 출력 임피던스를 노드(105)에 연결된 부하의 임피던스로 맞추기 위해 풀-업 디지털 카운트 값(OZU(0:7)) 및 풀-다운 디지털 카운트 값(OZD(0:7))에 의해 게이트 된다. 인버터(158, 161, 164, 168, 172, 176)는 그들의 대응하는 디지털 카운트 값을 수신하고, 전송 게이트의 P-채널 트랜지스터가 논리 하이 전압인 대응하는 디지털 카운트 값에 응답하여 전도되게 한다.
출력 구동기(53)의 노드(105)의 임피던스를 전송 라인의 임피던스에 매칭하는 것은 반사된 신호가 흡수되게 해서 울림(ringing)을 방지한다. 이것은 더 안정된 파형과, 더 나은 노이즈 면역, 및 향상된 신호 타이밍 마진으로 나타난다. 또한 노드(105)의 임피던스는 저항기(32)(도 1)의 저항 값을 변화시킴으로써 쉽게 조정 가능하고 출력 버퍼 회로(20)를 포함하는 집적 회로 메모리와 같은 집적회로가 다양한 부하 임피던스를 구동하는 것을 가능케 한다.
본 발명이 양호한 실시예를 통해 상술되었지만, 기술적인 분야에서 능숙된 자에게는 본 발명이 다양한 방법으로 변형될 수 있고 상기 특정하게 연급된 양호한 실시예와는 다른 많은 실시예가 행해질 수 있음은 명백할 것이다. 예를 들면 소스 폴로워 N-채널 트랜지스터(33, 34, 35, 37, 38)는 노이즈에 민감하지 않은 실시예에서 P-채널 트랜지스터로 대체될 수 있다. 또한, 풀-업 레지스터(49)와 풀-다운 레지스터(52)는 한 다중-비트 레지스터의 일부가 될 수도 있다. 또한 디지털 카운트 값은 집적회로 상의 다양한 출력 구동기 회로의 임피던스를 제어하기 위해 사용될 수도 있다. 따라서, 첨부된 특허청구의 범위는 본 발명의 진정한 정신과 영역 내에서 본 발명의 모든 수정예를 포함한다.
조정가능한 출력 임피던스를 갖는 출력 버퍼 회로를 제공한다.
도 1은 본 발명의 일 실시예에 따른 가변 출력 임피던스를 갖는 출력 버퍼 회로를 부분적인 블럭도 형태, 부분적인 개략도 형태 및 부분적인 논리도 형태로 도시하는 도면.
도 2는 도 1의 풀-다운 A/D 변환기의 피드백 증폭기를 도시하는 개략도.
도 3은 도 1의 풀-다운 A/D 변환기의 비교기를 도시하는 개략도.
도 4는 도 1의 풀-다운 2진 가중된 트랜지스터 어레이를 도시하는 개략도.
도 5는 도 1의 풀-업 2진 가중된 트랜지스터 어레이를 도시하는 개략도.
도 6은 도 1의 출력 드라이버를 부분적인 개략도 형태 및 부분적인 논리도 형태로 도시하는 도.
※ 도면의 주요 부분에 대한 부호의 설명 ※
20 : 출력 버퍼 회로 22 : 풀-업 A/D 변환기
24 : 풀-다운 A/D 변환기
35, 27, 38 : N-채널 소스-폴로워 트랜지스터
36, 39 : 저항기 40, 43 : 피드백 증폭기
41 : 저역 필터 42, 44 : 비교기
45 : 2진 가중된 풀-다운 트랜지스터 어레이
46 : 2진 가중된 풀-업 트랜지스터 어레이
47 : 풀-업 조정기 48, 51 : 8비트 2진 카운터
49 : 풀-업 레지스터 50 : 풀-다운 조정기
52 : 풀-다운 레지스터

Claims (20)

  1. 미리 결정된 입력 전압을 수신하기 위한 입력 단자 및 상기 미리 결정된 입력 전압의 전압 레벨에 대응하는 디지털 코드를 제공하기 위한 복수의 출력 단자들을 갖는 아날로그-디지털 변환기와,
    복수의 2진 가중된 출력 트랜지스터들을 갖는 출력 구동기 회로로서, 상기 복수의 2진 가중된 출력 트랜지스터들 각각은, 전원 전압 단자에 연결된 제 1 전류 전극, 상기 디지털 코드의 대응하는 비트의 미리 결정된 논리 상태에 응답하여 데이터 신호를 수신하도록 선택적으로 연결된 제어 전극, 및 출력 신호를 제공하기 위한 출력 단자에 연결된 제 2 전류 전극을 갖는, 상기 출력 구동기 회로를 포함하는, 버퍼 회로.
  2. 가변 출력 임피던스를 갖는 버퍼 회로로서,
    상기 버퍼 회로의 입력 단자에 연결된 저항성 소자와,
    전원 전압 단자에 연결된 제 1 전류 전극, 제어 전극, 및 상기 버퍼 회로의 상기 입력 단자에 연결된 제 2 전류 전극을 갖는 제 1 트랜지스터와,
    상기 저항성 소자의 제 1 단자에 연결된 제 1 입력 단자, 기준 전압을 수신하기 위한 제 2 입력 단자, 및 상기 제 1 트랜지스터의 상기 제어 전극에 연결된 출력 단자를 갖는 피드백 증폭기와,
    상기 전원 전압 단자에 연결된 제 1 전류 전극, 상기 피드백 증폭기의 상기 출력 단자에 연결된 제어 전극, 및 제 2 전류 전극을 갖는 제 2 트랜지스터와,
    입력 전압을 수신하기 위한 상기 제 2 트랜지스터의 상기 제 2 전류 전극에 연결된 입력 단자, 및 상기 입력 전압의 전압 레벨에 대응하는 디지털 코드를 제공하기 위한 복수의 출력 단자들을 갖는 아날로그-디지털 변환기와,
    복수의 2진 가중된 트랜지스터들을 갖는 출력 구동기 회로로서, 상기 복수의 2진 가중된 트랜지스터들 각각은, 전원 전압 단자에 연결된 제 1 전류 전극, 상기 디지털 코드의 대응하는 비트의 미리 결정된 논리 상태에 응답하여 데이터 신호를 수신하도록 선택적으로 연결된 제어 전극, 및 출력 신호를 제공하기 위한 상기 출력 구동기 회로의 출력 단자에 연결된 제 2 전류 전극을 갖는, 상기 출력 구동기 회로를 포함하는, 버퍼 회로.
  3. 가변 출력 임피던스를 갖는 버퍼 회로로서,
    제 1 미리 결정된 입력 전압을 수신하기 위한 입력 단자 및 상기 제 1 미리 결정된 입력 전압의 전압 레벨에 대응하는 풀-업(pull-up) 디지털 코드를 제공하기 위한 복수의 출력 단자들을 갖는 풀-업 아날로그-디지털 변환기와,
    제 2 미리 결정된 입력 전압을 수신하기 위한 입력 단자 및 상기 제 2 미리 결정된 입력 전압의 전압 레벨에 대응하는 풀-다운(pull-down) 디지털 코드를 제공하기 위한 복수의 출력 단자들을 갖는 풀-다운 아날로그-디지털 변환기와,
    출력 구동기 회로로서,
    제 1 전원 전압 단자에 연결된 제 1 전류 전극, 상기 풀-업 디지털 코드의 대응하는 비트의 미리 결정된 논리 상태에 응답하여 제 1 데이터 신호를 수신하도록 선택적으로 연결된 제어 전극, 및 출력 신호를 풀 업하기 위해 출력 단자에 연결된 제 2 전류 전극을 각각 갖는, 복수의 2진 가중된 풀-업 트랜지스터들과,
    제 2 전원 전압 단자에 연결된 제 1 전류 전극, 상기 풀-다운 디지털 코드의 대응하는 비트의 미리 결정된 논리 상태에 응답하여 제 2 데이터 신호를 수신하도록 선택적으로 연결된 제어 전극, 및 상기 출력 신호를 풀 다운하기 위해 상기 출력 단자에 연결된 제 2 전류 전극을 각각 갖는, 복수의 2진 가중된 풀-다운 트랜지스터들을 포함하는, 상기 출력 구동기 회로를 포함하는, 버퍼 회로.
  4. 제 1 항에 있어서,
    상기 복수의 2진 가중된 출력 트랜지스터들은 복수의 2진 가중된 풀-업 트랜지스터들이고, 상기 전원 전압 단자는 포지티브 전원 전압을 수신하기 위한 단자인, 버퍼 회로.
  5. 제 1 항에 있어서,
    상기 복수의 2진 가중된 출력 트랜지스터들은 복수의 2진 가중된 풀-다운 트랜지스터들이고, 상기 전원 전압 단자는 접지에 연결된, 버퍼 회로.
  6. 제 1 항에 있어서,
    상기 아날로그-디지털 변환기는,
    상기 미리 결정된 입력 전압을 수신하기 위한 입력 단자를 갖는 비교기로서, 상기 미리 결정된 입력 전압을 기준 전압에 비교하고 상기 기준 전압에 상기 미리 결정된 입력 전압의 관련 크기 비교를 실행하는 상기 비교기에 응답하여 미리 결정된 논리 상태의 신호를 제공하는, 상기 비교기와,
    2진 카운터로서, 상기 신호를 수신하기 위해 상기 비교기의 출력 단자에 연결되고, 제 1 미리 결정된 논리 상태를 갖는 상기 신호에 응답하여 카운트 값까지 카운트 업하고, 제 2 미리 결정된 논리 상태를 갖는 상기 신호에 응답하여 상기 카운트 값까지 카운트 다운하는, 상기 2진 카운터와,
    상기 2진 카운터의 출력 및 제 1 전압 소스에 연결되고, 수신하는 상기 디지털 코드에 응답하여 미리 결정된 전압을 제공하기 위한 2진 가중된 트랜지스터 어레이로서, 상기 미리 결정된 전압은 상기 입력 전압이 상기 기준 전압과 거의 동일할 때까지 상기 입력 전압의 크기를 조정하기 위한 것인, 상기 2진 가중된 트랜지스터 어레이를 포함하는, 버퍼 회로.
  7. 제 1 항에 있어서,
    상기 입력 단자와 제 2 전원 전압 단자 사이에 작동적으로 연결된 저항성 소자로서, 상기 저항성 소자는 상기 출력 구동기 회로의 상기 출력 단자에 연결된 부하의 출력 임피던스의 배수인 저항값을 갖는, 상기 저항성 소자를 더 포함하는, 버퍼 회로.
  8. 제 7 항에 있어서,
    상기 저항성 소자의 제 1 단자에 연결된 제 1 입력 단자, 기준 전압을 수신하기 위한 제 2 입력 단자, 및 출력 단자를 갖는 피드백 증폭기와,
    상기 피드백 증폭기의 상기 출력 단자에 연결된 입력 단자, 및 출력 단자를 갖는 저역 통과 필터와,
    포지티브 전원 전압 단자에 연결된 제 1 전류 전극, 상기 저역 통과 필터의 상기 출력 단자에 연결된 제어 전극, 및 상기 피드백 증폭기의 상기 제 1 입력 단자에 연결된 제 2 전류 전극을 갖는 제 1 트랜지스터와,
    상기 포지티브 전원 전압 단자에 연결된 제 1 전류 전극, 상기 저역 통과 필터의 상기 출력 단자에 연결된 제어 전극, 및 상기 아날로그-디지털 변환기의 상기 입력 단자에 연결된 제 2 전류 전극을 갖는 제 2 트랜지스터를 더 포함하는, 버퍼 회로.
  9. 제 2 항에 있어서,
    상기 복수의 2진 가중된 트랜지스터들은 복수의 2진 가중된 풀-업 트랜지스터들이고, 상기 전원 전압 단자는 포지티브 전원 전압을 수신하는, 버퍼 회로.
  10. 제 9 항에 있어서,
    상기 입력 전압을 수신하기 위한 입력 단자 및 풀-다운 디지털 코드를 제공하기 위한 복수의 출력 단자들을 갖는 풀-다운 아날로그-디지털 변환기와,
    복수의 2진 가중된 풀-다운 트랜지스터들로서, 상기 복수의 2진 가중된 풀-다운 트랜지스터들 각각은, 상기 출력 신호를 제공하기 위한 상기 출력 단자에 연결된 제 1 전류 전극, 상기 풀-다운 디지털 코드의 대응하는 비트의 미리 결정된 논리 상태에 응답하여 입력 신호를 수신하기 위해 선택적으로 연결된 제어 전극, 및 제 2 전원 전압 단자에 연결된 제 2 전류 전극을 갖는, 상기 복수의 2진 가중된 풀-다운 트랜지스터들을 더 포함하는, 버퍼 회로.
  11. 제 10 항에 있어서,
    상기 풀-다운 아날로그-디지털 변환기는,
    상기 입력 전압을 수신하기 위한 입력 단자를 갖는 비교기로서, 상기 입력 전압을 기준 전압에 비교하고 상기 기준 전압에 입력 전압의 관련 크기 비교를 실행하는 상기 비교기에 응답하여 미리 결정된 논리 상태의 신호를 제공하는, 상기 비교기와,
    2진 카운터로서, 상기 신호를 수신하기 위해 상기 비교기의 출력 단자에 연결되고, 제 1 미리 결정된 논리 상태를 갖는 상기 신호에 응답하여 카운트 값까지 카운트 업하고, 제 2 미리 결정된 논리 상태를 갖는 상기 신호에 응답하여 상기 카운트 값까지 카운트 다운하는, 상기 2진 카운터와,
    상기 2진 카운터의 출력 및 제 1 전압 소스에 연결되고, 수신하는 상기 디지털 코드에 응답하여 미리 결정된 전압을 제공하기 위한 2진 가중된 풀-다운 트랜지스터 어레이로서, 상기 미리 결정된 전압은 상기 입력 전압이 상기 기준 전압과 실질적으로 동일할 때까지 상기 입력 전압의 크기를 조정하기 위한 것인, 상기 2진 가중된 풀-다운 트랜지스터 어레이를 포함하는, 버퍼 회로.
  12. 제 2 항에 있어서,
    상기 복수의 2진 가중된 트랜지스터들은 복수의 2진 가중된 풀-다운 트랜지스터들이고, 상기 전원 전압 단자는 접지에 연결된, 버퍼 회로.
  13. 제 2 항에 있어서,
    상기 아날로그-디지털 변환기는,
    상기 입력 전압을 수신하기 위한 입력 단자를 갖는 비교기로서, 상기 입력 전압을 기준 전압에 비교하고 상기 기준 전압에 상기 입력 전압의 관련 크기 비교를 실행하는 상기 비교기에 응답하여 미리 결정된 논리 상태의 신호를 제공하는, 상기 비교기와,
    2진 카운터로서, 상기 신호를 수신하기 위해 상기 비교기의 출력 단자에 연결되고, 제 1 미리 결정된 논리 상태를 갖는 상기 신호에 응답하여 카운트 값까지 카운트 업하고, 제 2 미리 결정된 논리 상태를 갖는 상기 신호에 응답하여 상기 카운트 값까지 카운트 다운하는, 상기 2진 카운터와,
    상기 2진 카운터의 출력 및 제 1 전압 소스에 연결되고, 수신하는 상기 디지털 코드에 응답하여 미리 결정된 전압을 제공하기 위한 2진 가중된 풀-업 트랜지스터 어레이로서, 상기 미리 결정된 전압은 상기 입력 전압이 상기 기준 전압과 거의 동일할 때까지 상기 입력 전압의 크기를 조정하기 위한 것인, 상기 2진 가중된 트랜지스터 어레이를 포함하는, 버퍼 회로.
  14. 제 2 항에 있어서,
    상기 저항성 소자는 저항기인, 버퍼 회로.
  15. 제 2 항에 있어서,
    상기 출력 구동기 회로는, 복수의 연결 소자들로서, 각각이, 상기 데이터 신호를 수신하기 위한 입력 단자, 상기 복수의 2진 가중된 트랜지스터들의 대응하는 트랜지스터의 게이트에 연결된 출력 단자, 및 상기 디지털 코드의 상기 대응하는 비트를 수신하기 위한 제어 단자를 갖는, 상기 복수의 연결 소자들을 더 포함하는, 버퍼 회로.
  16. 제 3 항에 있어서,
    상기 풀-다운 아날로그-디지털 변환기는,
    상기 제 2 미리 결정된 입력 전압을 수신하기 위한 입력 단자를 갖는 비교기로서, 상기 제 2 미리 결정된 입력 전압을 기준 전압에 비교하고 상기 기준 전압에 상기 제 2 미리 결정된 입력 전압의 관련 크기 비교를 실행하는 상기 비교기에 응답하여 미리 결정된 논리 상태의 신호를 제공하는, 상기 비교기와,
    2진 카운터로서, 상기 신호를 수신하기 위해 상기 비교기의 출력 단자에 연결되고, 제 1 미리 결정된 논리 상태를 갖는 상기 신호에 응답하여 카운트 값까지 카운트 업하고, 제 2 미리 결정된 논리 상태를 갖는 상기 신호에 응답하여 상기 카운트 값까지 카운트 다운하는, 상기 2진 카운터와,
    상기 2진 카운터의 출력 및 제 1 전압 소스에 연결되고, 수신하는 상기 풀-다운 디지털 코드에 응답하여 미리 결정된 전압을 제공하기 위한 2진 가중된 풀-다운 트랜지스터 어레이로서, 상기 미리 결정된 전압은 상기 입력 전압이 상기 기준 전압과 거의 동일할 때까지 상기 입력 전압의 크기를 조정하기 위한 것인, 상기 2진 가중된 풀-다운 트랜지스터 어레이를 포함하는, 버퍼 회로.
  17. 제 16 항에 있어서,
    상기 버퍼 회로의 입력 단자에 연결된 제 1 단자 및 접지 단자에 연결된 제 2 단자를 갖는 저항성 소자와,
    전원 전압 단자에 연결된 제 1 전류 전극, 제어 전극, 및 상기 저항성 소자의 상기 제 1 단자에 연결된 제 2 전류 전극을 갖는 제 1 트랜지스터와,
    상기 저항성 소자의 상기 제 1 단자에 연결된 제 1 입력 단자, 상기 기준 전압을 수신하기 위한 제 2 입력 단자, 및 상기 제 1 트랜지스터의 상기 제어 전극에 연결된 출력 단자를 갖는 피드백 증폭기와,
    상기 전원 전압 단자에 연결된 제 1 전류 전극, 상기 피드백 증폭기의 상기 출력 단자에 연결된 제어 전극, 및 상기 제 2 미리 결정된 입력 전압을 제공하기 위한 상기 비교기의 상기 입력 단자에 연결된 제 2 전류 전극을 갖는 제 2 트랜지스터를 더 포함하는, 버퍼 회로.
  18. 제 17 항에 있어서,
    상기 풀-업 아날로그-디지털 변환기는,
    상기 제 1 미리 결정된 입력 전압을 수신하기 위한 입력 단자를 갖는 비교기로서, 상기 제 1 미리 결정된 입력 전압을 기준 전압에 비교하고 상기 기준 전압에 상기 제 1 미리 결정된 입력 전압의 관련 크기 비교를 실행하는 상기 비교기에 응답하여 미리 결정된 논리 상태의 신호를 제공하는, 상기 비교기와,
    2진 카운터로서, 상기 신호를 수신하기 위해 상기 비교기의 상기 출력 단자에 연결되고, 제 1 미리 결정된 논리 상태를 갖는 상기 신호에 응답하여 카운트 값까지 카운트 업하고, 제 2 미리 결정된 논리 상태를 갖는 상기 신호에 응답하여 상기 카운트 값까지 카운트 다운하는, 상기 2진 카운터와,
    상기 2진 카운터의 출력 및 제 1 전압 소스에 연결되고, 수신하는 상기 풀-업 디지털 코드에 응답하여 미리 결정된 전압을 제공하기 위한 2진 가중된 풀-업 트랜지스터 어레이로서, 상기 미리 결정된 전압은 상기 입력 전압이 상기 기준 전압과 거의 동일할 때까지 상기 입력 전압의 크기를 조정하기 위한 것인, 상기 2진 가중된 풀-업 트랜지스터 어레이를 포함하는, 버퍼 회로.
  19. 제 18 항에 있어서,
    상기 전원 전압 단자에 연결된 제 1 전류 전극, 상기 제 1 트랜지스터의 상기 제어 전극에 연결된 제어 전극, 및 제 2 전류 전극을 갖는 제 3 트랜지스터와,
    상기 제 3 트랜지스터의 상기 제 2 전류 전극에 연결된 제 1 단자 및 상기 접지 단자에 연결된 제 2 단자를 갖는 제 2 저항성 소자와,
    상기 전원 전압 단자에 연결된 제 1 전류 전극, 제어 전극, 및 상기 제 3 트랜지스터의 상기 제 2 전류 전극에 연결된 제 2 전류 전극을 갖는 제 4 트랜지스터와,
    상기 제 2 저항성 소자의 상기 제 1 단자에 연결된 제 1 입력 단자, 상기 기준 전압을 수신하기 위한 제 2 입력 단자, 및 상기 제 4 트랜지스터의 상기 제어 전극에 연결된 출력 단자를 갖는 제 2 피드백 증폭기와,
    상기 전원 전압 단자에 연결된 제 1 전류 전극, 상기 제 4 트랜지스터의 상기 제어 전극에 연결된 제어 전극, 및 상기 제 2 미리 결정된 입력 전압을 제공하기 위한 상기 풀-업 아날로그-디지털 변환기의 상기 비교기의 상기 입력 단자에 연결된 제 2 전류 전극을 갖는 제 5 트랜지스터와,
    상기 제 5 트랜지스터의 상기 제 2 전류 전극에 연결된 제 1 단자 및 상기 접지 단자에 연결된 제 2 단자를 갖는 제 3 저항성 소자를 더 포함하는, 버퍼 회로.
  20. 제 19 항에 있어서,
    상기 제 1, 제 2, 제 3, 제 4, 제 5 트랜지스터들은 N-채널 트랜지스터들인 것을 특징으로 하는, 버퍼 회로.
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