JPH09130229A - 可変出力インピーダンスを有するバッファ回路 - Google Patents
可変出力インピーダンスを有するバッファ回路Info
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- JPH09130229A JPH09130229A JP8253815A JP25381596A JPH09130229A JP H09130229 A JPH09130229 A JP H09130229A JP 8253815 A JP8253815 A JP 8253815A JP 25381596 A JP25381596 A JP 25381596A JP H09130229 A JPH09130229 A JP H09130229A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0005—Modifications of input or output impedance
Abstract
ァ回路を提供する。 【解決手段】 所望の出力インピーダンスの倍数である
抵抗を有する外部抵抗32が出力バッファ回路20に結
合される。抵抗32にわたる電圧がアナログ−デジタル
(A/D)変換器22を使用してデジタルコードに変換
される。A/D変換器24からのデジタルコードは外部
抵抗32の抵抗に整合させるために2進重み付けトラン
ジスタアレイ45の抵抗を調整するために使用される。
複数の2進重み付け出力トランジスタ153,154,
155がデジタルコードに応じて選択され出力バッファ
回路20によってドライブされる負荷の特性インピーダ
ンスに整合するため出力インピーダンスを調整する。該
出力インピーダンスは外部抵抗32の抵抗を変えること
により容易に調整可能であり、出力バッファ回路が種々
の負荷インピーダンスをドライブできるようにする。
Description
関し、かつより特定的には、可変出力インピーダンスを
有する出力バッファ回路に関する。
ような、集積回路においては、信号は伝送ラインを使用
して比較的長い距離にわたり導かれることがある。伝送
ラインはデジタル信号を伝送するためにバス、プリント
回路基板トレース、または他の形式の比較的長い金属ラ
インとすることができる。典型的には、プリント回路基
板トレースは50および75オームの間の特性インピー
ダンスを有する。該伝送ラインの受信端、または遠端
(far end)、は典型的には論理回路の入力に接
続され、該論理回路は入力インピーダンスが伝送ライン
の特性インピーダンスより高い。もし伝送ラインの遠端
に結合されたインピーダンスが伝送ラインのインピーダ
ンスと異なれば、信号は送信端へと反射し戻され、該信
号をその論理状態に対して予定された定常状態の電圧を
オーバシュートさせる。該信号は近端(near en
d)および遠端の間を何回も行き来して反射し、両方の
端部において信号の発振的ふるまいを生じさせる。この
反復される信号のオーバシュートおよびアンダーシュー
トは通常「リンギング」として知られ、かつその結果は
ノイズ耐性の低下、および信号が遠端において有効にな
り、かつ有効な状態に留まるようになるための時間が増
大することになる。
たり信号を「ドライブ」するのに充分な電流を提供する
ためにドライバ回路が使用される。CMOS(相補型金
属酸化物半導体)ドライバ回路は一般に正電圧電源端子
およびグランド端子の間に直列に接続されたPチャネル
トランジスタおよびNチャネルトランジスタを含む。該
トランジスタのゲートは入力信号を受け、かつ該ドライ
バ回路の出力端子は前記トランジスタの間に配置され
る。Pチャネルトランジスタは「プルアップ」トランジ
スタとして機能し、かつNチャネルトランジスタは「プ
ルダウン」トランジスタとして機能する。ドライバ回路
の出力インピーダンスは該ドライバ回路が反射した信号
を吸収しかつインギングを防止するために伝送ラインの
特性インピーダンスと整合すべきである。これによって
より落ちついた波形、良好なノイズ耐性および改善され
た信号タイミングマージンを生じる結果となる。しかし
ながら、ドライバ回路がドライブすることを要求される
負荷インピーダンスは該ドライバ回路が導入される特定
の用途に応じて変化する。
Gunning transceiver Logi
c)はますます普及しつつあるロジック形式である。G
TLはよく知られたECL(エミッタカップルドロジッ
ク)ロジック形式と比較し得る論理スイングを有する。
しかしながら、GTLは比較的低い電力消費、高速度を
有し、かつCMOSプロセスによって実施できる。GT
Lレベルのような、比較的低い論理スイングを有する論
理レベルを使用する集積回路においては、小さな量のリ
ンギングでもノイズ耐性が大幅に低下することがあり得
る。また、例えばCMOS論理レベル、と比較して信号
タイミングのマージンが大幅に悪化することがある。
従来の装置の不都合を除去することにある。
能な出力インピーダンスを有する出力バッファ回路を提
供する。外部抵抗が該出力バッファ回路の入力とグラン
ドに結合された電源電圧端子の間に接続される。前記抵
抗は出力バッファの所望の出力インピーダンスの倍数の
抵抗を有する。出力インピーダンスは前記抵抗にわたっ
て検知された電圧レベルをアナログ−デジタル(A/
D)変換器を使用してデジタル符号に変換することによ
り調整される。該A/D変換器はデジタル信号を2進カ
ウンタに提供するための比較器を含む。前記2進カウン
タは前記比較器からのデジタル信号に応じてカウントア
ップまたはカウントダウンを行ない外部抵抗の抵抗値と
整合するよう2進重み付けされたトランジスタアレイの
抵抗を調整する。前記カウンタからのデジタル符号はま
た出力ドライバのインピーダンスを調整するために提供
され、該出力ドライバは複数の2進重み付けプルアップ
トランジスタおよび2進重み付けプルダウントランジス
タを有する。示された実施形態では、複数のプルアップ
トランジスタのための2進カウンタおよびプルアップA
/D変換器ならびに複数のプルダウントランジスタのた
めの2進カウンタおよびプルダウンA/D変換器があ
る。前記カウンタは出力バッファ回路の出力ノードに結
合された、伝送ラインのような、負荷の特性インピーダ
ンスに整合させるため前記プルアップトランジスタおよ
び前記プルダウントランジスタのドライブ強度およびイ
ンピーダンスを調整するために2進重み付けプルアップ
トランジスタおよび2進重み付けプルダウントランジス
タの内の1つまたはそれ以上を選択するためにデジタル
符号を提供する。
の特性インピーダンスに整合させることにより反射され
た信号が吸収されるようにすることができ、したがって
リンギングを防止する。この結果より落ちついた波形、
良好なノイズ耐性、および改善された信号タイミングの
マージンが得られる。また、前記出力バッファ回路の出
力インピーダンスは外部抵抗の抵抗値を変えることによ
り容易に調整でき、出力バッファ回路を導入した集積回
路メモリのような、集積回路が種々の負荷インピーダン
スをドライブできるようにする。また、前記A/D変換
器はダイの温度および電源電圧の変化を補償するために
フィードバックを使用する。
とによりさらに完全に説明することができる。図1は、
部分的ブロック図形式、部分的回路図形式、および部分
的論理図形式で、本発明の一実施形態に係わる可変出力
インピーダンスを有する出力バッファ回路20を示す。
出力バッファ回路20はプルアップA/D変換器22、
プルダウンA/D変換器24、プルアップレジスタ4
9、プルダウンレジスタ52、および出力ドライバ53
を含む。プルアップA/D変換器22はNチャネルソー
スフォロアトランジスタ35,37および38、抵抗3
6および39、フィードバック増幅器43、比較器4
4、2進重み付けプルアップトランジスタアレイ46、
プルアップアービタ(pull−up arbite
r)47、および8ビット2進カウンタ48を含む。プ
ルダウンA/D変換器24はNチャネルソースフォロワ
トランジスタ33および34、フィードバック増幅器4
0、ローパスフィルタ41、比較器42、2進重み付け
プルダウントランジスタアレイ45、プルダウンアービ
タ(pull−down arbiter)50、およ
び8ビット2進カウンタ51を含む。
Nチャネルソースフォロワトランジスタ33は
“VDD”と名付けられた電源電圧端子に接続されたド
レイン(電流電極)、ゲート(制御電極)、および“Z
Q”と名付けられた電圧を受けるためにパッド30に接
続されたソース(電流電極)を有する。抵抗32はパッ
ド30に接続された第1の端子、および
“VSSEXT”と名付けられた電源電圧端子に接続さ
れた第2の端子を有する。フィードバック増幅器40は
パッド30に接続された第1の入力端子、“H
VDDQ”と名付けられた基準電圧を受けるための第2
の入力端子、および出力端子を有する。ローパスフィル
タ41はフィードバック増幅器40の出力端子に接続さ
れた入力端子、およびNチャネルトランジスタ33のゲ
ートに接続された出力端子を有する。Nチャネルトラン
ジスタ34はVDDに接続されたドレイン、Nチャネル
トランジスタ33のゲートに接続されたゲート、および
ノード101に接続されたソースを有する。比較器42
はNチャネルトランジスタ34のソースに接続された第
1の入力端子、基準電圧HVDDQを受けるための第2
の入力端子、および出力端子を有する。プルダウンアー
ビタ50は比較器42の出力端子に接続された第1の入
力端子、“ICLK”と名付けられたクロック信号を受
けるための第2の入力端子、および出力端子を有する。
8ビット2進カウンタ51はプルダウンアービタ50の
出力端子に接続された第1の入力端子、クロック信号I
CLKを受けるための第2の入力端子、および“PDQ
(0:7)”と名付けられたデジタルカウント値を提供
するための複数の出力端子を有する。プルダウントラン
ジスタアレイ45はカウンタ51の複数の出力端子に接
続された複数の入力端子、および比較器42の第1の入
力に接続され“PDARY”と名付けられたプルダウン
アレイ電圧を提供するための出力端子を有する。
Nチャネルソースフォロワトランジスタ35はVDDに
接続されたドレイン(電流電極)、Nチャネルトランジ
スタ34のゲートに接続されたゲート(制御電極)、お
よびノード102に接続されたソース(電流電極)を有
する。Nチャネルソースフォロワトランジスタ37はV
DDに接続されたドレイン、ゲート、およびノード10
2においてNチャネルトランジスタ35のソースに接続
されたソースを有する。抵抗36はNチャネルトランジ
スタ35および37のソースに接続された第1の端子、
および“VSS”と名付けられた電源電圧端子に接続さ
れた第2の端子を有する。フィードバック増幅器43は
Nチャネルトランジスタ35および37のソースに接続
された第1の入力端子、および基準電圧HVDDQを受
けるための第2の入力端子、およびNチャネルトランジ
スタ37のゲートに接続された出力端子を有する。Nチ
ャネルソースフォロワトランジスタ38はVDDに接続
されたドレイン、Nチャネルトランジスタ37のゲート
に接続されたゲート、およびノード103に接続された
ソースを有する。抵抗39はノード103においてNチ
ャネルトランジスタ38のソースに接続された第1の端
子、およびVSSに接続された第2の端子を有する。比
較器44はNチャネルトランジスタ38のソースに接続
された第1の入力端子、HVDDQを受けるための第2
の入力端子、および出力端子を有する。プルアップアレ
イ46は“VDDQC”と名付けられた電圧を受けるた
めの入力端子、“PUQ(0:7)”と名付けられたデ
ジタルカウント値を受けるための複数の入力端子、およ
び比較器44の第1の入力端子に接続された出力端子を
有する。プルアップアービタ47は比較器44の出力端
子に接続された第1の入力端子、クロック信号ICLK
を受けるための第2の入力端子、および出力端子を有す
る。8ビット2進カウンタ48はプルアップアービタ4
7の出力端子に接続された第1の入力端子、クロック信
号ICLKを受けるための第2の入力端子、およびデジ
タルカウント値PUQ(0:7)を提供するための複数
の出力端子を有する。
複数の出力端子に接続された複数の入力端子、“K”と
名付けられたクロック信号を受けるための入力端子、お
よび“OZD(0:7)”と名付けられたプルダウンレ
ジスタード(registered)デジタルカウント
値を提供するための複数の出力端子を有する。プルアッ
プレジスタ49はカウンタ48の複数の出力端子に接続
された複数の入力端子、クロック信号Kを受けるための
入力端子、および“OZU(0:7)”と名付けられた
プルアップレジスタード(registered)デジ
タルカウント値を提供するための複数の出力端子を有す
る。出力ドライバ53はプルアップレジスタ49の複数
の出力端子に接続された第1の複数の入力端子、プルダ
ウンレジスタ52の複数の出力端子に接続された第2の
複数の入力端子、“D”と名付けられたデータ信号を受
けるための第1の入力端子、“D*”と名付けられたデ
ータ信号を受けるための第2の入力端子、および「デー
タ(DATA)」と名付けられた出力信号を提供するた
めの出力端子を有する。データ信号DおよびD*は差動
データ信号である。
号に変換するためにアナログ−デジタル(A/D)変換
器を使用する。該デジタル符号またはデジタルコードは
出力バッファ回路20によってドライブされる負荷のイ
ンピーダンスに整合するため出力バッファ回路20の出
力インピーダンスを調整するために出力ドライバのプル
アップおよびプルダウントランジスタ双方の出力ドライ
ブ強度を調整するために使用される。抵抗32は外部抵
抗でありかつ出力バッファ回路20の入力端子に結合さ
れる。該抵抗は出力バッファの所望の出力インピーダン
スの倍数となるよう選択される抵抗値を有する。例え
ば、もし伝送ラインのインピーダンスが50オームであ
れば、抵抗32の抵抗値は50の5倍、または250オ
ームとすることができる。
は、伝送ラインのような、負荷をGTLレベルで入力デ
ータ信号に応答してドライブする。出力ドライバ53の
出力インピーダンスは外部抵抗32における検知された
電圧レベルをデジタルコードに変換することにより調整
される。該デジタルコードは複数の2進重み付けプルア
ップトランジスタの内の少なくとも1つおよび複数の2
進重み付けプルダウントランジスタの内の少なくとも1
つを選択して出力ドライバ53(図6を参照)のドライ
ブ強度を調整する。プルアップドライブ強度は出力ドラ
イバ53の前記複数の2進重み付けプルアップトランジ
スタの間で選択するためにプルアップA/D変換器22
を使用してセットされる。プルダウンドライブ強度は出
力ドライバ53の前記複数の2進重み付けプルダウント
ランジスタの間で選択するためにプルダウンA/D変換
器24を使用してセットされる。
ルタ41、およびNチャネルトランジスタ33はフィー
ドバック増幅器40の第1の入力端子における電圧を基
準電圧HVDDQに整合させるために使用される。フィ
ードバック増幅器40の入力端子の電圧を基準電圧HV
DDQにセットすることにより、Nチャネルトランジス
タ33をとおる比較的一定の電流がNチャネルトランジ
スタ34をとおる比較的一定の電流を生じさせる。Nチ
ャネルトランジスタ34をとおりプルダウンアレイ45
に流れる電流はノード101に電圧を生じさせる。ノー
ド101の電圧PDARYは比較器42の第1の入力端
子に提供される。比較器42は基準電圧HVDDQに対
し電圧PDARYの相対振幅の比較を行なう。もしノー
ド101の電圧が基準電圧HVDDQより大きければ、
比較器42からの論理ハイの出力信号がプルダウンアー
ビタ50に提供されてカウンタ51がPDQ(0:7)
の値を1だけ増大するようにさせる。これはプルダウン
アレイ45の抵抗を減少させ、したがって電圧PDAR
Yの振幅を低減する。カウンタ51はプルダウンアレイ
45において抵抗値が所定の許容範囲内で抵抗32の抵
抗値に整合するまでカウントアップを行なう。2進カウ
ンタ50は同期カウンタである。したがって、プルダウ
ンアービタ50がカウンタ51によって受信された信号
をクロック信号ICLKに同期させるために使用され
る。他の実施形態では、もし2進カウンタが同期的なも
のでなければ、アービタ47および50は必要ではなく
なる。
DDQより大きければ、比較器42の出力信号は論理ハ
イの電圧でありカウンタ51を1だけカウントアップさ
せ、プルダウンアレイ45の抵抗を低下させ、したがっ
て電圧PDARYを低下させる。カウンタ51の出力ビ
ットはプルダウンアレイ45の抵抗を低減するためにプ
ルダウンアレイ45に与えられる。PDQ(0:7)の
デジタル値もまたプルダウンレジスタ52に提供され
る。クロック信号Kに応答して、プルダウンレジスタ5
2は登録されたまたはレジスタード(register
ed)カウント値OZD(0:7)を提供しプルダウン
トランジスタの出力インピーダンスを調整する。登録さ
れたカウント値OZD(0:7)は前記カウント値PD
Q(0:7)に対応する。比較器42は電圧PDARY
が基準電圧HVDDQに等しくなるまでHVDDQに対
してPDARYの比較を続ける。
VDDQより低ければ、比較器42からの論理ローの出
力信号がプルダウンアービタ50に提供されてカウンタ
51にPDQ(0:7)の値を1だけ低減させる。これ
はプルダウンアレイ45の抵抗を増大させ、したがって
電圧PDARYの振幅を増大させる。カウンタ51はプ
ルダウンアレイ45において抵抗値が所定の許容範囲内
で抵抗32の抵抗値と整合する値に到達するまでカウン
トダウンを行なう。2進カウンタ48および51は伝統
的な8ビット同期カウンタであり2進数0000000
0および11111111の間でカウントアップおよび
カウントダウンを行なうことができるものであるが上限
および下限に到達したとき循環(wrap aroun
d)しない。
信号をGTLレベルでドライブするから、基準電圧HV
DDQはVDDQに提供される電源電圧のほぼ半分であ
る。VDDQは出力ドライバ53のための電源端子であ
る。もしVDDが3.0ボルトであれば、VDDQは
1.2ボルトでありかつHVDDQは約0.6ボルトで
ある。VDDQCはVDDQのローパスろ波されたもの
であり、かつしたがって約1.2ボルトに等しい。他の
実施形態では、電源および基準電圧レベルは異なるもの
とすることができる。
バ53の前記複数のプルダウントランジスタのドライブ
強度を調整するのと同時に、プルアップA/D変換器2
2は出力ドライバ53の前記複数のプルアップトランジ
スタのドライブ強度を調整している。プルアップA/D
変換器22はプルダウンA/D変換器24と同様に動作
する。Nチャネルトランジスタ35および37を流れる
電流は抵抗36の間に所定の電圧降下を生じさせる。ノ
ード102において結果として生じる所定の電圧はフィ
ードバック増幅器43の第1の入力端子に提供される。
の電圧を基準電圧HVDDQと比較し、かつ出力信号を
Nチャネルトランジスタ37および38のゲートに提供
してノード102の電圧をほぼ基準電圧HVDDQに等
しくなるよう調整する。フィードバック増幅器43は図
2に示されるフィードバック増幅器40と同様のもので
ある。Nチャネルトランジスタ37を流れる電流はNチ
ャネルトランジスタ38を流れる電流を比較的一定のも
のにし、それによってノード103に抵抗39における
電圧降下を生じさせる。抵抗36および39は整合した
抵抗であり、かつ抵抗36および39の抵抗値は示され
た実施形態ではほぼ等しい。抵抗36および39の値は
Nチャネルトランジスタ37が全ての動作条件および全
てのプロセスのコーナー条件に対してノード102を基
準電圧HVDDQに等しくするのに充分な電流をドライ
ブするように選択される。“PUARY”と名付けられ
た、ノード103の電圧は2進重み付けプルアップアレ
イ46および抵抗39の電圧降下の関数であり、かつ比
較器44の第1の入力端子に提供される。プルアップア
レイ46によってドライブされる電流は電圧PUARY
が基準電圧HVDD Qに整合するためにNチャネルトラ
ンジスタ35と同じ電流をドライブしなければならな
い。比較器44は電圧PUARYを基準電圧HVDDQ
と比較し、かつそれに応じて、アービタ47を介してデ
ジタルカウント信号を2進カウンタ48に提供する。比
較器44は、図3に示された、比較器42と同様のもの
である。
より大きければ、比較器44は論理ハイの電圧を提供し
てカウンタ48をカウントダウンさせる。デジタルカウ
ント値PUQ(0:7)はプルアップアレイ46に提供
されてプルアップアレイ46の実効抵抗を増大させ、し
たがって電圧PUARYの振幅を低減する。デジタルカ
ウント値PUQ(0:7)もまたプルアップレジスタ4
9に提供される。レジスタ49はクロック信号Kに応答
して登録されたデジタルカウント値OZU(0:7)を
出力ドライバ53の複数のプルアップトランジスタに提
供し出力ドライバ53のプルアップ出力インピーダンス
を調整する。該プルアップインピーダンスはPUARY
が基準電圧HVDDQに等しい場合に整合される。
より小さければ、比較器44は論理ローの電圧をプルア
ップアービタ47をとおしてカウンタ48に提供し2進
カウンタ48をカウントアップさせ、プルアップアレイ
46の実効抵抗を低減し、かつある増分量だけ電圧PU
ARYを増大させる。デジタルカウント値PUQ(0:
7)が増分され、かつ対応する登録されたデジタルカウ
ント値OZU(0:7)がクロック信号Kに応答して増
分される。該登録されたデジタルカウント値OZU
(0:7)は出力ドライバ53に提供されて出力ドライ
バ53の前記複数の2進重み付けプルアップトランジス
タのインピーダンスを調整する。上に述べたように、出
力ドライバ53はGTLレベルで信号を提供するための
ものである。GTLはECL(エミッタカップルドロジ
ック)に比較し得る論理スイングを有する。GTLに対
する論理ハイレベルの電圧は1.14および1.26ボ
ルトの間に等しくすることができる。論理ローレベルの
電圧はゼロボルトに等しくすることができる。他の実施
形態では、出力ドライバ53は、CMOS,ECLまた
はTTL(トランジスタ−トランジスタロジック)のよ
うな、他の論理レベルで信号を提供することができる。
ング論理レベルを使用したシステムにおいて動作するこ
とを意図したものであるから、特にノイズの影響を低減
することが重要である。ローパスフィルタ41は内部電
源電圧端子VSSおよび外部電源電圧端子VSSEXT
の間で高周波ノイズをろ波除去し、この場合VSSは内
部グランドでありかつVSSEXTは外部グランドに接
続されている。前記高周波ノイズはNチャネルトランジ
スタ33,34および35のゲート電圧によりかつ、集
積回路上の他の回路からのような、他の発生源によって
導入される。ローパスフィルタ41はまたフィードバッ
ク増幅器40の出力端子からフィードバック増幅器40
の第1の入力端子への間のフィードバックループに安定
性を加える。さらに、フィードバック増幅器40および
43によって提供されるフィードバックはまたNチャネ
ルトランジスタ33,34,35,37および38を通
る電流に影響を与え得るダイの温度および供給電圧の変
化に対して補償を行なう。図示された実施形態では、抵
抗32はVSSEXTを通して外部グランドに接続され
ていることに注意を要する。しかしながら、他の実施形
態では、抵抗32は該抵抗32を内部グランド
(VSS)に結合するためにパッド30および他のパッ
ド(図示せず)の間に結合し、VSSからVSSEXT
へのノイズの問題を除去することができる。VDDQC
および基準電圧HVDDQにおける電源ノイズはローパ
スフィルタ(図示せず)およびVDDQをVDDQCお
よびHVDDQに変換するために使用される回路中の単
一利得増幅器(図示せず)を通してろ波除去しVDDQ
を通過させる。
接続されたPチャネルトランジスタを使用する代わりに
ソースフォロワ構成のNチャネルトランジスタ33,3
4,35,37および38を使用することにより低減さ
れる。もしソースフォロワ構成のNチャネルトランジス
タのドレイン電圧VDががゲート電圧VGからしきい値
電圧VTを減算したものより小さければ、VGの変調に
よってソース電圧VSに変調を生じさせ、かつNチャネ
ルトランジスタは比較的貧弱な電源ノイズ排除を有する
ことになる。しかしながら、もしVDがVGからVTを
減算したものより大きければ、VDの変調はソースによ
って排除され、その結果比較的良好な電源ノイズ排除が
得られる。したがって、Nチャネルトランジスタ33,
34,35,37および38はVG−VTより大きなV
Dによって動作する。Nチャネルトランジスタ33,3
4,35,37および38に対するボディタイ(bod
yties)(図示せず)はさらにVG−VTを低減す
るためにVSSに接続されることに注意を要する。
ック増幅器40を示す。フィードバック増幅器40は差
動増幅器60、レベルシフト回路61および62、Pチ
ャネルトランジスタ79、および抵抗80を含む。差動
増幅器60はPチャネルトランジスタ63および64、
NPNトランジスタ65および66、そして抵抗67を
含む。レベルシフト回路61はPチャネルトランジスタ
75および76、NPNトランジスタ70、およびNチ
ャネルトランジスタ71を含む。レベルシフト回路62
はPチャネルトランジスタ77および78、NPNトラ
ンジスタ72、およびNチャネルトランジスタ73を含
む。
続されたソース、および一緒に接続されたゲートおよび
ドレインを有する。Pチャネルトランジスタ64はV
DDに接続されたソース、Pチャネル63のゲートに接
続されたゲート、およびドレインを有する。NPNトラ
ンジスタ65はPチャネルトランジスタ63のドレイン
に接続されたコレクタ、ベース、およびエミッタを有す
る。NPNトランジスタ66はPチャネルトランジスタ
64のドレインに接続されたコレクタ、ベース、および
NPNトランジスタ65のエミッタに接続されたエミッ
タを有する。抵抗67はNPNトランジスタ65および
66のエミッタに接続された第1の端子、およびVSS
に接続された第2の端子を有する。NPNトランジスタ
70はVDDに接続されたコレクタ、ベース、およびN
PNトランジスタ65のベースに接続されたエミッタを
有する。Nチャネルトランジスタ71はNPNトランジ
スタ70のエミッタに接続されたドレイン、バイアス電
圧NBIASを受けるためのゲート、およびVSSに接
続されたソースを有する。NPNトランジスタ72はV
DDに接続されたコレクタ、ベース、およびNPNトラ
ンジスタ66のベースに接続されたエミッタを有する。
Nチャネルトランジスタ73はNPNトランジスタ72
のエミッタに接続されたドレイン、バイアス電圧N
BIASを受けるためのゲート、およびVSSに接続さ
れたソースを有する。Pチャネルトランジスタ75はV
DDに接続されたソース、バイアス電圧PBIASを受
けるためのゲート、およびNPNトランジスタ70のベ
ースに接続されたドレインを有する。Nチャネルトラン
ジスタ76はPチャネルトランジスタ75のドレインに
接続されたソース、電圧ZQを受けるためのゲート、お
よびVSSに接続されたドレインを有する。Pチャネル
トランジスタ77はVDDに接続されたソース、バイア
ス電圧PBIASを受けるためのゲート、およびNPN
トランジスタ72のベースに接続されたドレインを有す
る。Pチャネルトランジスタ78はPチャネルトランジ
スタ77のドレインに接続されたソース、基準電圧HV
DDQを受けるためのゲート、およびVSSに接続され
たドレインを有する。Pチャネルトランジスタ79はV
DDに接続されたソース、NPNトランジスタ66のコ
レクタに接続されたゲート、およびローパスフィルタ4
1(図1)の入力端子に接続されたドレインを有する。
抵抗80はPチャネルトランジスタ79のドレインに接
続された第1の端子、およびVSSに接続された第2の
端子を有する。
ンジスタ75および77のゲートに供給されてPチャネ
ルトランジスタ75および77を比較的一定の電流源と
して機能させる。同様に、バイアス電圧NBIASがN
チャネルトランジスタ71および73のゲートに供給さ
れてNチャネルトランジスタ71および73を比較的一
定の電流源として機能させる。
0は電圧ZQを基準電圧HVDDQと比較し、かつそれ
に応じて出力電圧をローパスフィルタ41に提供する。
レベルシフト回路61および62は電圧ZQおよびHV
DDQを、それぞれ、差動増幅器60によって使用でき
るレベルにレベルシフトする。差動増幅器60はPチャ
ネルトランジスタ63および64を負荷素子として使用
した伝統的な差動増幅器である。電圧ZQが基準電圧H
VDDQより低い場合は、NPNトランジスタ65を通
るよりも多くの電流がNPNトランジスタ66を通って
流れ、かつ差動増幅器60はローの電圧をPチャネルト
ランジスタ79のゲートに提供し、Pチャネルトランジ
スタ79がより導通するようにさせる。Pチャネルトラ
ンジスタ79のドレインはハイの電圧をローパスフィル
タ41(図1に示されている)の入力端子に提供する。
抵抗80はNチャネルトランジスタ79のドレイン電圧
に対するレベルシフト機能を提供する。Nチャネルトラ
ンジスタ33(図1)のゲート電圧が増大し、Nチャネ
ルトランジスタ33のドレイン−ソース電流を増大さ
せ、それによって電圧ZQの電圧レベルを該電圧ZQが
ほぼ基準電圧HVDDQに等しくなるまで上昇させる。
ければ、NPNトランジスタ66より多くの電流がNP
Nトランジスタ65を通って流れ、差動増幅器60は比
較的ハイの電圧をPチャネルトランジスタ79のゲート
に提供し、Pチャネルトランジスタ79が実質的に非導
通となるようにする。Pチャネルトランジスタ79のド
レインはローの電圧をローパスフィルタ41の入力端子
に提供する。Nチャネルトランジスタ33のゲート電圧
が低下し、Nチャネルトランジスタ33のドレイン−ソ
ース電流を減少させ、それによって電圧ZQの電圧レベ
ルを該電圧ZQがほぼ基準電圧HVDDQに等しくなる
まで低下させる。
42を示す。比較器42は差動増幅器85、Pチャネル
トランジスタ93,94,95,96,117および1
20、Nチャネルトランジスタ105,107,11
2,114,116,118,119および121、N
PNトランジスタ99,106,109,111,11
3および115、そしてインバータ122〜124を含
む。差動増幅器85は抵抗86および87、NPNトラ
ンジスタ88および89、およびNチャネルトランジス
タ90を含む。
子、および第2の端子を有する。抵抗87はVDDに接
続された第1の端子、および第2の端子を有する。NP
Nトランジスタ88は抵抗86の第2の端子に接続され
たコレクタ、ベース、およびエミッタを有する。NPN
トランジスタ89は抵抗87の第2の端子に接続された
コレクタ、ベース、およびNPNトランジスタ88のエ
ミッタに接続されたエミッタを有する。Nチャネルトラ
ンジスタ90はNPNトランジスタ88および89のエ
ミッタに接続されたドレイン、バイアス電圧NBIAS
を受けるためのゲート、およびVSSに接続されたソー
スを有する。Pチャネルトランジスタ93はVDDに接
続されたソース、バイアス電圧PBIASを受けるため
のゲート、およびNPNトランジスタ88のベースに接
続されたドレインを有する。Pチャネルトランジスタ9
4はPチャネルトランジスタ93のドレインに接続され
たソース、基準電圧HVDDQを受けるためのゲート、
そしてVSSに接続されたドレインを有する。Pチャネ
ルトランジスタ95はVDDに接続されたソース、バイ
アス電圧PBIASを受けるためのゲート、NPNトラ
ンジスタ89のベースに接続されたドレインを有する。
Pチャネルトランジスタ96はPチャネルトランジスタ
95のドレインに接続されたソース、プルダウンアレイ
電圧PDARYを受けるためのゲート、そしてVSSに
接続されたドレインを有する。NPNトランジスタ99
はVDDに接続されたコレクタ、NPNトランジスタ8
8のコレクタに接続されたベース、およびエミッタを有
する。Nチャネルトランジスタ105はNPNトランジ
スタ99のエミッタに接続されたドレイン、バイアス電
圧NBIASを受けるためのゲート、そしてVSSに接
続されたソースを有する。NPNトランジスタ106は
VDDに接続されたコレクタ、NPNトランジスタ89
のコレクタに接続されたベース、およびエミッタを有す
る。Nチャネルトランジスタ107はNPNトランジス
タ106のエミッタに接続されたドレイン、バイアス電
圧NBIASを受けるよう接続されたゲート、そしてV
SSに接続されたソースを有する。
子、および第2の端子を有する。NPNトランジスタ1
09は抵抗108の第2の端子に接続されたコレクタ、
NPNトランジスタ99のエミッタに接続されたベー
ス、およびエミッタを有する。Nチャネルトランジスタ
112はNPNトランジスタ109のエミッタに接続さ
れたドレイン、バイアス電圧NBIASを受けるための
ゲート、およびVSSに接続されたソースを有する。抵
抗110はVDDに接続された第1の端子、および第2
の端子を有する。NPNトランジスタ111は抵抗11
0の第2の端子に接続されたコレクタ、NPNトランジ
スタ106のエミッタに接続されたベース、およびNチ
ャネルトランジスタ112のドレインに接続されたエミ
ッタを有する。NPNトランジスタ113はVDDに接
続されたコレクタ、NPNトランジスタ109のコレク
タに接続されたベース、およびエミッタを有する。Nチ
ャネルトランジスタ114はNPNトランジスタ113
のエミッタに接続されたドレイン、バイアス電圧N
BIASを受けるためのゲート、およびVSSに接続さ
れたソースを有する。NPNトランジスタ115はV
DDに接続されたコレクタ、NPNトランジスタ111
のコレクタに接続されたベース、およびエミッタを有す
る。Nチャネルトランジスタ116はNPNトランジス
タ115のエミッタに接続されたドレイン、バイアス電
圧NBIASを受けるためのゲート、およびVSSに接
続されたソースを有する。Pチャネルトランジスタ11
7はVDDに接続されたソース、および一緒に接続され
たゲートおよびドレインを有する。Nチャネルトランジ
スタ118はPチャネルトランジスタ117のゲートお
よびドレインに接続されたドレイン、NPNトランジス
タ113のエミッタに接続されたゲート、およびソース
を有する。Nチャネルトランジスタ119はNチャネル
トランジスタ118のソースに接続されたドレイン、バ
イアス電圧NBIASを受けるためのゲート、およびV
SSに接続されたソースを有する。Pチャネルトランジ
スタ120はVDDに接続されたソース、Pチャネルト
ランジスタ117のゲートに接続されたゲート、および
ドレインを有する。Nチャネルトランジスタ121はP
チャネルトランジスタ120のドレインに接続されたド
レイン、NPNトランジスタ115のエミッタに接続さ
れたゲート、およびNチャネルトランジスタ119のド
レインに接続されたソースを有する。インバータ12
2,123および124はPチャネルトランジスタ12
0のドレインとプルダウンアービタ50の第1の入力端
子の間に直列に接続されている。
ンジスタ93および95のゲートに提供されて該Pチャ
ネルトランジスタ93および95が比較的一定の電流源
として機能するようにさせる。同様に、バイアス電圧N
BIASがNチャネルトランジスタ90,105,10
7,112,114,116および119のゲートに供
給されて該Nチャネルトランジスタ90,105,10
7,112,114,116および119を比較的一定
の電流源として機能させる。
ック増幅器40と同様に動作し、かつデジタル信号をア
ービタ50を介して2進カウンタ51に提供し該カウン
タ51をカウントアップまたはカウントダウンさせる。
もしプルダウンアレイ電圧PDARYが基準電圧HV
DDQより高ければ、NPNトランジスタ89のベース
電圧はNPNトランジスタ88のベース電圧よりも相対
的に高く、かつより多くの電流が差動増幅器85のNP
Nトランジスタ88よりもNPNトランジスタ89を通
って流れる。NPNトランジスタ106のベース電圧は
低下し、NPNトランジスタ111のベース電圧を低下
させる。抵抗108および110はNPNトランジスタ
109および111からなる差動対のための負荷素子と
して機能する。NPNトランジスタ115のベース電圧
は増大し、Nチャネルトランジスタ121のゲートの電
圧を増大させる。インバータ122の入力端子の電圧は
論理ローの電圧へと低下し、かつ直列接続されたインバ
ータ122,123および124はアービタ50にバッ
ファリングされた論理ハイの電圧を提供する。差動増幅
器85は負荷素子として作用する抵抗86および87を
有する伝統的な差動増幅器である。
準電圧HVDDQより低ければ、NPNトランジスタ8
8のベース電圧はNPNトランジスタ89のベース電圧
より高く、かつより多くの電流が差動増幅器85のNP
Nトランジスタ85よりもNPNトランジスタ88を通
って流れる。NPNトランジスタ106のベース電圧が
増大し、NPNトランジスタ111のベース電圧を増大
させる。NPNトランジスタ115のベース電圧は低下
し、Nチャネルトランジスタ121のゲート電圧を低下
させる。インバータ122の入力端子の電圧は論理ハイ
の電圧へと増大し、かつ直列接続されたインバータ12
2,123および124はバッファリングされた論理ロ
ーの電圧をアービタ50に提供する。
ウン2進重み付けトランジスタアレイ45を示す。プル
ダウン2進重み付けトランジスタアレイ45はNチャネ
ルトランジスタ130,131,132および133、
直列接続されたNチャネルトランジスタ134、直列接
続されたNチャネルトランジスタ135、直列接続され
たNチャネルトランジスタ136、および直列接続され
たNチャネルトランジスタ137を含む。
01に接続されたドレイン、デジタルカウント値ビット
PDQ7を受けるためのゲート、およびVSSに接続さ
れたソースを有する。Nチャネルトランジスタ131は
ノード101に接続されたドレイン、デジタルカウント
値ビットPDQ6を受けるためのゲート、およびVSS
に接続されたソースを有する。Nチャネルトランジスタ
132はノード101に接続されたドレイン、デジタル
カウント値ビットPDQ5を受けるためのゲート、およ
びVSSに接続されたソースを有する。Nチャネルトラ
ンジスタ133はノード101に接続されたドレイン、
デジタルカウント値ビットPDQ4を受けるためのゲー
ト、およびVSSに接続されたソースを有する。直列接
続されたNチャネルトランジスタ134はノード101
とVSSの間に接続されている。直列接続されたNチャ
ネルトランジスタ134のの各々のゲートはデジタルカ
ウント値ビットPDQ3を受けるためのものである。直
列接続されたNチャネルトランジスタ135はノード1
01とVSSの間に接続されている。各々の直列接続さ
れたNチャネルトランジスタ135のゲートはデジタル
カウント値ビットPDQ2を受けるためのものである。
直列接続されたNチャネルトランジスタ136はノード
101とVSSの間に接続されている。各々の直列接続
されたNチャネルトランジスタ136のゲートはデジタ
ルカウント値ビットPDQ1を受けるためのものであ
る。直列接続されたNチャネルトランジスタ137はノ
ード101とVSSの間に接続されている。各々の直列
接続されたNチャネルトランジスタ137のゲートはデ
ジタルカウント値ビットPDQ0を受けるためのもので
ある。ノード101は前記デジタルカウント値PDQ
(0:7)の関数としてプルダウンアレイ電圧PDAR
Yを提供する。
イ45のNチャネルトランジスタはデジタルカウント値
PDQ(0:7)の値に依存してノード101とVSS
の間に調整可能なインピーダンスを提供するよう寸法が
与えられている。ノード101とVSSの間のインピー
ダンスは増大するデジタルカウント値に対して低減さ
れ、かつデジタルカウント値の低減に対して増大され
る。
ップ2進重み付けトランジスタアレイ46を示す。プル
アップ2進重み付けトランジスタアレイ46はNチャネ
ルトランジスタ140,141,142,143および
144、直列接続されたNチャネルトランジスタ14
5、直列接続されたNチャネルトランジスタ146、お
よび直列接続されたNチャネルトランジスタ147を含
む。Nチャネルトランジスタ140はVDDQCに接続
されたドレイン、デジタルカウント値ビットPUQ7を
受けるためのゲート、およびノード103に接続された
ソースを有する。Nチャネルトランジスタ141はV
DDQCに接続されたドレイン、デジタルカウント値ビ
ットPUQ6を受けるためのゲート、およびノード10
3に接続されたソースを有する。Nチャネルトランジス
タ142はVDDQCに接続されたドレイン、デジタル
カウント値ビットPUQ5を受けるためのゲート、およ
びノード103に接続されたソースを有する。Nチャネ
ルトランジスタ143はVDDQCに接続されたドレイ
ン、デジタルカウント値ビットPUQ4を受けるための
ゲート、およびノード103に接続されたソースを有す
る。Nチャネルトランジスタ144はVDDQCに接続
されたドレイン、デジタルカウント値ビットPUQ3を
受けるためのゲート、およびノード103に接続された
ソースを有する。
45はVDDQCとノード103の間に接続されてい
る。各々の直列接続されたNチャネルトランジスタ14
5のゲートはデジタルカウント値ビットPUQ2を受け
るためのものである。直列接続されたNチャネルトラン
ジスタ146はVDDQCとノード103の間に接続さ
れている。各々の直列接続されたNチャネルトランジス
タ146のゲートはデジタルカウント値ビットPUQ1
を受けるためのものである。直列接続されたNチャネル
トランジスタ147はVDDQCとノード103の間に
接続されている。各々の直列接続されたNチャネルトラ
ンジスタ147のゲートはデジタルカウント値ビットP
UQ0を受けるためのものである。ノード103は前記
デジタルカウント値PUQ(0:7)の関数としてプル
アップアレイ電圧PUARYを提供する。
イ46のNチャネルトランジスタは前記デジタルカウン
ト値PUQ(0:7)の値に依存してVDDQCおよび
ノード101の間で調整可能なインピーダンスを提供す
るような寸法とされる。プルダウン2進重み付けトラン
ジスタアレイ45と同様に、VDDQCおよびノード1
01の間のインピーダンスはデジタルカウント値の増大
に対して低減され、かつデジタルカウント値の低減に対
して増大される。
的論理図形式で、図1の出力ドライバ53を示す。出力
ドライバ53はNチャネルトランジスタ150,151
および152を含む複数のNチャネルプルアップトラン
ジスタ、Nチャネルトランジスタ153,154および
155を含む複数のNチャネルプルダウントランジス
タ、伝送ゲート157,160,163,167,17
1および175、Nチャネルトランジスタ159,16
2,165,169,173および177、そしてイン
バータ158,161,164,168,172および
176を含む。Nチャネルプルアップトランジスタ15
0,151および152は入力データ信号Dおよびプル
アップ制御信号OZU(0:7)の受信に応じて出力デ
ータ信号DATAをプルアップするための複数の2進重
み付けプルアップトランジスタを例示的に表わすもので
ある。プルアップ制御信号OZU(0:7)は出力ドラ
イバ53のプルアップトランジスタによりドライブされ
る負荷と共にインピーダンスを整合するために使用され
る。Nチャネルプルダウントランジスタ153,154
および155は入力データ信号D*およびプルダウン制
御信号OZD(0:7)の受信に応じて出力信号DAT
Aをプルダウンするための複数の2進重み付けプルダウ
ントランジスタを例示的に表わしている。プルダウン制
御信号OZD(0:7)は出力ドライバ53のプルダウ
ントランジスタによってドライブされる負荷とのインピ
ーダンスの整合のために使用される。
はVDDQに接続されたドレイン、伝送ゲート157を
介して入力データ信号Dを受けるためのゲート、および
出力端子105に接続されたソースを有する。プルアッ
プ制御信号OZU0は伝送ゲート157の伝導度を制御
する。Nチャネルトランジスタ159はNチャネルトラ
ンジスタ150のゲートに接続されたドレイン、インバ
ータ158の出力端子に接続されたゲート、およびV
SSに接続されたソースを有する。
はVDDQに接続されたドレイン、伝送ゲート160を
介して入力データ信号Dを受けるためのゲート、および
出力端子105に接続されたソースを有する。プルアッ
プ制御信号OZU1は伝送ゲート160の伝導度(co
nductivity)を制御する。Nチャネルトラン
ジスタ162はNチャネルトランジスタ151のゲート
に接続されたドレイン、インバータ161の出力端子に
接続されたゲート、およびVSSに接続されたソースを
有する。
はVDDQに接続されたドレイン、伝送ゲート163を
介して入力データ信号Dを受けるためのゲート、および
出力端子105に接続されたソースを有する。プルアッ
プ制御信号OZU7は伝送ゲート163の伝導度を制御
する。Nチャネルトランジスタ165はNチャネルトラ
ンジスタ152のゲートに接続されたドレイン、インバ
ータ164の出力端子に接続されたゲート、およびV
SSに接続されたソースを有する。
は出力端子105に接続されたドレイン、入力データ信
号D*を伝送ゲート167を介して受けるためのゲー
ト、およびVSSに接続されたソースを有する。プルダ
ウン制御信号OZD0は伝送ゲート167の伝導度を制
御する。Nチャネルトランジスタ169はNチャネルト
ランジスタ153のゲートに接続されたドレイン、イン
バータ168の出力端子に接続されたゲート、およびV
SSに接続されたソースを有する。
は出力端子105に接続されたドレイン、入力データ信
号D*を伝送ゲート171を介して受けるためのゲー
ト、およびVSSに接続されたソースを有する。プルダ
ウン制御信号OZD1は伝送ゲート171の伝導度を制
御する。Nチャネルトランジスタ173はNチャネルト
ランジスタ154のゲートに接続されたドレイン、イン
バータ172の出力端子に接続されたゲート、およびV
SSに接続されたソースを有する。
は出力端子105に接続されたドレイン、入力データ信
号D*を伝送ゲート175を介して受けるためのゲー
ト、およびVSSに接続されたソースを有する。プルダ
ウン制御信号OZD7は伝送ゲート175の伝導度を制
御する。Nチャネルトランジスタ177はNチャネルト
ランジスタ155のゲートに接続されたドレイン、イン
バータ176の出力端子に接続されたゲート、およびV
SSに接続されたソースを有する。
として機能しかつプルアップデジタルカウント値OZU
(0:7)およびプルダウンデジタルカウント値OZD
(0:7)によってゲーティングされてノード105に
おける出力インピーダンスをノード105に接続された
負荷のインピーダンスに調整する。インバータ158,
161,164,168,172および176はそれら
の対応するデジタルカウント値を受けかつ前記伝送ゲー
トのPチャネルトランジスタを対応するデジタルカウン
ト値が論理ハイの電圧になったことに応じて導通させ
る。
ピーダンスを伝送ラインのインピーダンスに整合させる
ことにより反射信号が吸収でき、したがってリンギング
を防止する。これはより静かな波形、より良好なノイズ
耐性、および改善された信号タイミングマージンを生じ
る結果となる。また、ノード105のインピーダンスは
抵抗32(図1)の抵抗値を変えることにより容易に調
整可能であり、出力バッファ20を導入した集積回路メ
モリのような、集積回路が種々の負荷インピーダンスを
ドライブできるようにする。
れたが、当業者には本発明は種々の方法で変更できかつ
上に特に示しかつ説明したもの以外の数多くの実施形態
を取り得ることは明らかであろう。例えば、ソースフォ
ロワNチャネルトランジスタ33,34,35,37お
よび38は同様にノイズに対して敏感でない実施形態に
おいてPチャネルトランジスタと置き換えることができ
る。また、プルアップレジスタ49およびプルダウンレ
ジスタ52は1つの多ビットレジスタの部分とすること
ができる。さらに、前記デジタルカウント値は集積回路
上の数多くの出力ドライバ回路のインピーダンスを制御
するために使用できる。したがって、添付の特許請求の
範囲により本発明の真の精神および範囲内に入る発明の
全ての変更をカバーすることを意図している。
出力インピーダンスを有する出力バッファ回路を部分的
にブロック図形式で、部分的に電気回路図形式で、かつ
部分的に論理図形式で示す構成説明図である。
ク増幅器を示す電気回路図である。
部分的電気回路図である。
レイを示す電気回路図である。
レイを示す電気回路図である。
式でかつ部分的に論理図形式で示すブロック回路図であ
る。
スタ 36,39 抵抗 40 フィードバック増幅器 41 ローパスフィルタ 42 比較器 43 フィードバック増幅器 44 比較器 45 2進重み付けプルダウントランジスタアレイ 46 2進重み付けプルアップトランジスタアレイ 47 プルアップアービタ 48 8ビット2進カウンタ 49 プルアップレジスタ 50 プルダウンアービタ 51 8ビット2進カウンタ 52 プルダウンレジスタ 53 出力ドライバ
Claims (3)
- 【請求項1】 バッファ回路(20)であって、 所定の入力電圧を受けるための入力端子、および前記所
定の入力電圧の電圧レベルに対応するデジタルコードを
提供するための複数の出力端子を有するアナログ−デジ
タル変換器(22)、そして各々電源電圧端子に結合さ
れた第1の電流電極、前記デジタルコードの対応するビ
ットの所定の論理状態に応じてデータ信号を受けるため
に選択的に結合される制御電極、および出力端子に結合
されて出力信号を提供するための第2の電流電極を有す
る、複数の2進重み付け出力トランジスタ(150,1
51,152)を有する出力ドライバ回路(53)、 を具備することを特徴とするバッファ回路(20)。 - 【請求項2】 可変出力インピーダンスを有するバッフ
ァ回路(20)であって、 前記バッファ回路(20)の入力端子(30)に結合さ
れた抵抗素子(32)、 電源電圧端子に結合された第1の電流電極、制御電極、
および前記バッファ回路(20)の入力端子(30)に
結合された第2の電流電極を有する第1のトランジスタ
(33)、 前記抵抗素子(32)の第1の端子に結合された第1の
入力端子、基準電圧を受けるための第2の入力端子、お
よび前記第1のトランジスタ(33)の制御電極に結合
された出力端子を有するフィードバック増幅器(4
0)、 前記電源電圧端子に結合された第1の電流電極、前記フ
ィードバック増幅器(40)の出力端子に結合された制
御電極、および第2の電流電極を有する第2のトランジ
スタ(34)、 前記第2のトランジスタ(34)の第2の電流電極に結
合され入力電圧を受けるための入力端子、および前記入
力電圧の電圧レベルに対応するデジタルコードを提供す
るための複数の出力端子を有するアナログ−デジタル変
換器(24)、そして各々前記電源電圧端子に結合され
た第1の電流電極、前記デジタルコードの対応するビッ
トの所定の論理状態に応じてデータ信号を受けるために
選択的に結合される制御電極、そして前記出力ドライバ
回路の出力端子に結合されて出力信号を提供するための
第2の電流電極を有する、複数の2進重み付けトランジ
スタ(150,151,152)を有する出力ドライバ
回路(53)、 を具備することを特徴とする可変出力インピーダンスを
有するバッファ回路(20)。 - 【請求項3】 可変出力インピーダンスを有するバッフ
ァ回路(20)であって、 第1の所定の入力電圧を受けるための入力端子、および
前記第1の所定の入力電圧の電圧レベルに対応するプル
アップデジタルコードを提供するための複数の出力端子
を有するプルアップアナログ−デジタル変換器(2
2)、 第2の所定の入力電圧を受けるための入力端子、および
前記第2の所定の入力電圧の電圧レベルに対応するプル
ダウンデジタルコードを提供するための複数の出力端子
を有するプルダウンアナログ−デジタル変換器(2
4)、そして出力ドライバ回路(53)であって、 各々第1の電源電圧端子に結合された第1の電流電極、
前記プルアップデジタルコードの対応するビットの所定
の論理状態に応じて第1のデータ信号を受けるよう選択
的に結合される制御電極、そして出力端子に結合され出
力信号をプルアップするための第2の電流電極を各々有
する、複数の2進重み付けプルアップトランジスタ(1
50,151,152)、そして各々第2の電源電圧端
子に結合された第1の電流電極、前記プルダウンデジタ
ルコードの対応するビットの所定の論理状態に応じて第
2のデータ信号を受けるよう選択的に結合される制御電
極、そして前記出力端子に結合され前記出力信号をプル
ダウンするための第2の電流電極を有する、複数の2進
重み付けプルダウントランジスタ(153,154,1
55)、を具備する前記出力ドライバ回路(53)、 を具備することを特徴とする可変出力インピーダンスを
有するバッファ回路(20)。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002534887A (ja) * | 1998-12-31 | 2002-10-15 | インテル・コーポレーション | オンチップ成端 |
KR100422441B1 (ko) * | 1998-12-08 | 2004-05-17 | 삼성전자주식회사 | 임피던스 조절기능을 갖는 반도체 장치 |
JP2006074213A (ja) * | 2004-08-31 | 2006-03-16 | Nec Micro Systems Ltd | 終端抵抗調整回路 |
KR100656470B1 (ko) * | 2006-02-07 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 드라이버 제어장치 및 방법 |
KR100699828B1 (ko) * | 2004-10-11 | 2007-03-27 | 삼성전자주식회사 | 임피던스 교정 회로와 이를 포함하는 집적 회로 및 이를이용한 출력 드라이버의 임피던스 조절 방법 |
JP2009022029A (ja) * | 2008-09-01 | 2009-01-29 | Renesas Technology Corp | 半導体集積回路装置 |
Families Citing this family (56)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5877632A (en) | 1997-04-11 | 1999-03-02 | Xilinx, Inc. | FPGA with a plurality of I/O voltage levels |
US5958026A (en) * | 1997-04-11 | 1999-09-28 | Xilinx, Inc. | Input/output buffer supporting multiple I/O standards |
KR100318685B1 (ko) * | 1997-08-22 | 2002-02-19 | 윤종용 | 프로그래머블임피던스콘트롤회로 |
US6120551A (en) | 1997-09-29 | 2000-09-19 | Xilinx, Inc. | Hardwire logic device emulating an FPGA |
JPH11186896A (ja) * | 1997-12-24 | 1999-07-09 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
KR100418520B1 (ko) * | 1998-05-19 | 2004-05-20 | 삼성전자주식회사 | 프로그래머블 임피던스 출력 드라이버의 코드 선택장치 |
JP3640800B2 (ja) | 1998-05-25 | 2005-04-20 | 株式会社東芝 | 半導体装置 |
DE19825258B4 (de) * | 1998-06-05 | 2005-11-17 | Telefonaktiebolaget Lm Ericsson (Publ) | Ausgangspufferschaltkreis zum Übertragen von digitalen Signalen über eine Übertragungsleitung mit Preemphasis |
US6674304B1 (en) | 1999-02-26 | 2004-01-06 | Motorola Inc. | Output buffer circuit and method of operation |
US6836151B1 (en) * | 1999-03-24 | 2004-12-28 | Altera Corporation | I/O cell configuration for multiple I/O standards |
US6218863B1 (en) | 1999-04-12 | 2001-04-17 | Intel Corporation | Dual mode input/output interface circuit |
US6194924B1 (en) | 1999-04-22 | 2001-02-27 | Agilent Technologies Inc. | Multi-function controlled impedance output driver |
US6317069B1 (en) | 1999-05-06 | 2001-11-13 | Texas Instruments Incorporated | Digital-to-analog converter employing binary-weighted transistor array |
US6275119B1 (en) * | 1999-08-25 | 2001-08-14 | Micron Technology, Inc. | Method to find a value within a range using weighted subranges |
US6292407B1 (en) | 1999-10-12 | 2001-09-18 | Micron Technolgy, Inc. | Method and apparatus for circuit variable updates |
KR100382718B1 (ko) * | 2000-08-21 | 2003-05-09 | 삼성전자주식회사 | 출력전류 보상회로를 구비하는 출력드라이버 |
JP3670563B2 (ja) * | 2000-09-18 | 2005-07-13 | 株式会社東芝 | 半導体装置 |
KR100391150B1 (ko) * | 2000-11-15 | 2003-07-16 | 삼성전자주식회사 | 다단의 상위 코드 선택기를 갖는 반도체 장치의 임피던스콘트롤 출력회로 및 그의 동작방법 |
US6384621B1 (en) | 2001-02-22 | 2002-05-07 | Cypress Semiconductor Corp. | Programmable transmission line impedance matching circuit |
US6657906B2 (en) * | 2001-11-28 | 2003-12-02 | Micron Technology, Inc. | Active termination circuit and method for controlling the impedance of external integrated circuit terminals |
JP3966016B2 (ja) * | 2002-02-26 | 2007-08-29 | 株式会社デンソー | クランプ回路 |
US6690211B1 (en) * | 2002-11-28 | 2004-02-10 | Jmicron Technology Corp. | Impedance matching circuit |
JP3885773B2 (ja) * | 2003-06-30 | 2007-02-28 | 日本電気株式会社 | インピーダンス調整回路及び調整方法、インピーダンス調整回路を備える半導体装置 |
US6924660B2 (en) | 2003-09-08 | 2005-08-02 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
US7019553B2 (en) * | 2003-12-01 | 2006-03-28 | Micron Technology, Inc. | Method and circuit for off chip driver control, and memory device using same |
US7057415B2 (en) * | 2003-12-10 | 2006-06-06 | Hewlett-Packard Development Company, L.P. | Output buffer compensation control |
US6980020B2 (en) * | 2003-12-19 | 2005-12-27 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
US7248636B2 (en) * | 2004-04-20 | 2007-07-24 | Hewlett-Packard Development Company, L.P. | Systems and methods for adjusting an output driver |
US7498846B1 (en) | 2004-06-08 | 2009-03-03 | Transmeta Corporation | Power efficient multiplexer |
KR100610007B1 (ko) * | 2004-06-14 | 2006-08-08 | 삼성전자주식회사 | 임피던스 랜지 시프팅 기능을 갖는 반도체 장치의프로그래머블 임피던스 콘트롤 회로 및 그에 따른임피던스 랜지 시프팅 방법 |
US7888962B1 (en) | 2004-07-07 | 2011-02-15 | Cypress Semiconductor Corporation | Impedance matching circuit |
KR100598017B1 (ko) * | 2004-09-20 | 2006-07-06 | 삼성전자주식회사 | 기준 전압 변화에 따른 출력 특성 보정이 가능한 입력버퍼 및 출력 특성 보정이 가능한 입력 버퍼링 방법 |
US7196567B2 (en) * | 2004-12-20 | 2007-03-27 | Rambus Inc. | Systems and methods for controlling termination resistance values for a plurality of communication channels |
US7285976B2 (en) * | 2005-01-31 | 2007-10-23 | Freescale Semiconductor, Inc. | Integrated circuit with programmable-impedance output buffer and method therefor |
US8096994B2 (en) * | 2005-02-17 | 2012-01-17 | Kyphon Sarl | Percutaneous spinal implants and methods |
US7215579B2 (en) * | 2005-02-18 | 2007-05-08 | Micron Technology, Inc. | System and method for mode register control of data bus operating mode and impedance |
US7583087B2 (en) * | 2005-02-22 | 2009-09-01 | Integrated Device Technology, Inc. | In-situ monitor of process and device parameters in integrated circuits |
US7594149B2 (en) * | 2005-02-22 | 2009-09-22 | Integrated Device Technology, Inc. | In-situ monitor of process and device parameters in integrated circuits |
DE102005009593B4 (de) * | 2005-02-28 | 2016-02-04 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Einstellen der Ausgangsimpedanz einer Treiberstufe |
KR100673897B1 (ko) | 2005-03-02 | 2007-01-25 | 주식회사 하이닉스반도체 | 반도체 소자의 출력 드라이버 |
JP2006270331A (ja) * | 2005-03-23 | 2006-10-05 | Nec Corp | インピーダンス調整回路及び集積回路装置 |
US7389194B2 (en) * | 2005-07-06 | 2008-06-17 | Rambus Inc. | Driver calibration methods and circuits |
US8036846B1 (en) | 2005-10-20 | 2011-10-11 | Cypress Semiconductor Corporation | Variable impedance sense architecture and method |
JP4916699B2 (ja) * | 2005-10-25 | 2012-04-18 | エルピーダメモリ株式会社 | Zqキャリブレーション回路及びこれを備えた半導体装置 |
JP4978094B2 (ja) * | 2006-07-31 | 2012-07-18 | 富士通セミコンダクター株式会社 | 出力バッファ回路 |
US7764125B2 (en) * | 2007-05-24 | 2010-07-27 | Bitwave Semiconductor, Inc. | Reconfigurable tunable RF power amplifier |
US7551020B2 (en) * | 2007-05-31 | 2009-06-23 | Agere Systems Inc. | Enhanced output impedance compensation |
KR100886644B1 (ko) * | 2007-08-29 | 2009-03-04 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 장치의 캘리브래이션 회로 |
EP2227699B1 (en) * | 2007-12-31 | 2018-03-28 | Korea Institute of Geoscience & Mineral Resources | Apparatus for automatic control of current electrodes for electrical resistivity survey |
JP5642935B2 (ja) * | 2009-02-19 | 2014-12-17 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | インピーダンス調整回路及びこれを備える半導体装置 |
US7791367B1 (en) | 2009-06-05 | 2010-09-07 | Freescale Semiconductor, Inc. | Driver with selectable output impedance |
KR101796116B1 (ko) | 2010-10-20 | 2017-11-10 | 삼성전자 주식회사 | 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법 |
US9362912B2 (en) * | 2014-03-25 | 2016-06-07 | SK Hynix Inc. | Data output circuit of semiconductor apparatus |
JP2017216611A (ja) * | 2016-06-01 | 2017-12-07 | マイクロン テクノロジー, インク. | 半導体装置 |
EP3373526B1 (en) * | 2017-03-07 | 2020-01-08 | Nxp B.V. | Transmitter with independently adjustable voltage and impedance |
CN114646407B (zh) * | 2022-05-20 | 2022-09-02 | 深圳众城卓越科技有限公司 | 电抗器热测试电路及热测试方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56153832A (en) * | 1980-04-30 | 1981-11-28 | Nec Corp | Digital to analog converter |
US5134311A (en) * | 1990-06-07 | 1992-07-28 | International Business Machines Corporation | Self-adjusting impedance matching driver |
JPH04169915A (ja) * | 1990-11-02 | 1992-06-17 | Hitachi Ltd | 半導体集積回路 |
US5055847A (en) * | 1991-02-19 | 1991-10-08 | Motorola, Inc. | Differential sensing current-steering analog-to-digital converter |
US5311084A (en) * | 1992-06-23 | 1994-05-10 | At&T Bell Laboratories | Integrated circuit buffer with controlled rise/fall time |
JPH06216751A (ja) * | 1993-01-20 | 1994-08-05 | Hitachi Ltd | Cmos集積回路装置とそれを用いた情報処理システム |
US5457407A (en) * | 1994-07-06 | 1995-10-10 | Sony Electronics Inc. | Binary weighted reference circuit for a variable impedance output buffer |
KR970005570B1 (ko) * | 1994-07-14 | 1997-04-17 | 현대전자산업 주식회사 | 데이타 출력버퍼 |
KR0124141B1 (ko) * | 1994-12-29 | 1998-10-01 | 김광호 | 반도체 메모리장치의 데이타 출력 버퍼회로 |
KR19990066370A (ko) * | 1998-01-24 | 1999-08-16 | 구본준 | 고속 출력버퍼 |
-
1995
- 1995-09-05 US US08/523,165 patent/US5606275A/en not_active Expired - Lifetime
-
1996
- 1996-09-02 KR KR1019960037788A patent/KR100498789B1/ko not_active IP Right Cessation
- 1996-09-04 JP JP25381596A patent/JP3871381B2/ja not_active Expired - Fee Related
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100422441B1 (ko) * | 1998-12-08 | 2004-05-17 | 삼성전자주식회사 | 임피던스 조절기능을 갖는 반도체 장치 |
JP2002534887A (ja) * | 1998-12-31 | 2002-10-15 | インテル・コーポレーション | オンチップ成端 |
JP2006074213A (ja) * | 2004-08-31 | 2006-03-16 | Nec Micro Systems Ltd | 終端抵抗調整回路 |
JP4562175B2 (ja) * | 2004-08-31 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | 終端抵抗調整回路 |
KR100699828B1 (ko) * | 2004-10-11 | 2007-03-27 | 삼성전자주식회사 | 임피던스 교정 회로와 이를 포함하는 집적 회로 및 이를이용한 출력 드라이버의 임피던스 조절 방법 |
KR100656470B1 (ko) * | 2006-02-07 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 드라이버 제어장치 및 방법 |
US7489159B2 (en) | 2006-02-07 | 2009-02-10 | Hynix Semiconductor Inc. | Circuit for controlling driver of semiconductor memory apparatus and method of controlling the same |
US7782081B2 (en) | 2006-02-07 | 2010-08-24 | Hynix Semiconductor Inc. | Circuit for controlling driver of semiconductor memory apparatus and method of controlling the same |
JP2009022029A (ja) * | 2008-09-01 | 2009-01-29 | Renesas Technology Corp | 半導体集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
KR100498789B1 (ko) | 2005-10-04 |
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JP3871381B2 (ja) | 2007-01-24 |
US5606275A (en) | 1997-02-25 |
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