CN118351911A - 芯片外驱动装置及其驱动能力增强方法 - Google Patents

Abstract

本发明提供一种芯片外驱动装置及其驱动能力增强方法。检测输入数据信号的上升缘与下降缘。依据输入数据信号的上升缘与下降缘控制第一增强电路与第二增强电路对输入输出垫提供第一增强信号与第二增强信号。

Description

芯片外驱动装置及其驱动能力增强方法

技术领域

本发明涉及一种驱动装置，尤其涉及一种芯片外驱动装置及其驱动能力增强方法。

背景技术

随着内存DDR4到DDR5的产品世代推进，内存的操作速度亦越加提升。在高速传输下，传输通道效应(channel effect)将造成传送信号上的振幅衰减，此信号衰退现象，随着信号操作频率的上升越显严重，致使数据信号于传输时因此失真。

发明内容

本发明提供一种芯片外驱动装置的驱动能力增强方法，可改善高速传输下信号失真的情形，提高芯片外驱动装置的输出信号质量。

本发明的芯片外驱动装置包括驱动器电路以及控制电路。驱动器电路包括至少一上拉驱动器、至少一第一电阻、第一增强电路。第一电阻耦接于上拉驱动器与输入输出垫之间。第一增强电路耦接第一电阻。控制电路耦接上拉驱动器以及第一增强电路，检测输入数据信号的上升缘与下降缘，依据输入数据信号的上升缘与下降缘控制第一增强电路对输入输出垫提供第一增强信号。

在本发明的一实施例中，上述的第一增强电路连接于第一电阻的第一端、第一电阻的第二端或第一电阻的第一端与第二端间的位置。

在本发明的一实施例中，上述的驱动器电路还包括第一切换电路。第一切换电路耦接于第一增强电路与第一电阻之间，受控于控制电路而将第一增强电路切换连接于第一电阻的第一端、第一电阻的第二端或第一电阻的第一端与第二端间的位置。

在本发明的一实施例中，上述的第一切换电路包括多个第一开关，其分别耦接于第一增强电路与第一电阻上的对应连接位置之间，第一开关的导通状态受控于控制电路。

在本发明的一实施例中，上述的驱动器电路还包括下拉驱动器、至少一第二电阻以及第二增强电路。下拉驱动器耦接控制电路。第二电阻耦接于下拉驱动器与输入输出垫之间。第二增强电路耦接控制电路以及第二电阻，控制电路依据输入数据信号的上升缘与下降缘控制第二增强电路对输入输出垫提供第二增强信号。

在本发明的一实施例中，上述的第二增强电路连接于第二电阻的第一端、第二电阻的第二端或第二电阻的第一端与第二端间的位置。

在本发明的一实施例中，上述的驱动器电路还包括第二切换电路。第二切换电路耦接于第二增强电路与第二电阻之间，受控于该控制电路而将该第二增强电路连接于该第二电阻的第一端、该第二电阻的第二端或该第二电阻的第一端与第二端间的位置。

在本发明的一实施例中，上述的第二切换电路包括多个第二开关，分别耦接于第二增强电路与第二电阻上的对应连接位置之间，第二开关的导通状态受控于控制电路。

在本发明的一实施例中，上述的控制电路还依据使能信号于芯片外驱动装置处于增强模式时控制第二增强电路提供第二增强信号，并于芯片外驱动装置处于一般模式时控制第二增强电路不提供第二增强信号。

在本发明的一实施例中，上述的第二增强电路包括N型晶体管，其耦接于第一电阻与接地电压之间，N型晶体管的控制端耦接控制电路，N型晶体管受控于控制电路而于输入数据信号出现下降缘时被导通。

在本发明的一实施例中，上述的控制电路还依据使能信号于芯片外驱动装置处于增强模式时控制第一增强电路提供第一增强信号，并于芯片外驱动装置处于一般模式时控制第一增强电路不提供第一增强信号。

在本发明的一实施例中，上述的第一增强电路包括P型晶体管，其耦接于电源电压与第一电阻之间，P型晶体管的控制端耦接控制电路，P型晶体管受控于控制电路而于输入数据信号出现上升缘时被导通。

本发明还提供一种芯片外驱动装置的驱动能力增强方法，芯片外驱动装置包括至少一上拉驱动器、至少一第一电阻、第一增强电路、第二增强电路、下拉驱动器以及至少一第二电阻，第一电阻耦接于上拉驱动器与输入输出垫之间，第二电阻耦接于下拉驱动器与输入输出垫之间，第一增强电路耦接第一电阻，第二增强电路耦接第二电阻，芯片外驱动装置的驱动能力增强方法包括下列步骤。检测输入数据信号的上升缘与下降缘。依据输入数据信号的上升缘与下降缘控制第一增强电路与第二增强电路对输入输出垫提供第一增强信号与第二增强信号，以增强上拉驱动器与下拉驱动器的驱动信号的强度。

在本发明的一实施例中，上述的第一增强电路连接于第一电阻的第一端、第一电阻的第二端或第一电阻的第一端与第二端间的位置，第二增强电路连接于第二电阻的第一端、第二电阻的第二端或第二电阻的第一端与第二端间的位置。

在本发明的一实施例中，上述的芯片外驱动装置的驱动能力增强方法包括，依据使能信号于芯片外驱动装置处于增强模式时控制第一增强电路与第二增强电路提供第一增强信号与第二增强信号，并于芯片外驱动装置处于一般模式时控制第一增强电路与第二增强电路不提供第一增强信号与第二增强信号。

基于上述，本发明实施例的芯片外驱动装置可检测输入数据信号的上升缘与下降缘，并依据输入数据信号的上升缘与下降缘控制第一增强电路与第二增强电路对输入输出垫提供第一增强信号与第二增强信号，以提高输出信号的迁移率(Slew Rate)与输出振福(Output Swing)，增强上拉驱动器与下拉驱动器的驱动信号的强度，提高芯片外驱动装置的驱动能力，而可改善高速传输下输出信号失真的情形，提高芯片外驱动装置的输出信号质量。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依照本发明实施例的一种芯片外驱动装置的示意图；

图2A与图2B是依照本发明实施例的上拉驱动器的示意图；

图3A与图3B是依照本发明实施例的下拉驱动器的示意图；

图4是依照本发明另一实施例的芯片外驱动装置的示意图；

图5是依照本发明另一实施例的芯片外驱动装置的示意图；

图6是依照本发明另一实施例的驱动器电路的示意图；

图7是依照本发明另一实施例的芯片外驱动装置的示意图；

图8是依照本发明实施例的上拉驱动器电路的示意图；

图9是依照本发明实施例的下拉驱动器电路的示意图；

图10是依照本发明另一实施例的芯片外驱动装置的示意图；

图11是依照图10实施例的芯片外驱动装置的操作时序图；

图12是依照本发明实施例的一种芯片外驱动装置的驱动能力增强方法的流程图。

具体实施方式

图1是依照本发明的实施例的一种芯片外驱动装置的示意图，请参照图1。芯片外驱动装置包括驱动器电路100以及控制电路102，驱动器电路100耦接控制电路102。进一步来说，驱动器电路100可包括由上拉驱动器104、电阻RP1以及增强电路108构成的上拉驱动器电路UPDR1以及由下拉驱动器106、电阻RN1以及增强电路110构成的下拉驱动器电路DNDR1，其中上拉驱动器104耦接控制电路102以及电阻RP1的一端，电阻RP1的另一端耦接输入输出垫112，增强电路108耦接电阻RP1与控制电路102，下拉驱动器106耦接控制电路102以及电阻RN1的一端，电阻RN1的另一端耦接输入输出垫112，增强电路110耦接电阻RN1与控制电路102。

控制电路102可依据输入数据信号D1控制上拉驱动器104以及下拉驱动器106提供驱动信号，以拉高或拉低输出至输入输出垫112的输出信号SO的电压电平，并可通过增强电路108与110增强上拉驱动器104以及下拉驱动器106提供的驱动信号的信号强度。进一步来说，控制电路102可检测输入数据信号D1的上升缘与下降缘。当数据信号D1出现上升缘时，控制电路102可控制上拉驱动器104提供驱动信号，以拉高输出信号SO的电压电平，同时并控制增强电路108提供增强信号，以增强上拉驱动器104提供的驱动信号的信号强度。类似地当数据信号D1出现下降缘时，控制电路102可控制下拉驱动器106提供驱动信号，以拉低输出信号SO的电压电平，同时并控制增强电路110提供增强信号，以增强下拉驱动器106提供的驱动信号的信号强度。

如此依据输入数据信号D1的上升缘与下降缘控制增强电路108与110对输入输出垫112提供增强信号，来增强上拉驱动器104与下拉驱动器106的驱动信号的信号强度，可改善芯片外驱动装置的输出信号SO在高速传输下的信号失真的情形，提高芯片外驱动装置的输出信号SO的质量。

此外，控制电路102可依据使能信号EN决定是否控制增强电路108与110增强上拉驱动器104以及下拉驱动器106提供的驱动信号。例如可依使用需求在芯片外驱动装置处于增强模式时控制增强电路108与110对输入输出垫112提供增强信号，而在芯片外驱动装置处于一般模式时控制增强电路108与110不对输入输出垫112提供增强信号。

详细来说，上拉驱动器104的实施方式可例如图2A或图2B所示。如图2A所示，上拉驱动器104可例如包括串接于电源电压VDD与输入输出垫112之间的多个P型晶体管MP<1>～MP<X>，其中X为正整数，又或者，上拉驱动器104可如图2B所示，除了P型晶体管MP<1>～MP<X>外，还包括与P型晶体管MP<1>～MP<X>串接的电阻R1。类似地，下拉驱动器106的实施方式可例如图3A或图3B所示，包括串接于输入输出垫112与参考电压VSS之间的多个N型晶体管MN<1>～MN<Y>，其中Y为正整数，又或者，包括与N型晶体管MN<1>～MN<Y>以及与N型晶体管MN<1>～MN<Y>串接的电阻R2。控制电路102可通过控制P型晶体管MP<1>～MP<Y>以及N型晶体管MN<1>～MN<Y>的导通状态来控制上拉驱动器104与下拉驱动器106提供驱动信号。

此外，在图1实施例中，增强电路108、110分别为耦接至电阻RP1、RN1的靠近输入输出垫112的一端，然视用户对输出信号SO的驱动能力的需求，增强电路108也可如图4所示耦接至电阻RP1的两端之间的位置，类似地，增强电路110也可耦接至电阻RN1的两端之间的位置，其中当增强电路108、110与电阻RP1、RN1耦接的位置越靠近输入输出垫112，输出信号SO将具有越强的驱动能力。又或者，如图5所示，增强电路108也可耦接至电阻RP1的靠近上拉驱动器104的一端，增强电路110也可例如耦接至电阻RN1的靠近下拉驱动器106的一端。值得注意的是，增强电路108耦接至电阻RP1的位置可不需与增强电路110耦接至电阻RN1的位置对应，例如增强电路108耦接至电阻RP1的一端，而增强电路110可耦接至电阻RN1的中间位置，用户可依据需求分别设定增强电路108耦接至电阻RP1的位置与的位置可不需与增强电路110耦接至电阻RN1的位置。

在图4、图5实施例中，增强电路108与110分别以P型晶体管M1以及N型晶体管M2来实施，然不以此为限。其中P型晶体管M1耦接于电源电压VDD与电阻RP1之间，N型晶体管M2耦接于电阻RN1与电源电压VSS之间，电源电压VSS可例如为接地电压，然不以此为限。控制电路102可通过控制P型晶体管M1以及N型晶体管M2的导通状态来增强上拉驱动器104与下拉驱动器106的驱动信号的信号强度，提高芯片外驱动装置的驱动能力，改善输出信号SO在高速传输下的信号失真情形。其中当输入数据信号D1出现上升缘时P型晶体管M1被导通，N型晶体管M2被断开，而可提高流经电阻RP1的充电电流，而当输入数据信号D1出现下降缘时N型晶体管M2被导通，P型晶体管M1被断开，而可提高流经电阻RN1的放电电流。

在部分实施例中，芯片外驱动装置也可包括多个驱动器电路，如图6所示，芯片外驱动装置除了图1实施例的驱动器电路100外，还包括驱动器电路600(为保持图式简洁，图6未示出控制电路102)。驱动器电路600的实施方式类似于驱动器电路100，驱动器电路100与驱动器电路600不同之处在于，驱动器电路600包括多个上拉驱动器604-1～604-K以及多个下拉驱动器606-1～606-Z，其中K，Z为正整数，K可等于Z，或者K可不等于Z。上拉驱动器604-1～604-K耦接控制电路102并通过电阻RP2耦接至输入输出垫112，下拉驱动器606-1～606-Z耦接控制电路102并通过电阻RN2耦接至输入输出垫112，增强电路608耦接控制电路102与电阻RP2，增强电路610耦接控制电路102与电阻RN2。上拉驱动器604-1～604-K、下拉驱动器606-1～606-Z、增强电路608以及增强电路610的实施方式类似于图1～图5所述的上拉驱动器104、下拉驱动器106、增强电路108以及增强电路110的实施方式，在此不再赘述。

在图6实施例中，驱动器电路100可做为主驱动器电路，而驱动器电路600做为辅助驱动器电路。举例来说，当芯片外驱动装置依据输入数据信号D1提供输出信号SO时，控制电路102可控制上拉驱动器电路UPDR1以及下拉驱动器电路DNDR1来对芯片外驱动装置的驱动能力进行粗调，并控制上拉驱动器电路UPDR2以及下拉驱动器电路DNDR2来对芯片外驱动装置的驱动能力进行细调，以确保芯片外驱动装置提供的输出信号SO的高低电平切换速度符合要求。

详细来说，上述的控制电路102可如图7所示，为前级驱动器电路702，前级驱动器电路702可包括上拉前级驱动器704与下拉前级驱动器706。前级驱动器电路702除了接收输入数据信号D1以及用于控制上拉驱动器电路UPDR1以及下拉驱动器电路DNDR1作动的芯片外驱动控制信号OCD_CTRL外，还可接收其它控制信号，例如片内终结(on-dietermination,ODT)控制信号ODT_CTRL，然不以此为限，例如也可接收ZQ校准控制信号与回转率控制信号…等。其中芯片外驱动控制信号OCD_CTRL与片内终结控制信号ODT_CTRL可分别包括用于控制上拉前级驱动器704的芯片外驱动控制信号OCD_CTRL_PUP与片内终结控制信号ODT_CTRL_PUP，以及用于控制下拉前级驱动器706的芯片外驱动控制信号OCD_CTRL_PDN与片内终结控制信号ODT_CTRL_PDN。此外，输入数据信号D1也可包括输出至上拉前级驱动器704的输入数据信号D1_PUP以及输出至下拉前级驱动器706的输入数据信号D1_PDN。

上拉前级驱动器704可依据输入数据信号D1_PUP分别输出上拉控制信号Data_PUP以及增强控制信号DP给上拉驱动器电路UPDR1(其中上拉控制信号Data_PUP例如输出至图2A与图2B中晶体管MP<1>～MP<X>的栅极，增强控制信号DP例如输出至图4、图5实施例的晶体管M1的栅极)，以控制上拉驱动器104进行上拉动作并控制增强电路108提供增强信号，下拉前级驱动器706可依据输入数据信号D1_PDN分别输出下拉控制信号Data_PDN以及增强控制信号DN给下拉驱动器电路DNDR1(其中下拉控制信号Data_PDN例如输出至图3A与图3B中晶体管MN<1>～MN<Y>的栅极，增强控制信号DN例如输出至图4、图5实施例的晶体管M2的栅极)，以控制下拉驱动器106进行下拉动作并控制增强电路110提供增强信号。此外，在图6实施例的情形下，上拉控制信号Data_PUP可包括输入至上拉驱动器104、上拉驱动器604-1～604-K的控制信号，下拉控制信号Data_PDN可包括输入至下拉驱动器106、下拉驱动器606-1～606-Z的控制信号。

此外，在部分实施例中，上拉驱动器电路UPDR1的实施方式可如图8所示，还包括切换电路802，切换电路802耦接于增强电路108与电阻RP1之间，切换电路802可受控于控制电路102而将增强电路108连接至电阻RP1的不同位置。例如在图8实施例中，切换电路802可包括开关SW1～SW3，其中开关SW1耦接于电阻RP1的一端与增强电路108之间，开关SW2耦接于电阻RP1的任何中间位置与增强电路108之间，开关SW3耦接于电阻RP1的另一端与增强电路108之间。控制电路102可通过控制开关SW1～SW3的导通状态来将增强电路108连接至电阻RP1的不同位置，进而调整增强电路108增强上拉驱动器104的驱动信号的力度。

类似地，如图9所示，下拉驱动器电路DNDR1也可包括切换电路804，切换电路804耦接于增强电路110与电阻RN1之间，切换电路804可受控于控制电路102而将增强电路110连接至电阻RN1的不同位置。例如在图9实施例中，切换电路802可包括开关SW4～SW6，其中开关SW4耦接于电阻RN1的一端与增强电路110之间，开关SW5耦接于电阻RN1的任何中间位置与增强电路110之间，开关SW6耦接于电阻RN1的另一端与增强电路110之间。控制电路102可通过控制开关SW4～SW6的导通状态来将增强电路110连接至电阻RN1的不同位置，进而调整增强电路110增强下拉驱动器106的驱动信号的力度。值得注意的是，上述切换电路802与切换电路804所包括的开关数量并不以3个为限，在其他实施例中，切换电路802与切换电路804可分别包括更多或更少的开关数量，且切换电路802与切换电路804所包括的开关数量可不相同。

此外，上述的切换电路802与804也可应用于图6实施例中的上拉驱动器电路UPDR2与下拉驱动器电路DNDR2中，例如切换电路802可耦接于增强电路608与电阻RP2之间，切换电路804可耦接于增强电路610与电阻RN2之间，利用切换电路802与切换电路804可将增强电路608连接至电阻RP2的任意位置，并将增强电路610连接至电阻RN2的任意位置。

图10是依照本发明另一实施例的芯片外驱动装置的示意图。图11是依照图10实施例的芯片外驱动装置的操作时序图。请参照图10与图11，图10实施例与图7实施例的不同之处在于，图10实施例还包括检测电路1002，且图10实施例的驱动器电路100包括上拉驱动器电路UPDR1、UPDR2与下拉驱动器电路DNDR1、DNDR2。在图7实施例中，检测输入数据信号D1的上升缘与下降缘的功能为整合至前级驱动电路702中，而在本实施例中，检测输入数据信号D1的上升缘与下降缘的功能为由检测电路1002执行，检测电路1002可依据频率信号CLK检测输入数据信号D1的上升缘与下降缘(在部分实施例中，检测电路1002也可不需依据频率信号CLK检测输入数据信号D1的上升缘与下降缘，例如在图7实施例中，前级驱动电路702可不依据频率信号CLK检测输入数据信号D1的上升缘与下降缘)，并对应地输出检测信号Decision_P与检测信号Decision_N。此外，检测电路1002还可将输入数据信号D1做为输入数据信号D2输出给前级驱动电路702。上拉前级驱动器704与下拉前级驱动器706可分别依据检测信号Decision_P与检测信号Decision_N得知输入数据信号D1的上升缘与下降缘的出现时间，并对应地输出增强控制信号DP与增强控制信号DN。

另外，上拉前级驱动器704与下拉前级驱动器706还可分别接收开关信号PUsel1<1:P1>以及开关信号PDsel1<1:N1>，并将开关信号PUsel1<1:P1>以及开关信号PDsel1<1:N1>分别输出至如图8所示的切换电路802以及图9所示的切换电路804。其中开关信号PUsel1<1:P1>用以控制如图8所示的切换电路802中的开关SW1～SW3，开关信号PDsel1<1:N1>用以控制如图9所示的切换电路802中的开关SW4～SW6，其中P1与N1可随着切换电路802与804所包括的开关个数改变，且不限定P1须等于N1。

此外，由于图10实施例的驱动器电路100包括上拉驱动器电路UPDR1、UPDR2与下拉驱动器电路DNDR1、DNDR2，因此上拉控制信号Data_PUP包括输入至上拉驱动器104与上拉驱动器604-1～604-K的控制信号，下拉控制信号Data_PDN包括输入至下拉驱动器106与下拉驱动器606-1～606-Z的控制信号。

另外，检测电路1002还可依据使能信号EN决定是否检测输入数据信号D1的上升缘与下降缘，当检测电路1002不检测输入数据信号D1的上升缘与下降缘时，亦即检测电路1002不提供检测信号Decision_P与检测信号Decision_N时，前级驱动器电路702也不提供增强控制信号DP与增强控制信号DN给上拉驱动器电路UPDR1、UPDR2与下拉驱动器电路DNDR1、DNDR2，因此上拉驱动器电路UPDR1、UPDR2与下拉驱动器电路DNDR1、DNDR2的增强电路108、110、608以及610将不提供增强信号。

如图11所示，当使能信号EN处于低电压电平时，由于增强电路108、110、608以及610不提供增强信号，因此输出信号SO需要较长的时间才能上升或下降至目标电压电平。而当使能信号EN处于高电压电平时，增强电路108、110、608以及610提供增强信号，使输出信号SO在频率信号CLK的半个周期时间内便上升或下降至目标电压电平，大幅改善了输出信号SO的信号质量。

图12是依照本发明实施例的一种芯片外驱动装置的驱动能力增强方法的流程图，其中芯片外驱动装置包括至少一上拉驱动器、至少一第一电阻、第一增强电路、第二增强电路、下拉驱动器以及至少一第二电阻，第一电阻耦接于上拉驱动器与输入输出垫之间，第二电阻耦接于下拉驱动器与输入输出垫之间，第一增强电路耦接第一电阻，第二增强电路耦接第二电阻。进一步来说，第一增强电路可连接于第一电阻的第一端、第一电阻的第二端或第一电阻的第一端与第二端间的任何位置，第二增强电路可连接于第二电阻的第一端、第二电阻的第二端或第二电阻的第一端与第二端间的任何位置。由上述实施例可知，芯片外驱动装置的驱动能力增强方法可至少包括下列步骤。首先，开启检测功能(步骤S1201)_。接着，检测输入数据信号的上升缘与下降缘，依据输入数据信号的上升缘与下降缘控制第一增强电路与第二增强电路(步骤S1202)，以产生第一增强信号与第二增强信号(步骤S1203)，其中检测输入数据信号的上升缘与下降缘时可依据频率信号或不依据频率信号进行。然后，对输入输出垫提供第一增强信号与第二增强信号，以增强上拉驱动器与下拉驱动器的驱动信号的强度(步骤S1204)。在部分实施例中，还可依据使能信号于芯片外驱动装置处于增强模式时控制第一增强电路与第二增强电路提供第一增强信号与第二增强信号，并于芯片外驱动装置处于一般模式时控制第一增强电路与第二增强电路不提供第一增强信号与第二增强信号。

综上所述，本发明实施例的芯片外驱动装置可检测输入数据信号的上升缘与下降缘，并依据输入数据信号的上升缘与下降缘控制第一增强电路与第二增强电路对输入输出垫提供第一增强信号与第二增强信号，以提高输出信号的迁移率(Slew Rate)与输出振福(Output Swing)，增强上拉驱动器与下拉驱动器的驱动信号的强度，提高芯片外驱动装置的驱动能力，而可改善高速传输下信号失真的情形，提高芯片外驱动装置的输出信号质量。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (15)

1.一种芯片外驱动装置，其特征在于，包括：

驱动器电路，包括：

至少一上拉驱动器；

至少一第一电阻，耦接于所述上拉驱动器与输入输出垫之间；以及

第一增强电路，耦接所述第一电阻；以及

控制电路，耦接所述上拉驱动器以及所述第一增强电路，检测输入数据信号的上升缘与下降缘，依据所述输入数据信号的上升缘与下降缘控制所述第一增强电路对所述输入输出垫提供第一增强信号。

2.根据权利要求1所述的芯片外驱动装置，其特征在于，所述第一增强电路连接于所述第一电阻的第一端、所述第一电阻的第二端或所述第一电阻的第一端与第二端间的位置。

3.根据权利要求2所述的芯片外驱动装置，其特征在于，所述驱动器电路还包括：

第一切换电路，耦接于所述第一增强电路与所述第一电阻之间，受控于所述控制电路而将所述第一增强电路切换连接于所述第一电阻的第一端、所述第一电阻的第二端或所述第一电阻的第一端与第二端间的位置。

4.根据权利要求3所述的芯片外驱动装置，其特征在于，所述第一切换电路包括多个第一开关，分别耦接于所述第一增强电路与所述第一电阻上的对应连接位置之间，所述多个第一开关的导通状态受控于所述控制电路。

5.根据权利要求4所述的芯片外驱动装置，其特征在于，所述驱动器电路还包括：

下拉驱动器，耦接所述控制电路；

至少一第二电阻，耦接于所述下拉驱动器与所述输入输出垫之间；以及

第二增强电路，耦接所述控制电路以及所述第二电阻，所述控制电路依据所述输入数据信号的上升缘与下降缘控制所述第二增强电路对所述输入输出垫提供第二增强信号。

6.根据权利要求5所述的芯片外驱动装置，其特征在于，所述第二增强电路连接于所述第二电阻的第一端、所述第二电阻的第二端或所述第二电阻的第一端与第二端间的位置。

7.根据权利要求6所述的芯片外驱动装置，其特征在于，所述驱动器电路还包括：

第二切换电路，耦接于所述第二增强电路与所述第二电阻之间，受控于所述控制电路而将所述第二增强电路连接于所述第二电阻的第一端、所述第二电阻的第二端或所述第二电阻的第一端与第二端间的位置。

8.根据权利要求7所述的芯片外驱动装置，其特征在于，所述第二切换电路包括多个第二开关，分别耦接于所述第二增强电路与所述第二电阻上的对应连接位置之间，所述多个第二开关的导通状态受控于所述控制电路。

9.根据权利要求5所述的芯片外驱动装置，其特征在于，所述控制电路还依据使能信号于所述芯片外驱动装置处于所述增强模式时控制所述第二增强电路提供所述第二增强信号，并于所述芯片外驱动装置处于一般模式时控制所述第二增强电路不提供所述第二增强信号。

10.根据权利要求5所述的芯片外驱动装置，其特征在于，所述第二增强电路包括：

N型晶体管，耦接于所述第一电阻与接地电压之间，所述N型晶体管的控制端耦接所述控制电路，所述N型晶体管受控于所述控制电路而于所述输入数据信号出现下降缘时被导通。

11.根据权利要求1所述的芯片外驱动装置，其特征在于，所述控制电路还依据使能信号于所述芯片外驱动装置处于增强模式时控制所述第一增强电路提供所述第一增强信号，并于所述芯片外驱动装置处于一般模式时控制所述第一增强电路不提供所述第一增强信号。

12.根据权利要求1所述的芯片外驱动装置，其特征在于，所述第一增强电路包括：

P型晶体管，耦接于电源电压与所述第一电阻之间，所述P型晶体管的控制端耦接所述控制电路，所述P型晶体管受控于所述控制电路而于所述输入数据信号出现上升缘时被导通。

13.一种芯片外驱动装置的驱动能力增强方法，其特征在于，所述芯片外驱动装置包括至少一上拉驱动器、至少一第一电阻、第一增强电路、第二增强电路、下拉驱动器以及至少一第二电阻，所述第一电阻耦接于所述上拉驱动器与输入输出垫之间，所述第二电阻耦接于所述下拉驱动器与所述输入输出垫之间，所述第一增强电路耦接所述第一电阻，所述第二增强电路耦接所述第二电阻，所述芯片外驱动装置的驱动能力增强方法包括：

检测输入数据信号的上升缘与下降缘：以及

依据所述输入数据信号的上升缘与下降缘控制所述第一增强电路与所述第二增强电路对所述输入输出垫提供第一增强信号与第二增强信号，以增强所述上拉驱动器与所述下拉驱动器的驱动信号的强度。

14.根据权利要求13所述的芯片外驱动装置的驱动能力增强方法，其特征在于，所述第一增强电路连接于所述第一电阻的第一端、所述第一电阻的第二端或所述第一电阻的第一端与第二端间的位置，所述第二增强电路连接于所述第二电阻的第一端、所述第二电阻的第二端或所述第二电阻的第一端与第二端间的位置。

15.根据权利要求13所述的芯片外驱动装置的驱动能力增强方法，其特征在于，包括：

依据使能信号于所述芯片外驱动装置处于增强模式时控制所述第一增强电路与所述第二增强电路提供所述第一增强信号与所述第二增强信号，并于所述芯片外驱动装置处于一般模式时控制所述第一增强电路与所述第二增强电路不提供所述第一增强信号与所述第二增强信号。