CN113162653A - 用于预增强控制的设备和方法 - Google Patents

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CN113162653A CN202110040583.0A CN202110040583A CN113162653A CN 113162653 A CN113162653 A CN 113162653A CN 202110040583 A CN202110040583 A CN 202110040583A CN 113162653 A CN113162653 A CN 113162653A
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Abstract

描述了用于预增强控制的设备和方法。示例设备包括上拉电路和下拉电路。上拉电路被配置为接收上拉数据激活信号，并且响应于激活的上拉数据激活信号将数据端子驱动到上拉电压。下拉电路被配置为接收下拉激活信号，并且响应于激活的下拉数据激活信号将数据端子驱动到下拉电压。所述示例设备进一步包括上拉预增强电路，所述上拉预增强电路包括被配置为提供定时控制信号的预增强定时控制电路，并且进一步包括上拉逻辑电路。提供基于上拉数据激活信号的上拉预增强控制信号，以当上拉数据激活信号保持激活持续大于一个单位间隔时，来控制提供上拉预增强持续大于数据的一个单位间隔。

Description

用于预增强控制的设备和方法
技术领域
本申请总体上涉及半导体装置。
背景技术
数字系统(诸如存储器装置)继续以越来越高的速度运行。承载数字信号的各种信号线可能会表现出低通滤波(LPF)特性，这可能是由于信道损耗随频率而增加，或是通过电容滤波引起的。因此，由信道支持的最大数据速率变得有限。
为了补偿信道的LPF效应，已经使用了各种均衡技术。典型地，可以提供具有高通频率响应的均衡器电路。当低通信道与高通均衡器匹配时，整体频率响应可能会变平。一个传统的均衡的方法包括修改发射的信号的形状，使得信号线的电容使所发射的信号以期望的形状被接收，例如通过预增强。预增强是指通过在每个位转移处提供被信号线的电容效应过滤的过冲来增加数字信号的幅值。
应该精确地控制应用预增强的定时，以成功地预增强数字信号。在预增强应用得早、或晚或持续时间不足的情况下，数字信号可能是不可预测地失真的和/或预增强是无效的。因此，将期望具有用于控制对数字信号应用预增强的定时的设备和方法。
发明内容
在一个方面，本申请提供了一种设备，包含：上拉电路，所述上拉电路被配置为接收上拉数据激活信号，并且响应于激活的上拉数据激活信号将数据端子驱动到上拉电压；下拉电路，所述下拉电路被配置为接收下拉激活信号，并且响应于激活的下拉数据激活信号将数据端子驱动到下拉电压；上拉预增强电路，所述上拉预增强电路被配置为接收所述上拉数据激活信号，并且响应于所述激活的上拉数据激活信号提供上拉预增强，所述上拉预增强电路包括被配置为基于所述上拉数据激活信号提供定时控制信号的预增强定时控制电路，并且进一步包括上拉逻辑电路，所述上拉逻辑电路被配置为基于上拉数据激活信号和所述定时控制信号提供上拉预增强控制信号，以当所述上拉数据激活信号保持激活持续大于一个单位间隔时，来控制提供上拉预增强持续大于数据的一个单位间隔。
在另一方面，本申请提供了一种设备，包含：上拉电路，所述上拉电路被配置为接收上拉数据激活信号，并且响应于激活的上拉数据激活信号将数据端子驱动到上拉电压；下拉电路，所述下拉电路被配置为接收下拉激活信号，并且响应于激活的下拉数据激活信号将数据端子驱动到下拉电压；上拉预增强电路，所述上拉预增强电路被配置为接收所述上拉数据激活信号，并且响应于所述激活的上拉数据激活信号提供上拉预增强，所述上拉预增强电路包括预增强定时控制电路，所述预增强定时控制电路被配置为提供具有第一信号转变的定时控制信号，所述第一信号转变相对于所述上拉数据激活信号的上升转变具有第一延迟，并且被进一步配置为提供具有第二信号转变的所述定时控制信号，所述第二信号转变相对于所述上拉数据激活信号的下降转变具有第二延迟，其中所述第一信号转变和第二信号转变相对，并且所述第二延迟不同于所述第一延迟。
在另一方面，本申请提供了一种方法，包含：响应于激活的上拉激活信号，提供上拉预增强；响应于未激活的上拉激活信号，终止上拉预增强；响应于所述上拉激活信号保持激活持续大于一个单位间隔，继续提供上拉预增强持续大于一个单位间隔和小于两个单位间隔。
附图说明
图1是示出根据本公开实施例的半导体装置的配置的框图。
图2是示出包括在I/O电路中的数据输出系统的电路的框图。
图3A是示出上拉电路的配置的框图。
图3B是示出下拉电路的配置的框图。
图4A是示出下拉预增强电路的配置的框图。
图4B是示出上拉预增强电路的配置的框图。
图5是用于解释上拉数据和下拉数据的流程的示意图。
图6A是更详细地示出下拉电路中的信号路径的电路图。
图6B是更详细地示出上拉电路中的信号路径的电路图。
图7是预增强定时控制电路和逻辑电路的示意图。
图8是在图7的预增强定时控制电路和逻辑电路的操作期间的各种信号的定时图。
图9是预增强定时控制电路和逻辑电路的框图。
图10是在图9的预增强定时控制电路和逻辑电路的操作期间的各种信号的定时图。
图11是预增强定时控制电路和逻辑电路的框图。
图12是在图11的预增强定时控制电路和逻辑电路的操作期间的各种信号的定时图。
图13是根据本公开实施例的预增强定时控制电路和逻辑电路的框图。
图14是根据本公开的实施例的在图13的预增强定时控制电路和逻辑电路的操作期间的各种信号的定时图。
图15是根据本公开实施例的预增强定时控制电路和逻辑电路的框图。
图16是根据本公开的实施例的在图15的预增强定时控制电路和逻辑电路的操作期间的各种信号的定时图。
具体实施方式
本文阐述了某些细节，以提供对本公开的示例的充分的理解。然而，对于本领域的技术人员将清楚的是，本公开的示例可以在没有这些特定细节的情况下实践。而且，本文描述的本公开的特定示例不应被解释为将本公开的范围限制于这些特定示例。在其他情况下，为了避免不必要地模糊本公开，没有详细示出众所周知的电路、控制信号、定时协议和软件操作。附加地，诸如“耦合(couples)”和“耦合(coupled)”的术语意味着两个部件可以直接或间接电耦合。间接耦合可能意味着两个部件通过一或多个中间部件耦合。
下面将参考附图详细解释本公开的各种实施例。以下详细描述涉及通过图示的方式示出了本公开的具体方面和实施例的附图。详细描述包括足够的细节，以使本领域技术人员能够实践本公开的实施例。在不脱离本公开的范围的情况下，可以利用其他实施例，并且可以进行结构、逻辑和电气改变。本文公开的各种实施例不需要互相排斥，因为一些公开的实施例可以与一或多个其他公开的实施例组合以形成新的实施例。
例如，图1中所示的半导体装置10是LPDDR5(低功率双倍数据速率5)DRAM，并且具有存储器单元阵列11、提供对存储器单元阵列11的访问的访问控制电路12、以及向存储器单元阵列11输入并从其输出数据的I/O电路13。访问控制电路12基于经由命令地址端子14从外部控制器输入的命令地址信号CA来提供对存储器单元阵列11的访问。在读取操作中，从存储器单元阵列11读出的数据DQ经由I/O电路13输出到数据端子15。在写入操作中，从外部控制器输入到数据端子15的数据DQ经由I/O电路13提供给存储器单元阵列11。
图2示出了包括在I/O电路13中的数据输出系统的、与一个数据端子15相关联的电路块。如图2所示，I/O电路13包括将从存储器单元阵列11读出的并行数据DATA转换成串行数据的串行器20。从串行器20输出的串行数据包括上拉数据DATAu和下拉数据DATAd。上拉数据DATAu和下拉数据DATAd是可以彼此互补的信号。
上拉数据DATAu被提供给上拉电路21和预增强电路23。上拉电路21在上拉操作中被激活，即，当从数据端子15输出高电平读取数据DQ时。如图3A所示，上拉电路21包括属于高速路径的三个上拉驱动器电路30H至32H和属于低速路径的三个上拉驱动器电路30L至32L。基于输入到驱动器电路28的速度模式信号Hs来选择是使用高速路径还是低速路径。在选择高速路径的情况下，基于驱动器强度选择信号DS选择上拉驱动器电路30H至32H中的一或两个或更多个。在选择低速路径的情况下，基于驱动器强度选择信号DS选择上拉驱动器电路30L至32L中的一或两个或更多个。上拉驱动器电路30H至32H的驱动器大小可以彼此不同。类似地，上拉驱动器电路30L至32L的驱动器大小可以彼此不同。上拉驱动器电路30H至32H和30L至32L中的每个包括输出阻抗校准电路50至53。这些输出阻抗校准电路以将每个输出级电路的阻抗校准到期望的值的方式基于阻抗选择信号ZQ均等地并且选择性地驱动包括在具有彼此相等的阻抗的多个输出级电路中的调节MOS晶体管。在上拉驱动器电路30H/L至32H/L中，相关联的输出级电路的数量是不同的。例如，电路30H/L与三个输出级电路相关联，电路31H/L与两个输出级电路相关联，并且电路32H/L与一个输出级电路相关联。在这种情况下，电路30H/L中的输出阻抗校准电路50至53中的每个驱动三个输出级电路的调节MOS晶体管，电路31H/L中的输出阻抗校准电路50至53中的每个驱动两个输出级电路的调节MOS晶体管，并且电路32H/L中的输出阻抗校准电路50至53中的每个驱动一个输出级电路的调节MOS晶体管。因此，可以在上拉操作中将输出阻抗选择为带有期望的驱动器强度的精确阻抗。此外，速度模式信号Hs和转变速率选择信号SR也被共同提供给输出阻抗校准电路50至53。
下拉数据DATAd被提供给下拉电路22和预增强电路24。下拉电路22在下拉操作中被激活，即，当从数据端子15输出低电平读取数据DQ时。如图3B所示，下拉电路22包括属于高速路径的三个下拉驱动器电路40H至42H和属于低速路径的三个下拉驱动器电路40L至42L。基于输入到驱动器电路38的速度模式信号Hs来选择是使用高速路径还是低速路径。在选择高速路径的情况下，基于驱动器强度选择信号DS选择下拉驱动器电路40H至42H中的一或两个或更多个。在选择低速路径的情况下，基于驱动器强度选择信号DS选择下拉驱动器电路40L至42L中的一或两个或更多个。下拉驱动器电路40H至42H的驱动器大小可以彼此不同。类似地，下拉驱动器电路40L至42L的驱动器大小可以彼此不同。下拉驱动器电路40H至42H和40L至42L中的每个包括输出阻抗校准电路60至63。这些输出阻抗校准电路以将每个输出级电路的阻抗校准到期望的值的方式基于阻抗选择信号ZQ均等地并且选择性地驱动包括在具有彼此相等的阻抗的多个输出级电路中的调节MOS晶体管。在下拉驱动器电路40H/L至42H/L中，相关联的输出级电路的数量是不同的。例如，电路40H/L与三个输出级电路相关联，电路41H/L与两个输出级电路相关联，并且电路42H/L与一个输出级电路相关联。在这种情况下，电路40H/L中的输出阻抗校准电路60至63中的每个驱动三个输出级电路的调节MOS晶体管，电路41H/L中的输出阻抗校准电路60至63中的每个驱动两个输出级电路的调节MOS晶体管，并且电路42H/L中的输出阻抗校准电路60至63中的每个驱动一个输出级电路的调节MOS晶体管。因此，可以在下拉操作中将输出阻抗选择为带有期望的驱动器强度的精确阻抗。此外，速度模式信号Hs和转变速率选择信号SR也被共同提供给输出阻抗校准电路60至63。
预增强电路23和24中的每个仅在数据转变期间暂时地降低其输出电阻，从而补偿由在高频操作中生成的趋肤效应和介电损耗造成的损耗。因此，即使在高频操作中，也可以允许利用适当的转变速率发生数据转变，并且在稳定状态下利用设定的电阻驱动数据端子15。
当读取数据DQ变化为低电平时，预增强电路24被激活，从而使得读取数据DQ的下降沿陡峭。如图4A所示，预增强电路24包括预增强定时控制电路80、属于高速路径的下拉驱动器电路43H和44H以及属于低速路径的下拉驱动器电路43L。下拉驱动器电路43H和43L中的每个包括由预增强操作开始信号/PEmpStr所选择的三个驱动器电路64至66。
当读取数据DQ变化为高电平时，预增强电路23被激活，从而使得读取数据DQ的上升沿陡峭。如图4B所示，预增强电路23包括预增强定时控制电路70、属于高速路径的上拉驱动器电路33H和34H以及属于低速路径的上拉驱动器电路33L。上拉驱动器电路33H和33L中的每个包括由预增强操作开始信号/PEmpStr所选择的三个驱动器电路54至56。
虽然图2的示例I/O电路包括预增强电路23和预增强电路24，但是在本公开的一些实施例中，I/O电路13包括一个预增强电路，例如，上拉预增强电路或下拉预增强电路。
图5是用于解释上拉数据DATAu和下拉数据DATAd的流程的示意图。如图5所示，上拉数据DATAu经由高速路径80或低速路径81提供给输出晶体管71的栅极电极。在扇出中高速路径80小于低速路径81。输出晶体管71是N沟道MOS晶体管。基于速度模式信号来选择是使用高速路径80还是低速路径81。高速路径80和低速路径81的输出经由复用器91提供给输出晶体管71的栅极电极。下拉数据DATAd经由高速路径82或低速路径83提供给输出晶体管72的栅极电极。在扇出中高速路径82小于低速路径83。输出晶体管72是N沟道MOS晶体管。基于速度模式信号来选择是使用高速路径82还是低速路径83。高速路径82和低速路径83的输出经由复用器92提供给输出晶体管72的栅极电极。如图5所示，高速路径80和82两者包括被布置成六级的栅极电路，而低速路径81和83两者包括被布置成四级的栅极电路。
在速度模式信号指示高速模式的情况下，高速路径80和82在读取操作中被激活，并且高速路径82中的ODT路径82T在目标ODT操作中被激活。另一方面，在速度模式信号指示低速模式的情况下，低速路径81和83在读取操作中被激活，并且低速路径83中的ODT路径83T在目标ODT操作中被激活。当目标ODT使能信号Te被激活时，选择目标ODT路径82T和83T。目标ODT使能信号Te在写入操作中被激活。当目标ODT使能信号Te被激活时，上拉侧路径80和81和下拉侧路径82和83的除了目标ODT路径82T和83T之外的一部分未激活。
切换晶体管70、输出晶体管71和输出晶体管72在高电位侧功率线和低电位侧功率线之间彼此串联连接。切换晶体管70是其中栅极绝缘膜形成得较厚的N沟道MOS晶体管，并且复位信号/SCr被提供给其栅极电极。复位信号/SCr是在读取操作中变成低电平的复位信号SCr的反相信号。数据端子15连接到在输出晶体管71和输出晶体管72之间的连接点。在图5和随后的附图中，其中与它的栅极电极相对的直线是利用粗线表示的晶体管是其中它的栅极绝缘膜形成得较厚的晶体管。
图6A是预增强电路24的电路图。预增强电路24包括两个三态缓冲电路200和210。三态缓冲电路200和210的输出节点共同连接到输出晶体管72B的栅极电极。也就是说，三态缓冲电路200和210的输出节点以有线的或连接的方式连接，并且配置图5中所示的复用器92。输出晶体管72B是包括在预增强电路24中的、图5中所示的输出晶体管72中的一个。
三态缓冲电路200属于高速路径82，并且包括在高电位侧功率线和低电位侧功率线之间彼此串联连接的晶体管201至205。晶体管201和205是N沟道MOS晶体管，这些晶体管中的每个具有形成得较厚的栅极绝缘膜，并且控制信号/SCw*Hs被提供给其栅极电极。预增强操作开始信号/PEmpStr输入到晶体管202的栅极电极。晶体管203是接收在前一级中的、包括在逻辑电路250中的NAND门电路251的输出的P沟道MOS晶体管。晶体管204是接收在前一级中的、包括在逻辑电路250中的NOR门电路252的输出的N沟道MOS晶体管。晶体管202至204分别具有降低的阈值，并且因此可以执行高速切换。
下拉数据DATAd被提供给预增强定时控制电路220。预增强定时控制电路220还接收下拉预增强使能信号PEmpEnPd。下拉预增强使能信号PEmpEnPd选择是否在读取数据DQ下降时执行预增强操作。因此，在下拉预增强使能信号PEmpEnPd在高电平下是激活的情况下，基于下拉数据DATAd从预增强定时控制电路220生成定时控制信号DDFd。
定时控制信号DDFd和下拉数据DATAd经由包括在高速路径82中的逻辑电路230和240以及逻辑电路250输入到三态缓冲电路200。逻辑电路230接收定时控制信号DDFd和下拉数据DATAd，并且基于定时控制信号DDFd和下拉数据DATAd提供预增强控制信号1ShotPd_Hs。预增强控制信号1ShotPd_Hs被提供给逻辑电路240。逻辑电路240包括以级联连接方式彼此连接的反相器电路241和242、复位高速路径82的晶体管243和244以及激活反相器电路241和242的晶体管245和246。控制信号/RSr*Hs被提供给晶体管243和245的栅极电极。控制信号/SCw*Hs被提供给晶体管244和246的栅极电极。
逻辑电路250包括NAND门电路251、NOR门电路252、将晶体管203的栅极电极固定为处于高电平的晶体管253、将晶体管204的栅极电极固定为处于低电平的晶体管254、激活NAND门电路251的晶体管255以及激活NOR门电路252的晶体管256和257。逻辑电路240的输出信号和高电平固定信号被输入到NAND门电路251。逻辑电路240的输出信号和控制信号/(/SCw*Hs)被输入到NOR门电路252。控制信号/SCw*Hs被提供给晶体管253和255至257的栅极电极。控制信号/SCw*Hs的反相信号/(/SCw*Hs)被提供给晶体管254的栅极电极。
利用这种配置，在速度模式信号Hs指示高速模式的情况下，当下拉数据DATAd在读取操作中变化为高电平时，晶体管203被暂时地导通。因此，输出晶体管72B被暂时地导通，使得下拉状态下的预增强操作被执行。另一方面，在速度模式信号Hs指示低速模式的情况下，三态缓冲电路200的输出节点被放置在高阻抗状态中。
三态缓冲电路210属于低速路径83，并且包括在高电位侧功率线和低电位侧功率线之间彼此串联连接的晶体管211至215。三态缓冲电路210具有与三态缓冲电路200相同的电路配置。除了将速度模式信号Hs反相之外，与那些被输入到晶体管201、202和205的栅极电极的信号相同的信号被输入到晶体管211、212和215的栅极电极。
定时控制信号DDFd和下拉数据DATAd经由包括在低速路径83中的逻辑电路260和270输入到三态缓冲电路210。逻辑电路260接收定时控制信号DDFd和下拉数据DATAd，并且基于定时控制信号DDFd和下拉数据DATAd提供预增强控制信号1ShotPd_Ls。预增强控制信号1ShotPd_Ls被提供给逻辑电路270。逻辑电路270包括NAND门电路271、NOR门电路272、将晶体管213的栅极电极固定为处于高电平的晶体管273、将晶体管214的栅极电极固定为处于低电平的晶体管274、激活NAND门电路271的晶体管275以及激活NOR门电路272的晶体管276和277。逻辑电路260的预增强控制信号1ShotPd_Ls和高电平固定信号被输入到NAND门电路271。逻辑电路260的预增强控制信号1ShotPd_Ls和控制信号/(/SCw*/Hs)被输入到NOR门电路272。控制信号/SCw*/Hs被提供给晶体管273和275至277的栅极电极。控制信号/SCw*/Hs的反相信号/(/SCw*/Hs)被提供给晶体管274的栅极电极。
利用这种配置，在速度模式信号Hs指示低速模式的情况下，当下拉数据DATAd在读取操作中变化为高电平时，晶体管213被暂时地导通。因此，输出晶体管72B被暂时地导通，使得下拉状态下的预增强操作被执行。另一方面，在速度模式信号Hs指示高速模式的情况下，三态缓冲电路210的输出节点被放置在高阻抗状态中。
进一步，预增强电路24包括将输出晶体管72B的栅极电极复位到低电平的N沟道MOS晶体管291至294。控制信号/PwUp、SCw和/PEmpStr以及控制信号/SCw分别被提供给晶体管291至294的栅极电极。晶体管291、292和294是N沟道MOS晶体管，这些晶体管中的每个具有形成得较厚的栅极绝缘膜。进一步，输入到晶体管291的控制信号/PwUp的幅值不是升压电位VCCP而是外部功率电位VDD1。同时，控制信号SCw和/SCw的幅值为VCCP，并且控制信号/PEmpStr的幅值为VDD2。
在预增强电路24中，并联提供驱动器电路64至66。
图6B是预增强电路23的电路图。预增强电路23包括两个三态缓冲电路400和410。三态缓冲电路400和410的输出节点共同连接到输出晶体管71B的栅极电极。也就是说，三态缓冲电路400和410的输出节点以有线的或连接的方式连接，并且配置图5中所示的复用器91。输出晶体管71B是包括在预增强电路23中的、图5中所示的输出晶体管71中的一个。
三态缓冲电路400属于高速路径80，并且包括在高电位侧功率线和低电位侧功率线之间彼此串联连接的晶体管401至405。晶体管401和405是N沟道MOS晶体管，这些晶体管中的每个具有形成得较厚的栅极绝缘膜，并且控制信号/SCr*Hs被提供给其栅极电极。预增强操作开始信号/PEmpStr输入到晶体管402的栅极电极。晶体管403是接收在前一级中的、包括在逻辑电路450中的NAND门电路451的输出的P沟道MOS晶体管。晶体管404是接收在前一级中的、包括在逻辑电路450中的NOR门电路452的输出的N沟道MOS晶体管。晶体管402至404分别具有降低的阈值电压，并且因此可以执行高速切换。
上拉数据DATAu被提供给预增强定时控制电路420。预增强定时控制电路420还接收上拉预增强使能信号PEmpEnPu。上拉预增强使能信号PEmpEnPu选择是否在读取数据DQ上升时执行预增强操作。因此，在上拉预增强使能信号PEmpEnPu在高电平下是激活的情况下，基于下拉数据DATAu从预增强定时控制电路420生成定时控制信号DDFu。
定时控制信号DDFu和上拉数据DATAu经由包括在高速路径80中的逻辑电路430和440以及逻辑电路450输入到三态缓冲电路400。逻辑电路430接收定时控制信号DDFu和上拉数据DATAu，并且基于定时控制信号DDFu和上拉数据DATAu提供预增强控制信号1ShotPu_Hs。预增强控制信号1ShotPu_Hs被提供给逻辑电路440。逻辑电路440包括以级联连接方式彼此连接的反相器电路441和442、复位高速路径80的晶体管443和444以及激活反相器电路441和442的晶体管445和446。控制信号/RSr*Hs被提供给晶体管443和445的栅极电极。控制信号/SCr*Hs被提供给晶体管444和446的栅极电极。
逻辑电路450包括NAND门电路451、NOR门电路452、将晶体管403的栅极电极固定为处于高电平的晶体管453、将晶体管404的栅极电极固定为处于低电平的晶体管454、激活NAND门电路451的晶体管455以及激活NOR门电路452的晶体管456和457。逻辑电路440的输出信号和高电平固定信号被输入到NAND门电路451。逻辑电路440的输出信号和控制信号/(/SCr*Hs)被输入到NOR门电路452。控制信号/SCr*Hs被提供给晶体管453和455至457的栅极电极。控制信号/SCr*Hs的反相信号/(/SCr*Hs)被提供给晶体管454的栅极电极。低于升压电位VCCP的功率电位VDD2被用于在逻辑电路430和440中使用的控制信号/SCr*Hs，而升压电位VCCP被用于在逻辑电路450和用于驱动厚膜晶体管的后续电路中使用的控制信号/SCr*/Hs。
利用这种配置，在速度模式信号Hs指示高速模式的情况下，当上拉数据DATAu在读取操作中变化为高电平时，晶体管403被暂时地导通。因此，输出晶体管71B被暂时地导通，使得上拉状态下的预增强操作被执行。另一方面，在速度模式信号Hs指示低速模式的情况下，三态缓冲电路400的输出节点被放置在高阻抗状态中。
三态缓冲电路410属于低速路径81，并且包括在高电位侧功率线和低电位侧功率线之间彼此串联连接的晶体管411至415。三态缓冲电路410具有与三态缓冲电路400相同的电路配置。除了将速度模式信号Hs反相之外，与那些被输入到晶体管401、402和405的栅极电极的信号相同的信号被输入到晶体管411、412和415的栅极电极。
定时控制信号DDFu和上拉数据DATAu经由包括在低速路径81中的逻辑电路460和470输入到三态缓冲电路410。逻辑电路460接收定时控制信号DDFu和上拉数据DATAu，并且基于定时控制信号DDFu和上拉数据DATAu提供预增强控制信号1ShotPu_Ls。预增强控制信号1ShotPu_Ls被提供给逻辑电路470。逻辑电路470包括NAND门电路471、NOR门电路472、将晶体管413的栅极电极固定为处于高电平的晶体管473、将晶体管414的栅极电极固定为处于低电平的晶体管474、激活NAND门电路471的晶体管475以及激活NOR门电路472的晶体管476和477。逻辑电路460的预增强控制信号1ShotPu_Ls和高电平固定信号被输入到NAND门电路471。逻辑电路460的预增强控制信号1ShotPu_Ls和控制信号/(/SCr*/Hs)被输入到NOR门电路472。控制信号/SCr*/Hs被提供给晶体管473和475至477的栅极电极。控制信号/SCr*/Hs的反相信号/(/SCr*/Hs)被提供给晶体管474的栅极电极。
利用这种配置，在速度模式信号Hs指示低速模式的情况下，当上拉数据DATAu在读取操作中变化为高电平时，晶体管413被暂时地导通。因此，输出晶体管71B被暂时地导通，使得上拉状态下的预增强操作被执行。另一方面，在速度模式信号Hs指示高速模式的情况下，三态缓冲电路410的输出节点被放置在高阻抗状态中。
进一步，预增强电路23包括将输出晶体管71B的栅极电极复位到低电平的N沟道MOS晶体管491至494。控制信号/PwUp、SCr、/PEmpStr和/SCr分别被提供给晶体管491至494的栅极电极。晶体管491、492和494是N沟道MOS晶体管，这些晶体管中的每个具有形成得较厚的栅极绝缘膜。进一步，输入到晶体管491的控制信号/PwUp的幅值不是升压电位VCCP而是外部功率电位VDD1。同时，控制信号SCr、/PEmpStr和/SCr的幅值为VCCP。
图7是预增强定时控制电路120以及逻辑电路130和140的示意图。预增强定时控制电路120可以被用于控制由预增强电路提供预增强的定时。逻辑电路130和140提供具有如由预增强定时控制电路120控制的定时的相应预增强控制信号1shotPX_Hs和1shotPX_Ls。预增强控制信号1shotPX_Hs可以由逻辑电路130提供给用于数据的高速路径，并且预增强控制信号1shotPX_Ls可以由逻辑电路140提供给用于数据的低速路径。
预增强定时控制电路120包括：接收数据激活信号DATAX和预增强使能信号PEmpEnPX的NAND门电路121；接收所述NAND门电路121的输出信号和预增强使能信号PEmpEnPX的NAND门电路122；作为NAND门电路122的后续级的、以级联连接方式连接的反相器电路123，其中反相器电路123的数量是奇数；以及向NAND门电路121和122以及反相器电路123提供功率的N沟道MOS晶体管124。复位信号/SCr被提供给晶体管124的栅极电极。预增强使能信号PEmpEnPX选择是否在读取数据DQ的转变处执行预增强操作。因此，在预增强使能信号PEmpEnPX在高电平下是激活的情况下，基于数据激活信号DATAX从预增强定时控制电路120生成定时控制信号DDFX。
逻辑电路130可以包括在用于数据的高速路径中。逻辑电路130包括接收定时控制信号DDFX和数据激活信号DATAX的NAND门电路131、反相器电路132、复位高速路径的晶体管133和134、以及激活NAND门电路131和反相器电路132的晶体管135和136。控制信号/RSr*Hs被提供给晶体管133和135的栅极电极。控制信号/SCr*Hs被提供给晶体管134和136的栅极电极。
逻辑电路140可以包括在用于数据的低速路径中。逻辑电路140包括接收定时控制信号DDFX和数据激活信号DATAX的NAND门电路141、反相器电路142、复位低速路径的晶体管143和144、以及激活NAND门电路141和反相器电路142的晶体管145和146。控制信号/RSr*/Hs被提供给晶体管143和145的栅极电极。控制信号/SCr*/Hs被提供给晶体管144和146的栅极电极。
上拉数据路径可以包括相应的预增强定时控制电路120以及逻辑电路130和140，并且下拉数据路径也可以包括相应的预增强定时控制电路120以及逻辑电路130和140。
将参考图8描述预增强定时控制电路120以及逻辑电路130和140的操作。图8是在图7的预增强定时控制电路120以及逻辑电路130和140的操作期间的各种信号的定时图。图8示出了三个单元间隔UI(例如，三个数据位：1、0和1)的上拉数据激活信号DATAu和下拉数据激活信号DATAd、定时控制信号DDFu和DDFd、以及预增强控制信号1shotPu_Y和1shotPd_Y。上拉数据激活信号DATAu、定时控制信号DDFu以及预增强控制信号1shotPu_Y与上拉数据路径相关，并且下拉数据激活信号DATAd、定时控制信号DDFd以及预增强控制信号1shotPd_Y与下拉数据路径相关。还示出了输出数据信号DQ，以示出由上拉数据激活信号DATAu和下拉数据激活信号DATAd产生的预增强操作的效果。
在时间T0，上拉数据激活信号DATAu变化为高逻辑电平(并且下拉数据激活信号DATAd变化为低逻辑电平)。结果，预增强控制信号1shotPu_Y变化为高逻辑电平，并且输出数据信号DQ随着预增强被驱动到高逻辑电平，在预增强期间，所述高逻辑电平是预增强高逻辑电压(例如，泵送的高电压)。在时间T1，定时控制信号DDFu基于上拉数据激活信号DATAu的上升沿变化为低逻辑电平，并且定时控制信号DDFd基于下拉数据激活信号DATAd的下降沿变化为高逻辑电平。低逻辑电平定时控制信号DDFu导致预增强控制信号1shotPu_Y变化为低逻辑电平。结果，不再对输出数据信号DQ应用预增强，并且输出数据信号从预增强高逻辑电压变化为标称高逻辑电平电压。
在时间T2，上拉数据激活信号DATAu变化为低逻辑电平(并且下拉数据激活信号DATAd变化为高逻辑电平)。结果，预增强控制信号1shotPd_Y变化为高逻辑电平，并且输出数据信号DQ随着预增强被驱动到低逻辑电平，在预增强期间，所述低逻辑电平是预增强低逻辑电压(例如，泵送的低电压)。在时间T3，定时控制信号DDFd基于下拉数据激活信号DATAd的上升沿变化为低逻辑电平，并且定时控制信号DDFu基于上拉数据激活信号DATAu的下降沿变化为高逻辑电平。低逻辑电平定时控制信号DDFd导致预增强控制信号1shotPd_Y变化为低逻辑电平。结果，不再对输出数据信号DQ应用预增强，并且输出数据信号从预增强低逻辑电压变化为标称低逻辑电平电压。
在时间T4，上拉数据激活信号DATAu再次变化为高逻辑电平(并且下拉数据激活信号DATAd变化为低逻辑电平)。定时控制信号DDFu和DDFd以及预增强控制信号1shotPu_Y如前所述在时间T0和T1之间变化。结果，如前所述，在时间T0和T1之间也应用预增强。类似地，在时间T6，上拉数据激活信号DATAu再次变化为低逻辑电平(并且下拉数据激活信号DATAd变化为高逻辑电平)。定时控制信号DDFu和DDFd以及预增强控制信号1shotPd_Y如前所述在时间T2和T3之间变化。结果，如前所述，在时间T2和T3之间也应用预增强。
如通过图8的示例操作所示，当上拉(和下拉)数据激活信号DATAu和DATAd改变逻辑电平时，预增强被应用于UI的一部分，从而指示输出数据信号DQ将要改变。
图9是预增强定时控制电路120A以及逻辑电路130和140的框图。预增强定时控制电路120A可以被用于控制由预增强电路提供预增强的定时。逻辑电路130和140如前面参考图7所述。如前面参考图7所述，逻辑电路130和140提供相应的预增强控制信号1shotPX_Hs和1shotPX_Ls。预增强控制信号1shotPX_Hs可以由逻辑电路130提供给用于数据的高速路径，并且预增强控制信号1shotPX_Ls可以由逻辑电路140提供给用于数据的低速路径。预增强控制信号1shotPX_Hs和1shotPX_Ls的定时由图9中的预增强定时控制电路120A控制。
预增强定时控制电路120A类似于前面参考图7描述的预增强定时控制电路120。然而，预增强定时控制电路120A包括作为NAND门电路122的后续级的、通过开关125和126以级联方式连接的反相器123A。与图7的反相器123相比，开关125和126可以被用于演示改变定时控制信号DDFX的定时对预增强应用的影响。在图9的示例中，开关125和126耦合三个反相器123A，以提供三个延迟的反相器。在图9的示例中，通过三个反相器123A的所得延迟可能相对大于图7的反相器123的延迟。如将在下面更详细地描述的，相对较大的延迟导致预增强控制信号1shotPX_Hs和1shotPX_Ls的定时改变，使得预增强可能被错误地应用到输出数据信号DQ。
将参考图10描述反相器123A的相对较大的延迟和预增强控制信号1shotPX_Hs和1shotPX_Ls的改变的定时。图10是在图9的预增强定时控制电路120A以及逻辑电路130和140的操作期间的各种信号的定时图。图10示出了三个单元间隔(例如，三个数据位，1、0和1)的上拉数据激活信号DATAu和下拉数据激活信号DATAd、定时控制信号DDFu和DDFd、以及预增强控制信号1shotPu_Y和1shotPd_Y。
在时间T0，上拉数据激活信号DATAu变化为高逻辑电平(并且下拉数据激活信号DATAd变化为低逻辑电平)。结果，预增强控制信号1shotPu_Y变化为高逻辑电平，并且输出数据信号DQ随着预增强被驱动到高逻辑电平，在预增强期间，所述高逻辑电平是预增强高逻辑电压(例如，泵送的高电压)。
在时间T1，定时控制信号DDFu基于上拉数据激活信号DATAu的上升沿变化为低逻辑电平，并且定时控制信号DDFd基于下拉激活信号DATAd的下降沿变化为高逻辑电平。与图8的示例相反，反相器123A的较大延迟导致定时控制信号DDFu和DDFd变化相对较晚，例如在上拉数据激活信号DATAu的下降沿之后(以及在下拉数据激活信号DATAd的上升沿之后)。结果，预增强控制信号1shotPu_Y保持高电平，直到当上拉激活信号变化为低逻辑电平时的时间T2，并且输出数据信号DQ在整个UI保持处于预增强高逻辑电压。
附加地，在时间T1定时控制信号DDFd的相对较晚的上升沿导致预增强控制信号1shotPd_Y的相对较晚的上升沿，由于延迟的预增强控制信号1shotPd_Y，这导致预增强的较晚应用。如图10所示，预增强的较晚应用导致输出数据信号DQ从时间T2的预增强高逻辑电压到预增强低逻辑电压的较慢转变。
定时控制信号DDFu和DDFd的相对较晚的上升沿在时间T3和T5再次出现，这再次导致延迟的预增强控制信号1shotPu_Y和1shotPd_Y以及预增强的较晚应用。在预增强应用较晚的情况下，与应用正确定时的预增强相比，输出数据信号DQ的转变相对较慢。
图11中再次示出了预增强定时控制电路120A以及逻辑电路130和140。然而，开关125和126被用于旁通两个反相器，以提供一个反相器的延迟。通过一个反相器的所得延迟相对比前面参考图7描述的三个反相器的延迟更短。结果，虽然预增强的应用定时是正确的，但是相对于图8的示例，预增强的持续时间更短。在图12中示出了相对较短的预增强。图12是在图11的预增强定时控制电路120A以及逻辑电路130和140的操作期间的各种信号的定时图。
在时间T0，上拉数据激活信号DATAu变化为高逻辑电平(并且下拉数据激活信号DATAd变化为低逻辑电平)。结果，预增强控制信号1shotPu_Y变化为高逻辑电平，并且输出数据信号DQ随着预增强被驱动到高逻辑电平，在预增强期间，所述高逻辑电平是预增强高逻辑电压(即，高泵送电压)。在时间T1，定时控制信号DDFu基于上拉数据激活信号DATAu的上升沿变化为低逻辑电平，并且定时控制信号DDFd基于下拉数据激活信号DATAd的下降沿变化为高逻辑电平。与图8中所示的定时相比，在上拉数据激活信号DATAu和下拉数据激活信号DATAd变化之后，定时控制信号DDFu变化为低逻辑电平，并且定时控制信号DDFd更快地变化为高逻辑电平。
在时间T1，低逻辑电平定时控制信号DDFu导致预增强控制信号1shotPu_Y变化为低逻辑电平。较早的低逻辑电平定时控制信号DDFu和所得的低逻辑电平1shotPu_Y导致预增强在时间T1相对较早地结束。当预增强被及时应用以相对快速地将输出数据信号DQ转变到预增强逻辑高电压时，预增强的持续时间相对较短。预增强的较短持续时间可能不足以提供期望的有益结果。
输出数据信号DQ在时间T2转变到预增强逻辑低电平，并且预增强的相对较短的持续时间同样可以在时间T3从较早的定时控制信号DDFd发生，这是由于反相器123A中的一个反相器的较短延迟。
图13是根据本公开实施例的预增强定时控制电路520以及逻辑电路130和140的框图。预增强定时控制电路520可以被用于控制由预增强电路提供预增强的定时。如前所述，逻辑电路130和140提供具有如由预增强定时控制电路520控制的定时的相应预增强控制信号1shotPX_Hs和1shotPX_Ls。预增强控制信号1shotPX_Hs可以由逻辑电路130提供给用于数据的高速路径，并且预增强控制信号1shotPX_Ls可以由逻辑电路140提供给用于数据的低速路径。在本公开的一些实施例中，预增强定时控制电路520可以包括在预增强定时控制电路220和/或420中。逻辑电路130可以包括在逻辑电路230和/或430中，并且逻辑电路140可以包括在逻辑电路260和/或460中。在本公开的一些实施例中，预增强定时控制电路520可以包括在预增强电路23和/或24中。
预增强定时控制电路520包括NAND门电路521-524和反相器电路525。NAND门电路521接收数据激活信号DATAX和预增强使能信号PEmpEnPX，并且向在第二输入处也接收高逻辑电平电压的NAND门电路522的第一输入提供输出信号。NAND门电路523接收数据激活信号DATAX和NAND门电路522的输出信号，并且向也接收预增强使能信号PEmpEnPX的NAND门524提供输出信号。NAND门电路524向提供定时控制信号DDFX的反相器525提供输出信号。当被激活时，接收复位信号/SCr的晶体管526复位NAND门电路522-524和反相器525。
将参考图14描述预增强定时控制电路520以及逻辑电路130和140的操作。图14是根据本公开实施例的在预增强定时控制电路520以及逻辑电路130和140的操作期间的各种信号的定时图。图14示出了三个单元间隔(例如，三个数据位，1、0和1)的上拉数据激活信号DATAu和下拉数据激活信号DATAd、定时控制信号DDFu和DDFd、以及预增强控制信号1shotPu_Y和1shotPd_Y(其中Y是用于高速数据路径的Hs，并且Y是用于低速数据路径的Ls)。在图14的示例中，控制信号/SCr是高逻辑电平，以向NAND门电路521-524和反相器525提供功率。附加地，控制信号/RSr*Hs和/SCr*Hs是高逻辑电平，以激活用于高速路径的逻辑电路130，或者控制信号/RSr*/Hs和/SCr*/Hs是高逻辑电平，以激活用于低速路径的逻辑电路140。
定时控制信号DDFu可以由接收上拉数据激活信号DATAu和预增强使能信号PEmpEnPu(未示出)的第一预增强定时控制电路520提供，并且预增强控制信号1shotPu_Y由接收定时控制信号DDFu和上拉数据激活信号DATAu的逻辑电路130和/或140提供。定时控制信号DDFd可以由接收下拉数据激活信号DATAd和预增强使能信号PEmpEnPd(未示出)的第二预增强定时控制电路520提供，并且预增强控制信号1shotPd_Y由接收定时控制信号DDFd和下拉数据激活信号DATAd的逻辑电路130和/或140提供。
在时间T0，上拉数据激活信号DATAu变化为高逻辑电平。结果，预增强控制信号1shotPu_Y变化为高逻辑电平，并且输出数据信号DQ随着预增强而变化为高逻辑电平。随着预增强控制信号1shotPu_Y处于高逻辑电平，应用高逻辑电平预增强，并且输出数据信号DQ的高逻辑电平被驱动到预增强高逻辑电压(例如，泵送的高电压)。同样在时间T0，下拉数据激活信号DATAd变化为低逻辑电平，所述低逻辑电平通过NAND逻辑电路523和524以及第二预增强定时控制电路520的反相器电路525传播，以在时间T1提供高逻辑电平定时控制信号DDFd。
在时间T2，上拉数据激活信号DATAu变化为低逻辑电平。结果，预增强控制信号1shotPu_Y变化为低逻辑电平，这导致不再应用高逻辑电平预增强。同样在时间T2，下拉数据激活信号DATAd变化为高逻辑电平。结果，预增强控制信号1shotPd_Y变化为高逻辑电平，并且输出数据信号DQ随着预增强而变化为低逻辑电平。随着预增强控制信号1shotPd_Y处于高逻辑电平，应用低逻辑电平预增强，并且输出数据信号DQ的低逻辑电平被驱动到预增强低逻辑电压(例如，泵送的低电压)。
在时间T3，定时控制信号DDFu变化为低逻辑电平，这是由以下原因导致的：从时间T0开始的上拉数据激活信号DATAu的上升沿已经传播通过第一预增强定时控制电路520的NAND逻辑电路521-524和反相器电路525。实际上，在时间T0上拉数据激活信号的上升转变被延迟以在时间T3被提供作为定时控制信号DDFu的下降转变。由预增强定时控制电路520提供给上拉数据激活信号的延迟大于一个UI。
在时间T4，定时控制信号DDFu变化为高逻辑电平，这是由以下原因导致的：从时间T2开始的上拉数据激活信号DATAu的下降沿已经传播通过第二预增强定时控制电路520的NAND逻辑电路523和524以及反相器电路525。实际上，在时间T2上拉数据激活信号的下降转变被延迟以在时间T4被提供作为定时控制信号DDFu的上升转变。由预增强定时控制电路520提供给上拉数据激活信号的延迟小于用于上拉数据激活信号DATAu的上升转变的延迟(例如，时间T0和T3之间的延迟)。作为用于上拉数据激活信号DATAu的上升和下降转变的延迟的结果，如果数据在两个或更多个UI上相同(例如，DATAu保持不变持续大于一个UI)，则预增强可以被提供为比一个UI长，但是如果数据在一个UI之后变化，则在大于一个UI上禁用预增强。
在时间T5，上拉数据激活信号DATAu变化为高逻辑电平。结果，预增强控制信号1shotPu_Y变化为高逻辑电平，并且输出数据信号DQ随着预增强而变化为高逻辑电平。随着预增强控制信号1shotPu_Y处于高逻辑电平，应用高逻辑电平预增强，并且输出数据信号DQ的高逻辑电平被驱动到预增强高逻辑电压(例如，高泵送电压)。同样在时间T5，下拉数据激活信号DATAd变化为低逻辑电平。结果，预增强控制信号1shotPd_Y变化为低逻辑电平，这导致不再应用低逻辑电平预增强。
在时间T6，定时控制信号DDFd变化为低逻辑电平，这是由以下原因导致的：从时间T2开始的下拉数据激活信号DATAd的上升沿已经传播通过第二预增强定时控制电路520的NAND逻辑电路521-524和反相器电路525。实际上，在时间T2下拉数据激活信号的上升转变被延迟以在时间T6被提供作为定时控制信号DDFd的下降转变。由预增强定时控制电路520提供给上拉数据激活信号的延迟大于一个UI。
在时间T7，定时控制信号DDFd变化为高逻辑电平，这是由以下原因导致的：从时间T5开始的上拉数据激活信号DATAd的下降沿已经传播通过第二预增强定时控制电路520的NAND逻辑电路523和524以及反相器电路525。实际上，在时间T5下拉数据激活信号的下降转变被延迟以在时间T7被提供作为定时控制信号DDFd的上升转变。由预增强定时控制电路520提供给下拉数据激活信号的延迟小于用于下拉数据激活信号DATAd的上升转变的延迟(例如，时间T2和T6之间的延迟)。作为用于下拉数据激活信号DATAd的上升和下降转变的延迟的结果，如果数据在两个或更多个UI上相同(例如，DATAd保持不变持续大于一个UI)，则预增强可以被提供为比一个UI长，但是如果数据在一个UI之后变化，则在一个UI上禁用预增强。
上拉数据激活信号DATAu、定时控制信号DDFu、预增强控制信号1shotPu_Y和输出数据信号DQ在时间T8-T10的逻辑电平转变类似于相同信号在时间T2-T4的逻辑电平转变，如前所述。类似地，下拉数据激活信号DATAd、定时控制信号DDFd和预增强控制信号1shotPd_Y在时间T8-T10的逻辑电平转变类似于相同信号在时间T2-T4的逻辑电平转变。
附加地，在时间T11，定时控制信号DDFd变化为低逻辑电平，这是由以下原因导致的：从时间T8开始的下拉数据激活信号DATAd的上升沿已经传播通过第二预增强定时控制电路520的NAND逻辑电路521-524和反相器电路525。低逻辑电平定时控制信号DDFd导致预增强控制信号1shotPd_Y变化为低逻辑电平，这导致不再应用低逻辑电平预增强。
预增强定时控制电路520提供具有相对于数据激活信号DATAX的定时的定时控制信号DDFX，所述定时避免了前面描述的较晚和短持续时间预增强问题。例如，定时控制信号DDFX包括相对于数据激活信号DATAX的转变具有第一延迟的第一信号转变，并且进一步包括相对于数据激活信号DATAX的另一转变具有第二延迟的第二信号转变(与第一信号转变相对)。第一延迟不同于第二延迟。在一些实施例中，第一延迟大于第二延迟。例如，参考图14，在时间T3定时控制信号DDFu的下降转变相对于在时间T0上拉数据激活信号DATAu的上升转变具有第一延迟，并且在时间T4定时控制信号DDFu的上升转变相对于在时间T2上拉数据激活信号DATAd的下降转变具有第二延迟。第一延迟相对比第二延迟长。结果，数据激活信号DATAX的上升沿被相对较长地延迟以提供足够的脉冲宽度，而下降沿被相对较短地延迟以在下一个UI之前结束。
附加地，当用于确保脉冲宽度的延迟被设置为比UI长时，如果同一数据持续了两个或更多个UI(例如，DATAX保持不变持续大于一个UI)，则预增强定时控制电路520可以执行预增强持续得比一个UI长。但是，如果数据在一个UI之后变化或变化为高阻抗，则预增强将在一个UI上停止。因此，当数据持续两个或更多个UI没有变化时，可以提供预增强持续大于一个UI，但是如果数据在一个UI之后变化，则可以提供预增强持续一个UI。例如，如图14所示，从下拉数据激活信号DATAd变化为高逻辑电平(预增强控制信号1shotPd_Y也是如此)并且保持不变的时间T8到至少定时控制信号DDFd变化为低逻辑电平(预增强控制信号1shotPd_Y也是如此)的时间T11，这在时间T8之后大于一个UI。结果，当数据保持不变持续大于一个UI时，提供预增强持续大于一个UI(例如，从时间T8到时间T11)。
图15是根据本公开实施例的预增强定时控制电路620以及逻辑电路130和140的框图。预增强定时控制电路620可以被用于通过预增强电路来控制预增强的定时。如前所述，逻辑电路130和140提供具有如由预增强定时控制电路620控制的定时的相应预增强控制信号1shotPX_Hs和1shotPX_Ls。预增强控制信号1shotPX_Hs可以由逻辑电路130提供给用于数据的高速路径，并且预增强控制信号1shotPX_Ls可以由逻辑电路140提供给用于数据的低速路径。在本公开的一些实施例中，预增强定时控制电路620可以包括在预增强定时控制电路220和/或420中。逻辑电路130可以包括在逻辑电路230和/或430中，并且逻辑电路140可以包括在逻辑电路260和/或460中。在本公开的一些实施例中，预增强定时控制电路520可以包括在预增强电路23和/或24中。
预增强定时控制电路620包括NAND门电路621-623和反相器电路624和625。NAND门电路621接收数据激活信号DATAX和预增强使能信号PEmpEnPX，并且向在第二输入处也接收高逻辑电平电压的NAND门电路622的第一输入提供输出信号。反相器电路624接收NAND门电路622的输出信号，并且向反相器电路625提供输出信号。NAND门623接收数据激活信号DATAX和来自反相器电路625的输出信号，并且提供定时控制信号DDFX。当被激活时，接收复位信号/SCr的晶体管626复位NAND门电路622和623以及反相器电路624和625。
将参考图16描述预增强定时控制电路620以及逻辑电路130和140的操作。图16是根据本公开实施例的在预增强定时控制电路220以及逻辑电路130和140的操作期间的各种信号的定时图。图16示出了三个单元间隔(例如，三个数据位，1、0和1)的上拉激活信号DATAu和下拉激活信号DATAd、定时控制信号DDFu和DDFd、以及预增强控制信号1shotPu_Y和1shotPd_Y(其中Y是用于高速数据路径的Hs，并且Y是用于低速数据路径的Ls)。在图16的示例中，控制信号/SCr是高逻辑电平，以向NAND门电路621-623以及反相器624和625提供功率。附加地，控制信号/RSr*Hs和/SCr*Hs是高逻辑电平，以激活用于高速路径的逻辑电路130，或者控制信号/RSr*/Hs和/SCr*/Hs是高逻辑电平，以激活用于低速路径的逻辑电路140。
定时控制信号DDFu可以由接收上拉激活信号DATAu和预增强使能信号PEmpEnPu(未示出)的第一预增强定时控制电路620提供，并且预增强控制信号1shotPu_Y由接收上拉激活信号DATAu、定时控制信号DDFu和预增强使能信号PEmpEnPu的逻辑电路130和/或140提供。定时控制信号DDFd可以由接收下拉激活信号DATAd和预增强使能信号PEmpEnPd(未示出)的第二预增强定时控制电路620提供，并且预增强控制信号1shotPd_Y由接收下拉激活信号DATAd、定时控制信号DDFd和预增强使能信号PEmpEnPd的逻辑电路130和/或140提供。
在时间T0，上拉数据激活信号DATAu变化为高逻辑电平。结果，预增强控制信号1shotPu_Y变化为高逻辑电平，并且输出数据信号DQ随着预增强而变化为高逻辑电平。随着预增强控制信号1shotPu_Y处于高逻辑电平，应用高逻辑电平预增强，并且输出数据信号DQ的高逻辑电平被驱动到预增强高逻辑电压(例如，泵送的高电压)。同样在时间T0，下拉数据激活信号DATAd变化为低逻辑电平，所述低逻辑电平通过NAND逻辑电路623传播，以在时间T1提供高逻辑电平定时控制信号DDFd。
在时间T2，上拉数据激活信号DATAu变化为低逻辑电平。结果，预增强控制信号1shotPu_Y变化为低逻辑电平，这导致不再应用高逻辑电平预增强。同样在时间T2，下拉数据激活信号DATAd变化为高逻辑电平。结果，预增强控制信号1shotPd_Y变化为高逻辑电平，并且输出数据信号DQ随着预增强而变化为低逻辑电平。随着预增强控制信号1shotPd_Y处于高逻辑电平，应用低逻辑电平预增强，并且输出数据信号DQ的低逻辑电平被驱动到预增强低逻辑电压(例如，泵送的低电压)。
在时间T3，定时控制信号DDFu保持处于高逻辑电平，因为从时间T2开始的上拉数据激活信号DATAu的下降沿导致第一预增强定时控制电路620的NAND逻辑电路623提供高逻辑电平定时控制信号DDFu。
在时间T4，从时间T0开始的上拉数据激活信号DATAu的上升沿已经传播通过NAND逻辑电路621和622并且通过反相器电路624和625，以作为高逻辑电平提供给NAND逻辑电路623。随着从时间T2开始的低逻辑电平上拉数据激活信号DATAu和从反相器625输出的高逻辑电平(基于从时间T0开始的上拉数据激活信号DATAu的上升沿)，在时间T4定时控制信号DDFu保持处于高逻辑电平。实际上，在时间T0上拉数据激活信号的上升转变通过预增强定时控制电路520被延迟。提供给上拉数据激活信号的延迟大于一个UI。然而，在时间T2用于上拉数据激活信号DATAu的下降沿的延迟是相对较短的，并且导致定时控制信号DDFu在时间T3保持处于高逻辑电平，因为DATAu信号(从时间T0开始)的延迟的上升转变直到稍后(例如，时间T4)才通过。作为用于上拉数据激活信号DATAu的上升和下降转变的延迟的结果，如果数据在两个或更多个UI上相同(例如，DATAu保持不变持续大于一个UI)，则预增强可以被提供为比一个UI长，但是如果数据在一个UI之后变化，则在大于一个UI上禁用预增强。
在时间T5，上拉数据激活信号DATAu变化为高逻辑电平。结果，预增强控制信号1shotPu_Y变化为高逻辑电平，并且输出数据信号DQ随着预增强而变化为高逻辑电平。随着预增强控制信号1shotPu_Y处于高逻辑电平，应用高逻辑电平预增强，并且输出数据信号DQ的高逻辑电平被驱动到预增强高逻辑电压(例如，泵送的高电压)。同样在时间T5，下拉数据激活信号DATAd变化为低逻辑电平。结果，预增强控制信号1shotPd_Y变化为低逻辑电平，这导致不再应用低逻辑电平预增强。
在时间T6，定时控制信号DDFd保持处于高逻辑电平，因为从时间T5开始的下拉数据激活信号DATAd的下降沿导致第二预增强定时控制电路620的NAND逻辑电路623提供高逻辑电平定时控制信号DDFd。
在时间T7，从时间T2开始的下拉数据激活信号DATAd的上升沿已经传播通过NAND逻辑电路621和622并且通过第二预增强定时控制电路620的反相器电路624和625，以作为高逻辑电平提供给NAND逻辑电路623。随着从时间T5开始的低逻辑电平下拉数据激活信号DATAd和从第二预增强定时控制电路620的反相器625输出的高逻辑电平(基于从时间T2开始的下拉数据激活信号DATAd的上升沿)，在时间T7定时控制信号DDFd保持处于高逻辑电平。实际上，在时间T2下拉数据激活信号的上升转变通过预增强定时控制电路520被延迟。提供给下拉数据激活信号的延迟大于一个UI。然而，在时间T5用于下拉数据激活信号DATAd的下降沿的延迟是相对较短的，并且导致定时控制信号DDFd在时间T6保持处于高逻辑电平，因为DATAd信号(从时间T0开始)的延迟的上升转变直到稍后(例如，时间T7)才通过。作为用于下拉数据激活信号DATAd的上升和下降转变的延迟的结果，如果数据在两个或更多个UI上相同(例如，DATAd保持不变持续大于一个UI)，则预增强可以被提供为比一个UI长，但是如果数据在一个UI之后变化，则在大于一个UI上禁用预增强。
上拉数据激活信号DATAu、定时控制信号DDFu、预增强控制信号1shotPu_Y和输出数据信号DQ在时间T8-T10的逻辑电平转变类似于相同信号在时间T2-T4的逻辑电平转变，如前所述。类似地，下拉数据激活信号DATAd、定时控制信号DDFd和预增强控制信号1shotPd_Y在时间T8-T10的逻辑电平转变类似于相同信号在时间T2-T4的逻辑电平转变。
附加地，在时间T11，定时控制信号DDFd变化为低逻辑电平，这是由以下原因导致的：从时间T8开始的下拉数据激活信号DATAd的上升沿已经传播通过NAND逻辑电路621和622并且通过第二预增强定时控制电路620的反相器电路624和625，以作为高逻辑电平提供给NAND逻辑电路623。随着在时间T11的高逻辑电平下拉数据激活信号DATAd和从第二预增强定时控制电路620的反相器625输出的高逻辑电平(基于从时间T8开始的下拉数据激活信号DATAd的上升沿)，在时间T11定时控制信号DDFd变化为低逻辑电平。
预增强定时控制电路620提供具有相对于数据激活信号DATAX的定时的定时控制信号DDFX，所述定时避免了前面描述的较晚和短持续时间预增强问题。正如预增强定时控制电路520，定时控制信号DDFX包括相对于数据激活信号DATAX的转变处于第一延迟的第一信号转变，并且进一步包括相对于数据激活信号DATAX的另一转变处于第二延迟的第二信号转变(与第一信号转变相对)。第一延迟不同于第二延迟。在一些实施例中，第一延迟大于第二延迟。
与预增强定时控制电路520相比，预增强定时控制电路620的第二延迟更短。用于预增强定时控制电路620的第一延迟和第二延迟使得当第一延迟大于(1UI+第二延迟)时，定时控制信号DDFX不在高逻辑电平和低逻辑电平之间转变。也就是说，因为定时控制信号DDFX的第一信号转变(在第一延迟之后)被延迟直到定时控制信号DDFX的第二信号转变之后的时间，第二信号转变防止第一信号转变发生。
结果，单触发信号DDFX不转变，并且可以在数据激活信号变化每个UI时连续提供预增强，但是如果数据持续两个或更多个UI没有变化，则停止提供预增强(在大于一个UI之后)。例如，如图16所示，从下拉数据激活信号DATAd变化为高逻辑电平(预增强控制信号1shotPd_Y也是如此)并且保持不变的时间T8到至少定时控制信号DDFd变化为低逻辑电平(预增强控制信号1shotPd_Y也是如此)的时间T11，这在时间T8之后大于一个UI。结果，当数据保持不变持续大于一个UI时，提供预增强持续大于一个UI(例如，从时间T8到时间T11)。
从前述内容中，应当理解的是，尽管已出于说明目的在本文描述了本公开的特定实施例，但在不偏离本公开的精神和范围的情况下可作出各种修改。相应地，本公开的范围不应局限于本文描述的任何特定实施例。

Claims (20)

1.一种设备，包含：
上拉电路，所述上拉电路被配置为接收上拉数据激活信号，并且响应于激活的上拉数据激活信号将数据端子驱动到上拉电压；
下拉电路，所述下拉电路被配置为接收下拉激活信号，并且响应于激活的下拉数据激活信号将数据端子驱动到下拉电压；
上拉预增强电路，所述上拉预增强电路被配置为接收所述上拉数据激活信号，并且响应于所述激活的上拉数据激活信号提供上拉预增强，所述上拉预增强电路包括被配置为基于所述上拉数据激活信号提供定时控制信号的预增强定时控制电路，并且进一步包括上拉逻辑电路，所述上拉逻辑电路被配置为基于所述上拉数据激活信号和所述定时控制信号提供上拉预增强控制信号，以当所述上拉数据激活信号保持激活持续大于一个单位间隔时，来控制提供上拉预增强持续大于数据的一个单位间隔。
2.根据权利要求1所述的设备，其中所述上拉逻辑电路被进一步配置为提供所述上拉预增强控制信号，以当所述上拉数据激活信号在一个单位间隔变成未激活时，来控制提供所述上拉预增强持续数据的一个单位间隔。
3.根据权利要求1所述的设备，进一步包含下拉预增强电路，所述下拉预增强电路被配置为接收所述下拉数据激活信号，并且响应于所述激活的下拉数据激活信号提供下拉预增强，所述下拉预增强电路包括被配置为基于所述下拉数据激活信号提供下拉定时控制信号的下拉预增强定时控制电路，，并且进一步包括下拉逻辑电路，所述下拉逻辑电路被配置为提供下拉预增强控制信号，以当所述下拉数据激活信号保持激活持续大于一个单位间隔时，来控制提供下拉预增强持续大于数据的一个单位间隔。
4.根据权利要求1所述的设备，其中所述预增强定时控制电路包含：
第一NAND门电路，所述第一NAND门电路被配置为接收所述上拉数据激活信号和预增强使能信号，并且提供第一输出信号；
第二NAND门电路，所述第二NAND门电路被配置为接收所述第一输出信号和逻辑高电压，并且提供第二输出信号；
第三NAND门电路，所述第三NAND门电路被配置为接收所述第二输出信号和所述上拉数据激活信号，并且提供第三输出信号；
第四NAND门电路，所述第四NAND门电路被配置为接收所述第三输出信号和所述预增强使能信号，并且提供第四输出信号；以及
反相器，所述反相器被配置为接收所述第四输出信号，并且被配置为提供所述定时控制信号。
5.根据权利要求1所述的设备，其中所述预增强定时控制电路包含：
第一NAND门电路，所述第一NAND门电路被配置为接收所述上拉数据激活信号和预增强使能信号，并且提供第一输出信号；
第二NAND门电路，所述第二NAND门电路被配置为接收所述第一输出信号和逻辑高电压，并且提供第二输出信号；
第一反相器，所述第一反相器被配置为接收所述第二输出信号，并且提供第三输出信号；
第二反相器，所述第二反相器被配置为接收所述第二输出信号，并且提供第四输出信号；以及
第三NAND门电路，所述第三NAND门电路被配置为接收所述第四输出信号和所述上拉数据激活信号，并且提供所述定时控制信号。
6.根据权利要求1所述的设备，其中所述预增强定时控制电路被配置为提供具有第一信号转变的定时控制信号，所述第一信号转变相对于所述上拉数据激活信号的上升转变具有第一延迟，并且被进一步配置为提供具有第二信号转变的所述定时控制信号，所述第二信号转变相对于所述上拉数据激活信号的下降转变具有第二延迟，其中所述第一信号转变和第二信号转变相反，并且所述第二延迟不同于所述第一延迟。
7.根据权利要求1所述的设备，其中所述上拉电路包含高速路径和低速路径，并且其中所述上拉预增强电路包含高速路径和低速路径。
8.根据权利要求1所述的设备，其中所述上拉预增强控制信号控制将所述上拉预增强提供到小于两个单位间隔。
9.根据权利要求8所述的设备，其中所述上拉预增强电路进一步包括第二上拉逻辑电路，所述第二上拉逻辑电路被配置为接收所述定时控制信号，其中所述上拉逻辑电路被配置为为所述高速路径提供所述上拉预增强控制信号，并且所述第二上拉逻辑电路被配置为为所述低速路径提供所述上拉预增强控制信号。
10.一种设备，包含：
上拉电路，所述上拉电路被配置为接收上拉数据激活信号，并且响应于激活的上拉数据激活信号将数据端子驱动到上拉电压；
下拉电路，所述下拉电路被配置为接收下拉激活信号，并且响应于激活的下拉数据激活信号将数据端子驱动到下拉电压；
上拉预增强电路，所述上拉预增强电路被配置为接收所述上拉数据激活信号，并且响应于所述激活的上拉数据激活信号提供上拉预增强，所述上拉预增强电路包括预增强定时控制电路，所述预增强定时控制电路被配置为提供具有第一信号转变的定时控制信号，所述第一信号转变相对于所述上拉数据激活信号的上升转变具有第一延迟，并且被进一步配置为提供具有第二信号转变的所述定时控制信号，所述第二信号转变相对于所述上拉数据激活信号的下降转变具有第二延迟，其中所述第一信号转变和第二信号转变相对，并且所述第二延迟不同于所述第一延迟。
11.根据权利要求10所述的设备，其中所述第二延迟小于所述第一延迟。
12.根据权利要求10所述的设备，其中所述第一延迟大于从所述上拉数据激活信号的上升转变到所述上拉数据激活信号的下降转变的时间加上所述第二延迟。
13.根据权利要求10所述的设备，其中所述第一延迟和第二延迟在所述定时控制信号的所述第一信号转变之前提供所述定时控制信号的所述第二信号转变。
14.根据权利要求10所述的设备，其中所述第一延迟大于一个单位间隔。
15.一种方法，包含：
响应于激活的上拉激活信号，提供上拉预增强；
响应于未激活的上拉激活信号，终止上拉预增强；
响应于所述上拉激活信号保持激活持续大于一个单位间隔，继续提供上拉预增强持续大于一个单位间隔和小于两个单位间隔。
16.根据权利要求15所述的方法，其中提供所述上拉预增强包含将所述上拉激活信号的上升转变延迟第一延迟以提供定时控制信号的第一信号转变，并且将所述上拉激活信号的下降转变延迟第二延迟以提供所述定时控制信号的第二信号转变，其中所述第二延迟小于所述第一延迟。
17.根据权利要求16所述的方法，其中提供所述预增强持续大于一个单位间隔直到所述定时控制信号的所述第一信号转变。
18.根据权利要求16所述的方法，其中所述第一延迟大于一个单位间隔。
19.根据权利要求16所述的方法，其中所述定时控制信号的所述第一信号转变包含所述定时控制信号的下降转变，并且所述定时控制信号的所述第二信号转变包含所述定时控制信号的上升转变。
20.根据权利要求15所述的方法，进一步包含：
响应于激活的下拉激活信号，提供下拉预增强；
响应于未激活的下拉激活信号，终止下拉预增强；
响应于所述下拉激活信号保持激活持续大于一个单位间隔，继续提供下拉预增强持续大于一个单位间隔和小于两个单位间隔。
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