CN109716654A - 使用预调节电路响应于预充电阶段将输入信号预调节成经电压电平移位的电压电平移位器(vls)电路 - Google Patents

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Abstract

揭示使用预调节电路(320)响应于预充电阶段(CTRLh)将输入信号(IN)预调节成经电压电平移位的电压电平移位器VLS电路(302)。VLS电路(302)被配置成使处于较低电压域(VDI)中的输入信号(IN)电压电平移位于处于较高电压域(VDh)中的输出节点(306B)上。所述VLS电路包含被配置成在预充电阶段预充电所述输出节点(306B)的预充电电路(312)。所述VLS电路还包含上拉电路(314U)和下拉电路(334)，其被配置成在评估阶段(CTRLh＝1)基于所述输入信号(IN)的逻辑状态分别上拉和下拉所述输出节点的所述预充电阶段以产生所述输出信号。为缓解或避免在所述评估阶段中在所述上拉电路和下拉电路之间的争用，预调节(CTRLI)所述输入信号以便响应于所述预充电阶段去启动所述下拉电路。

Description

使用预调节电路响应于预充电阶段将输入信号预调节成经电 压电平移位的电压电平移位器(VLS)电路
优先权主张
本申请案主张2016年9月20日申请的标题为“使用预调节电路响应于预充电阶段将输入信号预调节成经电压电平移位的电压电平移位器(VLS)电路(VOLTAGE LEVELSHIFTER(VLS)CIRCUITS EMPLOYING A PRE-CONDITIONING CIRCUIT FOR PRE-CONDITIONING AN INPUT SIGNAL TO BE VOLTAGE LEVEL SHIFTED IN RESPONSE TO APRE-CHARGE PHASE)”的美国专利申请案第15/270,174号的优先权，其内容以全文引用的方式并入本文中。
技术领域
本发明的技术大体上涉及信号从一个电压域到不同电压域的电压电平移位，且更具体地说，涉及用于使信号从一个电压域移位到不同电压域的半电压电平移位器(HVLS)电路。
背景技术
基于处理器的系统可以使用提供电压到其中的电路组件以用于供电操作的电力供应器。基于处理器的系统内的特定组件可在某些操作模式期间与其它组件相比使用较小电压进行操作。举例来说，处理器可在空闲模式期间使用较小电压进行操作。另一方面，存储器可在不考虑处理器的操作模式的情况下，需要某一最低电压来保持数据。在这点上，并非提供将较高电压供应到基于处理器的系统中的所有组件的单个电压电源，而是可产生可用于基于处理器的系统的组件的不同电压电平下的多个供电电压。可在较低电压处操作的组件例如逻辑电路由第一电压域中的较低电压供电。可需要在较高电压处操作以用于例如数据保持的组件例如存储器由第二电压域中的较高电压供电。以此方式，相较于向所有组件提供单个较高电压，节省了电力。
为了实现来自在一个电压域中从第一电压源操作的组件的信号将由在另一电压域中从第二电压源操作的组件相容地接收和处理，且反过来也如此，采用电压电平移位器(VLS)电路。图1说明包含示出为第一电压域102(1)和第二电压域102(2)的多个电压域的示范性电子系统100。第一电压域102(1)和第二电压域102(2)由第一电压源和第二电压源供应不同电压电平的电压。前提是VLS电路104(1)-104(N)被配置成使第一电压域102(1)中的相应输入信号106(1)-106(N)移位到第二电压域102(2)中的相应输出信号108(1)-108(N)。举例来说，电子系统100可包含在第一电压域102(1)中被设计成在例如0.5伏特(V)的较低电压电平下操作的逻辑电路，以及在第二电压域102(2)中被设计成在例如1.0伏特(V)的较高电压电平下操作的存储器电路。在此情境下，图1中所示出的VLS电路104(1)-104(N)将为低到高VLS电路，其被配置成使输入信号106(1)-106(N)从0.5V的较低第一电压域102(1)移位到1.0V的较高第二电压域102(2)中的相应输出信号108(1)-108(N)。换句话说，如果输入信号106(1)-106(N)具有逻辑‘1’/高值，这意味着其电压为由较低第一电压域102(1)中的电力供应的大约0.5V，那么对应输出信号108(1)-108(N)将经移位为保持逻辑‘1’/高值，但具有较高第二电压域102(2)的大约为1.0V的电压。
存储器系统也可提供于双电压域中以进一步节约电力。举例来说，包含存储器位单元的存储器阵列可要求在较高电压域中提供用于数据保持的较高电压。支持对存储器阵列例如解码器、驱动电路和感测放大器的存储器接取的电路可提供于较低电压域中。因此，这些双电压域存储器系统包含用以存储器存取电路和存储器阵列之间的电压电平移位信号的VLS电路。举例来说，这些存储器系统可采用字线解码器中的VLS电路产生去往较高电压域中的存储器阵列的字线信号。由于常规存储器系统包含存储器阵列，其包含具有对应字线的多个存储器行，所以将需要对应的大量HVLS电路使字线解码器产生的经解码字线信号电压电平移位到较高电压域，因此决定性地影响存储器电路的整体电力/性能/面积(PPA)。
发明内容
本发明的各方面涉及使用预调节电路响应于预充电阶段将输入信号预调节成经电压电平移位的电压电平移位器(VLS)。作为实例，VLS电路可为半电压电平移位器(HVLS)电路。VLS电路包含被配置成在预充电阶段响应于预充电控制信号预充电输出节点的预充电电路。VLS电路还包含上拉电路(例如，基于P型(P)金属氧化物半导体(MOS)(PMOS)的电路)和下拉电路(例如，基于N型(N)MOS(NMOS)的电路)，其被配置成基于在评估阶段中的输入信号的逻辑电压电平，分别上拉和下拉输出节点的预充电阶段，以在输出节点上产生处于较高电压域中的经电压电平移位输出信号。为缓解或避免响应于预充电阶段的在预充电电路和下拉电路之间的争用，基于预调节控制信号预调节输入信号以使得响应于预充电阶段的输入信号不启动下拉电路。举例来说，如果不预调节输入信号，那么可需要下拉电路包含响应于预调节控制信号在预充电阶段期间去启动下拉电路的额外电路或组件，例如额外堆叠式晶体管。然而，在下拉电路中提供额外堆叠式晶体管可减小下拉电路的驱动强度。除非使上拉电路弱化和/或用较大大小的晶体管强化下拉电路，可致使非期望方式的额外电力消耗和面积，否则这可致使在评估阶段期间与上拉电路的争用问题。避免减小下拉电路的强度也可允许VLS电路在较低电压域和较高电压域之间在较宽电压范围内操作。
在这点上，于一个示范性方面中，一种VLS电路包括预调节电路。所述预调节电路被配置成接收第一电压域中的输入信号。预调节电路还被配置成响应于具有指示预充电阶段的充电逻辑状态的电压电平的预调节控制信号，在输入节点上产生在所述第一电压域中处于指示充电逻辑状态的输入节点上的电压电平下的经预调节输入信号。所述VLS电路另外包括预充电电路，其耦合到输出节点和相对于高于所述第一电压域的第二电压域中的第二供应轨的电源电压的第一供应轨。所述预充电电路被配置成响应于指示所述预充电阶段的预充电控制信号，将所述第一供应轨耦合到所述输出节点。所述VLS电路另外包括上拉电路，其耦合到所述第一供应轨和所述输出节点。所述上拉电路被配置成响应于具有所述充电逻辑状态的电压电平的所述经预调节输入信号，并且响应于具有指示评估阶段的放电逻辑状态的电压电平的所述预调节控制信号，将所述第一供应轨耦合到所述输出节点。所述VLS电路另外包括下拉电路，其耦合到所述输入节点和所述第二供应轨。所述下拉电路被配置成响应于指示所述预充电阶段的所述预调节控制信号，使所述第二供应轨与所述输出节点断开耦合。所述下拉电路被进一步配置成响应于具有所述放电逻辑状态的电压电平的所述经预调节输入信号，并且响应于指示所述评估阶段的所述预调节控制信号，将所述第二供应轨耦合到所述输出节点。
在另一示范性方面中，提供一种VLS电路。所述VLS电路包括用于接收第一电压域中的输入信号的装置。所述VLS电路还包括用于响应于具有指示预充电阶段的充电逻辑状态的电压电平的预调节控制信号，在输入节点上产生在所述第一电压域中处于指示所述充电逻辑状态的电压电平下的经预调节输入信号的装置。所述VLS电路还包括用于响应于指示所述预充电阶段的预充电控制信号，将电源电压的第一供应轨相对于高于所述第一电压域的第二电压域中的第二供应轨耦合到输出节点的装置。所述VLS电路还包括用于响应于具有所述充电逻辑状态的电压电平的所述经预调节输入信号，并且响应于具有指示评估阶段的放电逻辑状态的电压电平的所述预调节控制信号，将所述第一供应轨耦合到所述输出节点的上拉装置。所述VLS电路另外包括下拉装置。所述下拉装置包括用于响应于指示所述预充电阶段的所述预调节控制信号，使所述第二供应轨与所述输出节点断开耦合的装置。所述下拉装置还包括用于响应于具有所述放电逻辑状态的电压电平的所述经预调节输入信号，并且响应于指示所述评估阶段的所述预调节控制信号，将所述第二供应轨耦合到所述输出节点的装置。
在另一示范性方面中，提供一种使输入信号从较低电压域电压电平移位到较高电压域的方法。所述方法包括接收第一电压域中的输入信号。所述方法还包括响应于具有指示预充电阶段的充电逻辑状态的电压电平的预调节控制信号，在输入节点上产生在所述第一电压域中处于指示充电逻辑状态的电压电平下的经预调节输入信号。所述方法还包括响应于指示所述预充电阶段的预充电控制信号，将第一供应轨耦合到输出节点。所述方法还包括响应于具有所述充电逻辑状态的电压电平的所述经预调节输入信号，并且响应于具有指示评估阶段的放电逻辑状态的电压电平的所述预调节控制信号，将所述第一供应轨耦合到所述输出节点。所述方法还包括响应于指示所述预充电阶段的所述预调节控制信号，使第二供应轨与所述输出节点断开耦合。所述方法还包括响应于具有所述放电逻辑状态的电压电平的所述经预调节输入信号，并且响应于指示所述评估阶段的所述预调节控制信号，将所述第二供应轨耦合到所述输出节点。
在另一示范性方面中，提供一种多电压域存储器系统。所述多电压域存储器系统包括存储器阵列，其处于第一电压域中，包括各自被配置成存储数据的多个存储器位单元的多个存储器行。多电压域多电压域存储器系统包括多个输出字线，其处于所述第一电压域中，各自耦合到所述多个存储器位单元当中的存储器位单元行。所述多电压域存储器系统还包括字线解码器。所述字线解码器包括地址输入接口，其被配置成接收与将定址的所述多个存储器行中的一存储器行相关联的存储器地址。所述地址输入接口处于低于所述第一电压域的第二电压域中。所述字线解码器还包括字线解码器电路，其处于所述第二电压域中，被配置成接收所述存储器地址并且将所述存储器地址解码成包括多个字线位信号的经解码字。所述字线解码器另外包括预调节电路，其被配置成接收所述第二电压域中的所述多个字线位信号当中的一字线位信号。所述预调节电路还被配置成响应于具有指示预充电阶段的充电逻辑状态的电压电平的预调节控制信号，在输入节点上产生在所述第二电压域中处于指示所述充电逻辑状态的电压电平下的经预调节信号。所述字线解码器还包括多个电压电平移位器VLS电路。每一VLS电路还包括预充电电路，其耦合到多个输出字线当中的输出字线和相对于所述第二电压域中的第二供应轨的电源电压的第一供应轨。所述预充电电路被配置成响应于指示所述预充电阶段的预充电控制信号，将所述第一供应轨耦合到所述输出字线。每一VLS电路还包括上拉电路，其耦合到所述第一供应轨和所述输出字线。所述上拉电路被配置成响应于具有所述充电逻辑状态的电压电平的所述经预调节信号，并且响应于具有指示评估阶段的放电逻辑状态的电压电平的所述预调节控制信号，将所述第一供应轨耦合到所述输出字线。每一VLS电路还包括下拉电路，其耦合到所述输入节点和所述第二供应轨。所述下拉电路被配置成：响应于指示所述预充电阶段的所述预调节控制信号，使所述第二供应轨与所述输出字线断开耦合。所述下拉电路还被配置成响应于具有所述放电逻辑状态的电压电平的所述经预调节信号，响应于指示所述评估阶段的所述预调节控制信号，将所述第二供应轨耦合到所述输出字线。
附图说明
图1是包含被配置成使较低电压域中的输入信号移位到较高电压域中的对应输出信号的双电压域和电压电平移位器(VLS)电路的示范性电子系统的示意图；
图2是以半电压电平移位器(HVLS)电路的形式提供的示范性VLS电路的示意图，所述HVLS电路包含堆叠式N型(N)金属氧化物半导体(MOS)(NMOS)晶体管下拉电路以避免在预充电阶段期间与预充电电路争用；
图3是以HVLS电路的形式提供的示范性VLS电路的示意图，所述HVLS电路被配置成响应于预充电阶段预调节较低电压域中的输入节点上的输入信号以避免下拉电路和预充电电路之间的争用，所述预充电电路被配置成在预充电阶段期间为较高电压域中的输出节点预充电；
图4是说明以下示范性过程的流程图：图3中的HVLS电路响应于预充电阶段预调节输入节点上的输入信号以避免下拉电路和预充电电路之间的争用，并且在评估阶段期间使较低电压域中的输入信号电压电平移位到较高电压域中的经电压电平移位输出信号；
图5是以HVLS电路的形式提供的另一示范性VLS电路的示意图，所述HVLS电路被配置成响应于预充电阶段预调节较低电压域中的输入节点上的输入信号，并且另外包含被配置成响应于输出节点上的经电压电平移位信号的信号电平和预充电阶段下拉较高电压域中的输出节点的堆叠式NMOS下拉电路；
图6是以HVLS电路的形式提供的另一示范性VLS电路的示意图，所述HVLS电路被配置成响应于预充电阶段预调节较低电压域中的输入节点上的输入信号，并且其另外包含被配置成响应于收缩(collapse)状态箝位输入节点的箝位电路；
图7是以HVLS电路的形式提供的另一示范性VLS电路的示意图，所述HVLS电路被配置成响应于预充电阶段预调节较低电压域中的输入节点上的输入信号，并且另外包含图5中的HVLS中的堆叠式NMOS下拉电路和图6中的HVLS中的箝位电路，所述堆叠式NMOS下拉电路被配置成响应于输出节点上的经电压电平移位信号的信号电平和预充电阶段下拉较高电压域中的输出节点，所述箝位电路被配置成响应于收缩状态箝位输入节点；
图8是示范性存储器系统的示意图，其包含多个电压域(包含较低电压域和较高电压域)，并且包含字线解码器，其包含使用预调节电路响应于预充电阶段将输入信号预调节成经电压电平移位以防止或缓解预充电电路和下拉电路之间的争用的VLS电路，包含但不限于图3、5、6和7中的HVLS电路；和
图9是示范性基于处理器的系统的框图，其可包含使用预调节电路响应于预充电阶段将输入信号预调节成经电压电平移位以防止或缓解预充电电路和下拉电路之间的争用的VLS电路，包含但不限于图3、5、6和7中的HVLS电路。
具体实施方式
现参考各图，描述本发明的数个示范性方面。词语“示范性”在本文中用于意指“充当实例、例子或说明”。本文中描述为“示范性”的任何方面不必解释为比其它方面优选或有利。
本发明的各方面涉及使用预调节电路响应于预充电阶段将输入信号预调节成经电压电平移位的电压电平移位器(VLS)。作为实例，VLS电路可为半电压电平移位器(HVLS)电路。VLS电路包含被配置成在预充电阶段响应于预充电控制信号预充电输出节点的预充电电路。VLS电路还包含上拉电路(例如，基于P型(P)金属氧化物半导体(MOS)(PMOS)的电路)和下拉电路(例如，基于N型(N)MOS(NMOS)的电路)，其被配置成基于在评估阶段中的输入信号的逻辑电压电平，分别上拉和下拉输出节点的预充电阶段，以在输出节点上产生处于较高电压域中的经电压电平移位输出信号。为缓解或避免响应于预充电阶段的在预充电电路和下拉电路之间的争用，基于预调节控制信号预调节输入信号以使得响应于预充电阶段的输入信号不启动下拉电路。举例来说，如果不预调节输入信号，那么可需要下拉电路包含响应于预调节控制信号在预充电阶段期间去启动下拉电路的额外电路或组件，例如额外堆叠式晶体管。然而，在下拉电路中提供额外堆叠式晶体管可减小下拉电路的驱动强度。除非使上拉电路弱化和/或用较大大小的晶体管强化下拉电路，可致使非期望方式的额外电力消耗和面积，否则这可致使在评估阶段期间与上拉电路的争用问题。避免减小下拉电路的强度也可允许VLS电路在较低电压域和较高电压域之间在较宽电压范围内操作。
在图3处开始论述采用预调节电路响应于预充电阶段使输入信号预调节成经电压电平移位的VLS电路之前，首先关于图2论述不采用预调节电路的VLS电路。
图2是以HVLS电路202的形式提供的示范性VLS电路200的示意图。HVLS电路202被配置成接收较低电压域VDL中的输入节点204上的输入信号IN并且将输入信号IN电压电平移位成较高电压域VDH中的输出节点206B上的输出信号OUTB。举例来说，在较低电压域VDL中供应电力的电源电压的电压电平可为0.5伏特(V)，而在较高电压域VDH中供应电力的电源电压的电压电平可为1.0V。如图2中所示，由从较高电压域VDH中的第一正供应轨208P接收的较高电源电压VDD-H为HVLS电路202供电以能够产生较高电压域VDH中的输出信号OUTB。输出信号OUTB是来自输入信号IN的补足电压逻辑状态，但HVLS电路202可包含将输出信号OUTB反相到与输入信号IN具有相同逻辑状态的输出节点206上的输出信号OUT的反相器电路210。举例来说，使用上文的电源电压实例，如果输入信号IN为0.5V，这意味着较低电压域VDL中的逻辑高或‘1’状态，那么HVLS电路202将产生作为较高电压域VDH中的逻辑高或‘1’状态的大约为1.0V的输出信号OUT。
HVLS电路202是动态电压电平移位器电路，这意味着在预充电阶段中预充电输出节点206B之后，在评估阶段在输出节点206B上产生输出信号OUTB。在这点上，HVLS电路202包含耦合到输出节点206B和正供应轨208P的预充电电路212。预充电电路212是PMOS晶体管M0。预充电电路212被配置成响应于指示预充电状态的预充电控制信号CTRL，使正供应轨208P耦合到输出节点206B以将输出节点206B预充电到较高电源电压VDD-H。举例来说，预充电控制信号CTRL可为时钟信号，其中逻辑低/‘0’值指示预充电状态。预充电电路212预充电输出节点206B，这就是“半电压”电平位移器所指的内容。如果输入信号IN的逻辑状态是低逻辑状态，那么输出节点206B已经预充电到高逻辑状态。因此，在当预充电控制信号CTRL处于高逻辑状态时的评估阶段，上拉电路214U仅必须将输出节点206处的电压电平从预充电阶段期间的输出节点206B处的经预充电电压电平上拉到评估阶段中的较高电源电压VDD-H，以产生较高电压域VDH处的经电压电平移位输出信号OUTB。然而，如果输入信号IN的逻辑状态在评估阶段期间为高逻辑状态，那么下拉电路214D将输出节点206B下拉到第二负供应轨208N以产生较高电压域VDH中的逻辑高状态中的经电压电平移位输出信号OUTB。
HVLS电路202还包含提供为任选的保持器电路的NMOS晶体管M1。NMOS晶体管M1在输入信号IN在下一评估阶段处于低逻辑状态的情况下将输出节点OUTB保持在低逻辑状态，使得预充电电路212在下一评估阶段不预充电输出节点OUTB。
继续参考图2，为防止或缓解下拉电路214D处于作用中并且将输出节点206B下拉到负供应轨208N而与在预充电阶段以较高电源电压VDD-H预充电输出节点206B的预充电电路212争用，下拉电路214D包含堆叠式NMOS晶体管M2和M3。在预充电状态通过预充电控制信号CTRL关断NMOS晶体管M3，这如上文所论述致使预充电电路212经启动为将输出节点206B预充电到较高电源电压VDD-H。下拉电路214D还包含响应于输入信号IN的逻辑状态在评估阶段期间为高逻辑状态将输出节点206B下拉到负供应轨208N的NMOS晶体管M2。上拉电路214U包含PMOS晶体管M4，其被配置成响应于输入信号IN处于低逻辑状态经启动以在评估阶段上拉输出节点206B产生处于高逻辑状态的输出信号OUTB。因为PMOS晶体管M4处于较高电压域VDH且输入信号IN处于较低电压域VDL，所以归因于此电压差，响应于输入信号IN处于高逻辑状态，PMOS晶体管M4可能不完全关断。因此，这可致使上拉电路214U和下拉电路214D之间的争用，这是因为NMOS晶体管M3必须克服上拉PMOS晶体管M4响应于输入信号IN处于逻辑高状态将输出节点206B驱动到较低的问题。因此，在上拉电路214U中提供PMOS晶体管M5，并且由输出节点206上的输出信号OUT控制为关断PMOS晶体管M5并且防止由于NMOS晶体管M3和PMOS晶体管M4之间的争用引起的正供应轨208P和负供应轨208N之间的撬杠(crow-bar)条件。
影响HVLS电路202的功能性的临界裕量是下拉电路214D通过NMOS晶体管M2和M3的下拉强度与上拉电路214U通过PMOS晶体管M4和M5的上拉强度的比。下拉强度必须高于上拉强度。在较低电压域VDL和较高电压域VDH之间的极限电压差处，相对于到正供应轨208P的上拉路径弱化到负供应轨208N的下拉路径，进而影响其中HVLS电路202可靠地起作用的电压范围。为改进HVLS电路202的操作电压范围，下拉NMOS晶体管M2和M3的驱动强度增加达下拉NMOS晶体管M2和M3的大小并且为此提供相对于上拉PMOS晶体管M4和M5具有下限阈值电压Vt的栅极。在一些情况下，可进一步堆叠上拉电路214U以减少其驱动强度。可提供另一电路以使用时控信号暂时弱化上拉电路214U，从而帮助下拉电路214D为上拉电路214U到正供应轨208P的上拉路径过供电。然而，所有这些技术以非期望方式不利地影响HVLS电路202的电力/性能/面积(PPA)。
图3是也以HVLS电路302的形式提供的示范性VLS电路300的示意图。HVLS电路302也被配置成接收第一较低电压域VDL中的节点304上的输入信号IN，并且被输入信号IN电压电平移位成第二较高电压域VDH中的输出节点306B上的输出信号OUTB。如将在下文更详细地论述，不同于图2中的HVLS电路202，在此实例中，图3中的HVLS电路302包含预调节电路320。然而，预调节电路320还可提供为在HVLS电路302外部包含在例如不同电路块中的独立电路。预调节电路320在不同于例如图2中的HVLS电路202中的下拉电路214D，不需要在下拉电路314D中提供堆叠式晶体管布置的情况下，避免或缓解预充电电路312和下拉电路314D之间的争用。
在此实例中，以在此非限制性实例中为AND门324的基于AND的逻辑电路332的形式提供的预调节电路320。预调节电路320被配置成接收较低电压域VDL中的输入信号IN和预调节控制信号CTRLL。预调节电路320被配置成响应于预调节控制信号CTRLL的预充电状态产生较低电压域VDL中的预调节输入信号INC。在预充电状态，较高电压域VDH中的预充电控制信号CTRLH处于充电逻辑状态，其在此实例中为较低电压或‘0’逻辑状态。在此实例中，预充电控制信号CTRLH跟随在预调节控制信号CTRLL的逻辑状态之后。举例来说，预充电控制信号CTRLH可为经移位到较高电压域VDH或以其它方式在较高电压域VDH中可用的预调节控制信号CTRLL。当预充电控制信号CTRLH处于充电逻辑状态时，接通预充电电路312以将正供应轨308P耦合到输出节点306B。然而，当预充电控制信号CTRLH处于充电逻辑状态时，预调节电路320在不考虑输入信号IN的逻辑状态的情况下将经预调节输入信号INC驱使到充电逻辑状态，这关断下拉电路314D中的NMOS晶体管M3，从而使负供应轨308N(例如，可耦合到地面)与输出节点306B断开耦合。以此方式，预调节电路320缓解或避免在HVLS电路302的预充电阶段期间预充电电路312和下拉电路314D之间的争用。
举例来说，不同于例如在图2中的HVLS电路202中的下拉电路214D中，这避免对在下拉电路314D中提供堆叠式NMOS晶体管布置或额外晶体管以在预充电阶段期间使输出节点306B与负供应轨308N断开耦合的需要。在此实例中，下拉电路314D仅包含一(1)个NMOS晶体管，其为NMOS晶体管M3。因此，作为实例，HVLS电路302能够在由于下拉电路314D通过NMOS晶体管M3的下拉强度与上拉电路314U通过PMOS晶体管M4和M5的上拉强度的比引起的在较低电压域VDH和较高电压域VDL之间的更大极限的电压差处操作。在下拉电路314D中不存在额外NMOS晶体管不会相对于到正供应轨308P的上拉路径进一步弱化到负供应轨308N的下拉路径以使得必须增加下拉电路314D的驱动强度和/或相对于上拉PMOS晶体管M4和M5为NMOS晶体管M3的栅极G提供下限阈值电压Vt。
继续参考图3，可在集成电路(IC)316中提供HVLS电路302，所述集成电路可例如提供于具有集成处理器和存储器系统的芯片上系统(SoC)318中。通过从较高电压域VDH中的第一正供应轨308P接收的较高电源电压VDD-H为HVLS电路302供电，以能够产生较高电压域VDH中的输出信号OUTB。举例来说，供应较低电压域VDL中的电力的电源电压的电压电平可为0.5伏特(V)，而供应较高电压域VDH中的电力的电源电压的电压电平可为1.0V。输出信号OUTB是来自经预调节输入信号INC的补足电压逻辑状态，但HVLS电路302可包含将输出信号OUTB反相到与输入信号IN和经预调节输入信号INC具有相同逻辑状态的输出节点306上的输出信号OUT的反相器电路310。举例来说，使用上文的电源电压实例，如果输入信号IN为0.5V，这意味着较低电压域VDL中的逻辑高或‘1’状态，那么HVLS电路302将产生作为较高电压域VDH中的逻辑高或‘1’状态的大约为1.0V的输出信号OUT。
HVLS电路302是动态电压电平移位器电路，这意味着在预充电阶段中预充电输出节点306B之后，在评估阶段在输出节点306B上产生输出信号OUTB。在这点上，HVLS电路302包含耦合到输出节点306B和正供应轨308P的预充电电路312。在此实例中，预充电电路312是PMOS逻辑电路326，其在此实例中是PMOS晶体管M0。预充电电路312被配置成响应于指示预充电状态的预充电控制信号CTRLH，将正供应轨308P耦合到输出节点306B以将输出节点306B预充电到较高电源电压VDD-H。举例来说，预充电控制信号CTRLH可为时钟信号，其中逻辑低/‘0’值指示预充电状态。预充电电路312预充电输出节点306B，这就是“半电压”电平位移器所指的内容。如果输入信号IN的逻辑状态是低逻辑状态，那么输出节点306B已经预充电到高逻辑状态。因此，在当预充电控制信号CTRLH处于高逻辑状态时的评估阶段，上拉电路314U仅必须将输出节点306处的电压电平从预充电阶段期间的输出节点306B处的经预充电电压电平上拉到评估阶段中的较高电源电压VDD-H，以产生较高电压域VDH处的经电压电平移位输出信号OUTB。然而，如果输入信号IN的逻辑状态在评估阶段期间为高逻辑状态，那么下拉电路314D将输出节点306B下拉到第二负供应轨308N以产生较高电压域VDH中的逻辑高状态中的经电压电平移位输出信号OUTB。
继续参考图3，当预充电控制信号CTRLH和预调节控制信号CTRLH处于放电逻辑状态(其在此实例中为较高电压电平或逻辑‘1’状态)时，HVLS电路302处于评估阶段。以此方式，在预调节电路320在此实例中是AND门324的情况下，预调节电路320将输入信号IN的实际逻辑状态作为经预调节输入信号INC传送到上拉电路314U和下拉电路314D。以此方式，取决于经预调节输入信号INC的逻辑状态，上拉电路314U将输出节点306上拉到正供应轨308P的较高电压电平VDD-H或下拉电路314D将输出节点306B下拉到负供应轨308N的较低电压电平VDD-L，以产生较高电压域VDH中的输出信号OUTB。如果经预调节输入信号INC的逻辑状态在评估阶段处于充电逻辑状态(其在实例中为较高电压电平或逻辑‘1’状态)，那么将接通上拉电路314U的PMOS晶体管M4以将正供应轨308P耦合到输出节点306B，并且将关断下拉电路314D的NMOS晶体管M3以使负供应轨308N与输出节点306B断开耦合。另一方面，如果经预调节输入信号INC的逻辑状态在评估阶段处于放电逻辑状态(其在实例中为较低电压电平或逻辑‘0’状态)，那么将关断上拉电路314U的PMOS晶体管M4以使正供应轨308P与输出节点306B断开耦合，并且将接通下拉电路314D的NMOS晶体管M3以将负供应轨308N耦合到输出节点306B。
继续参考图3，下拉电路314D在此实例中包含NMOS逻辑电路334，其在此实例中是NMOS晶体管M3。NMOS晶体管M3的栅极G耦合到承载预调节电路320产生的经预调节输入信号INC的经预调节输入节点336。NMOS晶体管M3的第一源电极S耦合到负供应轨308N。NMOS晶体管M3的第二漏极电极D耦合到输出节点306B。通过使NMOS晶体管M3的栅极G耦合到经预调节输入节点336，经预调节输入信号INC处于放电逻辑状态将在评估阶段接通NMOS晶体管M3以下拉输出节点306B并将其耦合到负供应轨308N，从而产生较高电压域VDH中的经电压电平移位输出信号OUTB。如上文所论述，如果HVLS电路302处于预充电阶段，其中预充电控制信号CTRLH处于充电逻辑状态以接通预充电电路312，从而将输出节点306B耦合到正供应轨308P的较高电源电压VDD-H，那么经预调节输入信号INC将在不考虑输入信号IN的逻辑状态的情况下关断NMOS晶体管M3。
继续参考图3，上拉电路314U在此实例中包含以堆叠式PMOS晶体管电路的形式提供的PMOS逻辑电路338。在此实例中，PMOS逻辑电路338包含以堆叠式布置耦合在一起的PMOS晶体管M4和PMOS晶体管M5。PMOS晶体管M4的栅极G耦合到承载预调节电路320产生的经预调节输入信号INC的经预调节输入节点336。PMOS晶体管M4的第一源极电极S耦合到上拉电路314U中的第二PMOS晶体管M5的第二漏极电极D。PMOS晶体管M5的栅极G耦合到输出节点306。PMOS晶体管M5的第一源极电极S耦合到正供应轨308P。通过PMOS晶体管M4的栅极G耦合到经预调节输入节点336，经预调节输入信号INC处于充电逻辑状态将在评估阶段接通PMOS晶体管M4以上拉输出节点306B并将其耦合到正供应轨308P，从而产生较高电压域VDH中的经电压电平移位输出信号OUTB。PMOS晶体管M5的栅极G受输出节点306上的输出信号OUT控制以关断PMOS晶体管M5并且防止由于NMOS晶体管M3和PMOS晶体管M4之间的争用引起的正供应轨308P和负供应轨308N之间的撬杠条件。
HVLS电路302还包含任选的保持器电路328，其在此实例中是NMOS逻辑电路330。NMOS逻辑电路330在此实例中是NMOS晶体管M1。NMOS晶体管M1的栅极G耦合到输出节点306。NMOS晶体管M1的第一源极电极S耦合到负供应轨308N。NMOS晶体管M1的第二漏极电极D耦合到输出节点306B。NMOS晶体管M1被配置成“保持”或维持输出节点306B到负供应轨308N的耦合，以在输入信号IN在下一评估阶段处于放电逻辑状态的情况下使输出节点306B保持在放电逻辑状态，使得预充电电路312在下一评估阶段中不预充电输出节点OUTB。维持输出节点306B上的放电逻辑状态，直到其中输入信号IN和因此输出节点306B处于充电逻辑状态的下一评估阶段。
图4是说明图3中的HVLS电路302响应于预充电阶段预调节输入信号IN以避免下拉电路314D和预充电电路312之间的争用的示范性过程400的流程图。在这点上，如图4中所说明，过程400包含预调节电路320接收第一较低电压域VDL中的输入信号IN(框402)。过程400还包含预调节电路320响应于具有指示预充电阶段的充电逻辑状态的电压电平的预调节控制信号CTRLL，在节点304上产生在第一较低电压域VDL中处于指示充电逻辑状态的电压电平下的经预调节输入信号INC(框404)。过程400还包含响应于指示预充电阶段的预充电控制信号CTRLH将第一正供应轨308P耦合到输出节点OUTB(框406)。过程400还包含响应于具有充电逻辑状态的电压电平的经预调节输入信号INC，并且响应于具有指示评估阶段的放电逻辑状态的电压电平的预调节控制信号CTRLL，将第一正供应轨308P耦合到输出节点OUTB(框408)。过程400还包含响应于指示预充电阶段的预调节控制信号CTRLL，使第二负供应轨308N与输出节点306B断开耦合(框410)。过程400还包含响应于具有放电逻辑状态的电压电平的经预调节输入信号INC，并且响应于指示评估阶段的预调节控制信号CTRLL，将第二负供应轨308N耦合到输出节点OUTB(框412)。
可提供图3中的HVLS电路302的其它变化形式，其还被配置成响应于预充电阶段预调节较低电压域VDL中的输入信号IN以避免在较高电压域VDH中下拉电路和预充电电路之间的争用。在这点上，图5是也以HVLS电路502的形式提供的另一示范性VLS电路500的示意图。HVLS电路502可提供于IC 516中，所述IC例如提供于具有集成处理器和存储器系统的SoC518中。图5中的HVLS电路502包含与图3中的HVLS电路302共同的一些组件，其示出为在图3和5之间具有共同元件符号。因此，将不重新描述这些共同组件。
图5中的HVLS电路502包含类似于图3中的HVLS电路302中的保持器电路328的任选的保持器电路528。保持器电路528是NMOS逻辑电路530。除了耦合到输出节点OUTB的NMOS晶体管M1之外，NMOS逻辑电路530还包含额外的第二NMOS晶体管M6。NMOS晶体管M1的源极电极S耦合到NMOS晶体管M6的第一漏极电极D。NMOS晶体管M6的第二源极电极S耦合到负供应轨308N。NMOS晶体管M6的栅极G耦合到预充电控制信号CTRLH。因此，当预充电控制信号CTRLH在此实例中处于指示评估阶段的放电逻辑状态时接通NMOS晶体管M6，以“保持”或维持输出节点306B到负供应轨308N的耦合，从而使输出节点306B保持于放电逻辑状态。输出节点306B维持通过输入信号IN耦合到负供应轨308N，随后处于充电状态直到预充电控制信号CTRLH指示致使预充电电路312预充电输出节点306B的预充电阶段。
图6是也以HVLS电路602的形式提供的另一示范性VLS电路600的示意图。HVLS电路602可提供于IC 616中，所述IC例如提供于具有集成处理器和存储器系统的SoC618中。图6中的HVLS电路602包含与图3中的HVLS电路302共同的一些组件，其示出为在图3和6之间具有共同元件符号。因此，将不重新描述这些共同组件。
图6中的HVLS电路602包含类似于图3中的HVLS电路302中的保持器电路328的任选的箝位电路640。在此实例中，箝位电路640提供为NMOS逻辑电路642。NMOS逻辑电路642包含NMOS晶体管M7。箝位电路640并且更具体地说NMOS晶体管M7的栅极G耦合到箝位控制信号CLAMP。箝位电路640并且更具体地说NMOS晶体管M7的源极电极S耦合到负供应轨308N。箝位电路640并且更具体地说NMOS晶体管M7的漏极电极D耦合到输入节点336。箝位电路640被配置成响应于指示箝位状态(在此实例中为高电压电平或‘1’逻辑状态)的箝位控制信号CLAMP，将输入节点336下拉到负供应轨308N或替代地下拉到节点304。以此方式，只要断言箝位控制信号CLAMP具有箝位状态，就将不接通或切换下拉电路314D。举例来说，可通过当期望使节点304收缩时例如当期望将HVLS电路302放置于空闲或功率收缩模式以节约电力时的箝位状态断言箝位控制信号CLAMP。通过箝位状态断言箝位控制信号CLAMP防止输出节点306B被驱动到不同状态。当期望不再箝位HVLS电路602时，可将箝位控制信号CLAMP驱动到非箝位状态，其在此实例中为低电压电平或‘0’逻辑电平。
图7是也以HVLS电路702的形式提供的另一示范性VLS电路700的示意图。HVLS电路702可提供于IC 716中，所述IC例如提供于具有集成处理器和存储器系统的SoC618中。HVLS电路702包含图6中的HVLS电路602中的箝位电路640和图5中的HVLS电路502中的保持器电路528两者。图7中的的HVLS电路702与图5和6中的HVLS电路502、602之间的共同组件示出为在上文已描述的图5、6和7之间具有共同元件符号。因此，不需要重新描述这些共同组件和其功能性。
在另一方面，可提供采用预调节电路响应于预充电阶段将输入信号预调节为经电压电平移位以防止或缓解预充电电路和下拉电路之间的争用的VLS电路。举例来说，这些VLS电路可包含图3和5-7中的HVLS电路302、502、602、702中的任一个，或提供于其中的任何组件的任何部分。应注意，这些组件可提供于任一NMOS或PMOS逻辑中。这些VLS电路可包含用于接收第一电压域中的输入信号的装置。这些VLS电路还可包含用于响应于具有指示预充电阶段的充电逻辑状态的电压电平的预调节控制信号，在第一电压域中在输入节点上产生处于指示充电逻辑状态的的电压电平下的经预调节输入信号的装置。这些VLS电路还可包含用于响应于指示预充电阶段的预充电控制信号，将电源电压的第一供应轨相对于高于第一电压域的第二电压域中的第二供应轨耦合到输出节点的装置。这些VLS电路还可包含用于响应于具有充电逻辑状态的电压电平的经预调节输入信号，并且响应于具有指示评估阶段的放电逻辑状态的电压电平的预调节控制信号，将第一供应轨耦合到输出节点的上拉装置。这些VLS电路还可包含下拉装置，其包含用于响应于指示预充电阶段的预调节控制信号使第二供应轨与输出节点断开耦合的装置，以及用于响应于具有放电逻辑状态的电压电平的经预调节输入信号，并且响应于指示评估阶段的预调节控制信号，将第二供应轨耦合到输出节点的装置。这些VLS电路中的上拉装置还可包含用于响应于具有放电逻辑状态的电压电平的经预调节输入信号，并且响应于指示评估阶段的预调节控制信号，使第一供应轨与输出节点断开耦合的装置。这些VLS电路中的下拉装置还可包含用于响应于具有充电逻辑状态的电压电平的经预调节输入信号，并且响应于指示评估阶段的预调节控制信号，使第二供应轨与输出节点断开耦合的装置。
此外，上文所描述的VLS电路可包含在具有多个电压域并且需要使较低电压域中的信号移位到较高电压域或反过来也如此的任何电路或系统。在这点上，图8是包含较低电压域VDL和较高电压域VDH的示范性多电压域存储器系统800(“存储器系统800”)的示意图。存储器系统800包含提供于较高电压域VDH中以用于数据保持的存储器阵列802。存储器阵列802包含经组织成行和列的多个存储器位单元804(0)(0)-804(M)(N)，其中‘M’指示存储器行且‘N’指示存储器列。存储器位单元804(0)(0)-804(M)(N)中的每一个被配置成存储数据。为在存储器存取操作(即，读取或写入操作)期间存取存储器位单元804(0)(0)-804(M)(N)，提供字线解码器806。字线解码器806包含地址输入接口808，其被配置成接收与将定址的存储器阵列802中的一存储器行相关联的存储器地址。在此实例中，地址输入接口808处于较低电压域VDL。
字线解码器806还包含较低电压域VDL中的字线解码器电路810，其被配置成接收存储地址并且将存储地址解码成包括多个字线位信号812(0)-812(M)的经解码字。因为字线位信号812(0)-812(M)处于较低电压域VDL且存储器阵列802处于较高电压域VDH，所以多个VLS电路814(0)-814(M)各自耦合到所述多个字线位812(0)-812(M)当中的一字线812(0)-812(M)。应注意，VLS电路814(0)-814(M)示出为在字线解码器806外部，但VLS电路814(0)-814(M)可提供于字线解码器806内。另外应注意，上文所描述的示出为VLS电路300、500、600和700的部分的预调节电路320可独立于VLS电路814(0)-814(M)并且作为字线解码器806的部分提供。VLS电路814(0)-814(M)可包含HVLS电路，其被配置成调节较低电压域VDL中的字线位812(0)-812(M)以避免下拉电路和预充电电路之间的争用。举例来说，VLS电路814(0)-814(M)可包含上文所描述的图3和5-7中的作为实例的HVLS电路302、502、602、702中的任一个，其已经描述且因此不需要在此处重新描述。VLS电路814(0)-814(M)被配置成产生输出字线816(0)-816(M)，其为相应字线位信号812(0)-812(M)的经电压电平移位信号。应注意，仅一个字线位信号812(0)-812(M)可与根据经解码存储器地址选择存储器位单元804(0)()-804(M)()的行的“热”字线同时在作用中。断言存储器阵列中802的作用中的输出字线816(0)-816(M)启动所选择的行中的存储器位单元804(0)()-804(M)()。
在读取操作中，感测放大器818感测存储器位单元804(0)()-804(M)()的经启动行的数据，以将读取数据820提供到列解码器822。列解码器822包含受列地址825控制的列解码器电路824。如果列解码器电路824处于较低电压域VDL中，那么可提供VLS电路826(0)-826(N)以将读取数据820从较高电压域VDH电压电平移位到较低电压域VDL，以将较低电压域VDL中的读取数据820提供到另一电路。
使用预调节电路响应于预充电阶段将输入信号预调节成经电压电平移位以防止或缓解预充电电路和下拉电路之间的争用的VLS电路(包含但不限于分别在图3和5-7中的HVLS电路302、502、602、702)可提供于或集成到任何基于处理器的装置中。实例包含但不限于机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)装置、移动电话、蜂窝式电话、智能手机、会话起始协议(SIP)电话、平板计算机、平板手机、服务器、计算机、便携式计算机、移动计算装置、可穿戴计算装置(例如，智能手表、健康状况或健身追踪器、眼镜等)、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、汽车、车辆组件、航空系统、无人机和多轴直升机。
在这点上，图9说明可包含电路的基于处理器的系统900的实例，所述电路包含使用预调节电路响应于预充电阶段将输入信号预调节成经电压电平移位以防止或缓解预充电电路和下拉电路之间的争用的VLS电路902，包含但不限于图3和5-7中的HVLS电路302、502、602、702。举例来说，基于处理器的系统900包含提供于较高电压域中和/或在多个电压域之间拆分的一或多个存储器系统904，其中存储器系统904可采用VLS电路902，其使用预调节电路响应于预充电阶段将输入信号预调节成经电压电平移位以防止或缓解预充电电路和下拉电路之间的争用。作为非限制性实例，这些VLS电路902可包含但不限于图3和5-7中的HVLS电路302、502、602、702。
在此实例中，基于处理器的系统900提供于IC 906中。IC 906可包含在SoC 908中或提供为SoC 908。基于处理器的系统900包含CPU或处理器910，其包含一或多个处理器核心912(0)-912(N)。CPU 910可具有耦合到处理器核心912(0)-912(N)以用于快速接取暂时性存储的数据的高速缓冲存储器914。高速缓冲存储器914可包含使用预调节电路响应于预充电阶段将输入信号预调节成经电压电平移位以防止或缓解预充电电路和下拉电路之间的争用的VLS电路902。CPU 910耦合到系统总线916并且可使包含在基于处理器的系统900中的主装置和从装置相互耦合。如所熟知，CPU 910通过在系统总线916上交换地址、控制和数据信息与这些其它装置通信。虽然在图9中未示出，但可提供多个系统总线916，其中每一系统总线916构成不同网状架构。举例来说，CPU 910可将总线事务请求传达到作为从装置的实例的存储器系统904。
其它主装置和从装置可连接到系统总线916。如图9中所说明，这些装置可包含存储器系统904和一或多个输入装置918。输入装置918可包含任何类型的输入装置，包含但不限于输入键、开关、语音处理器等。其它装置还可包含一或多个输出装置920和一或多个网络接口装置922。输出装置920可包含任何类型的输出装置，包含但不限于音频、视频、其它视觉指示符等。网络接口装置922可为被配置成允许数据开往于网络924的交换的任何装置。网络924可以是任何类型的网络，包含但不限于有线或无线网络、私用或公用网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTHTM网络和因特网。网络接口装置922可被配置成支持所要的任何类型的通信协议。
作为实例，其它装置还可包含一或多个显示控制器926。CPU 910还可以被配置成在系统总线916上存取显示控制器926以控制发送到一或多个显示器928的信息。显示控制器926经由一或多个视频处理器930将信息发送到显示器928以供显示，所述视频处理器将待显示的信息处理成适用于显示器928的格式。显示器928可包含任何类型的显示器，包含但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器等。
所属领域的技术人员将进一步了解，结合本文中所揭示的各方面所描述的各种说明性逻辑块、模块、电路和算法可被实施为电子硬件、存储于存储器中或另一计算机可读媒体中且由处理器或其它处理装置执行的指令，或此两者的组合。作为实例，本文所述的主装置和从装置可用于任何电路、硬件组件、集成电路(IC)或IC芯片中。本文所揭示的存储器可为任何类型和大小的存储器，并且可被配置成存储所要的任何类型的信息。为清楚说明此可互换性，上文已大体上关于其功能性而描述了各种说明性组件、块、模块、电路和步骤。如何实施此功能性取决于特定应用、设计选项和/或强加于整个系统的设计约束。所属领域的技术人员可针对每一具体应用以不同方式来实施所描述的功能性，但这样的实施决策不应被解释为会引起脱离本发明的范围。
结合本文中所揭示的各方面所描述的各种说明性逻辑块、模块和电路可用以下各项来实施或执行：处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其经设计以执行本文中所描述的功能的任何组合。处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如DSP与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心，或任何其它此类配置。
本文中所揭示的各方面可以硬件和存储在硬件中的指令来体现，且可驻存于例如随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可装卸式磁盘、CD-ROM或所属领域中已知的任何其它形式的计算机可读媒体中。示范性存储媒体耦合到处理器，使得处理器可以从存储媒体读取信息且将信息写入所述存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器和存储媒体可驻存在ASIC中。ASIC可驻存在远程站中。在替代方案中，处理器和存储媒体可作为离散组件驻存在远程站、基站或服务器中。
还应注意，描述本文中的示范性方面中的任一个中所描述的操作步骤是为了提供实例和论述。可以用除了所说明的序列之外的大量不同序列执行所描述的操作。另外，在单个操作步骤中描述的操作实际上可以在数个不同步骤中执行。另外，可组合在示范性方面中所论述的一或多个操作步骤。应理解，所属领域的技术人员将易于显而易见，流程图中所说明的操作步骤可以经受众多不同修改。所属领域的技术人员还将了解，可使用多种不同技术和技法中的任一种来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
提供本发明的先前描述以使得所属领域的技术人员能够制造或使用本发明。所属领域的技术人员将易于显而易见对本发明的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本发明的精神或范围。因此，本发明并不希望限于本文中所描述的实例和设计，而应被赋予与本文中所揭示的原理和新颖特征相一致的最广范围。

Claims (28)

1.一种电压电平移位器VLS电路，其包括：
预调节电路，其被配置成：
接收第一电压域中的输入信号；和
响应于具有指示预充电阶段的充电逻辑状态的电压电平的预调节控制信号，在输入节点上产生在所述第一电压域中处于指示所述充电逻辑状态的输入节点上的电压电平下的经预调节输入信号；
预充电电路，其耦合到输出节点和相对于高于所述第一电压域的第二电压域中的第二供应轨的电源电压的第一供应轨，所述预充电电路被配置成响应于指示所述预充电阶段的预充电控制信号，将所述第一供应轨耦合到所述输出节点；
上拉电路，其耦合到所述第一供应轨和所述输出节点，所述上拉电路被配置成响应于具有所述充电逻辑状态的电压电平的所述经预调节输入信号，并且响应于具有指示评估阶段的放电逻辑状态的电压电平的所述预调节控制信号，将所述第一供应轨耦合到所述输出节点；和
下拉电路，其耦合到所述输入节点和所述第二供应轨，所述下拉电路被配置成：
响应于指示所述预充电阶段的所述预调节控制信号，使所述第二供应轨与所述输出节点断开耦合；和
响应于具有所述放电逻辑状态的电压电平的所述经预调节输入信号，并且响应于指示所述评估阶段的所述预调节控制信号，将所述第二供应轨耦合到所述输出节点。
2.根据权利要求1所述的VLS电路，其中：
所述上拉电路被进一步配置成响应于具有所述放电逻辑状态的电压电平的所述经预调节输入信号，并且响应于指示所述评估阶段的所述预调节控制信号，使所述第一供应轨与所述输出节点断开耦合；且
所述下拉电路被进一步配置成响应于具有所述充电逻辑状态的电压电平的所述经预调节输入信号，并且响应于指示所述评估阶段的所述预调节控制信号，使所述第二供应轨与所述输出节点断开耦合。
3.根据权利要求1所述的VLS电路，其中所述下拉电路仅包括一个晶体管，所述晶体管包括栅极、第一电极和第二电极，所述栅极耦合到所述输入节点，所述第一电极耦合到所述第二供应轨，且所述第二电极耦合到所述输出节点。
4.根据权利要求1所述的VLS电路，其中所述下拉电路包括N型N金属氧化物半导体MOSNMOS电路。
5.根据权利要求4所述的VLS电路，其中所述NMOS电路包括NMOS晶体管，其包括栅极、第一电极和第二电极，所述栅极耦合到所述输入节点，所述第一电极耦合到所述第二供应轨，且所述第二电极耦合到所述输出节点。
6.根据权利要求1所述的VLS电路，其中所述上拉电路包括P型P MOS PMOS电路。
7.根据权利要求6所述的VLS电路，其中所述PMOS电路包括PMOS晶体管，其包括栅极、第一电极和第二电极，所述栅极耦合到所述输入节点，所述第一电极耦合到所述输出节点，且所述第二电极耦合到所述第一供应轨。
8.根据权利要求6所述的VLS电路，其另外包括：
反相器电路，其耦合到所述输出节点，所述反相器电路被配置成使输出信号的逻辑状态反相以在经反相输出节点上产生经反相输出信号；
其中所述PMOS电路包括堆叠式PMOS晶体管电路，其包括：
第一PMOS晶体管，其包括栅极、第一电极和第二电极，所述栅极耦合到所述输入节点，且所述第一电极耦合到所述输出节点；和
第二PMOS晶体管，其包括第二栅极、第一电极和第二电极，所述第二栅极耦合到所述经反相输出节点，所述第一电极耦合到所述第一PMOS晶体管的所述第二电极，且所述第二电极耦合到所述第一供应轨。
9.根据权利要求1所述的VLS电路，其另外包括耦合到所述输出节点和所述第二供应轨的保持器电路；
所述保持器电路被配置成响应于所述经预调节输入信号从所述预充电控制信号的所述评估阶段开始保持在所述放电逻辑状态的所述电压电平下直到所述预充电电路响应于指示下一预充电阶段的所述预充电控制信号将所述第一供应轨耦合到所述输出节点，维持所述输出节点到所述第二供应轨的耦合。
10.根据权利要求9所述的VLS电路，其中所述保持器电路包括NMOS逻辑电路。
11.根据权利要求10所述的VLS电路，其中所述NMOS逻辑电路包括NMOS晶体管，其包括栅极、第一电极和第二电极，所述栅极耦合到所述输出节点，所述第一电极耦合到所述第二供应轨，且所述第二电极耦合到所述输出节点。
12.根据权利要求10所述的VLS电路，其中所述NMOS逻辑电路包括：
第一NMOS晶体管，其包括第一栅极、第一电极和第二电极，所述第一栅极耦合到经反相输出节点，且所述第二电极耦合到所述输出节点；和
第二NMOS晶体管，其包括第二栅极、第一电极和第二电极，所述第二栅极耦合到所述预充电控制信号，所述第一电极耦合到所述第二供应轨，且所述第二电极耦合到所述第一电极。
13.根据权利要求1所述的VLS电路，其另外包括耦合到所述输入节点和所述第二供应轨的箝位电路，所述箝位电路被配置成响应于指示箝位状态的箝位控制信号，将所述输入节点下拉到所述第二供应轨。
14.根据权利要求13所述的VLS电路，其中所述箝位电路包括NMOS晶体管，其包括栅极、第一电极和第二电极，所述栅极耦合到所述箝位控制信号，所述第一电极耦合到所述第二供应轨，且所述第二电极耦合到所述输入节点。
15.根据权利要求1所述的VLS电路，其包括半电压电平移位器HVLS电路。
16.根据权利要求1所述的VLS电路，其中所述第一供应轨包括正供应轨且所述第二供应轨包括负供应轨。
17.根据权利要求1所述的VLS电路，其集成到集成电路IC中。
18.根据权利要求1所述的VLS电路，其集成到芯片上系统SoC中。
19.根据权利要求1所述的VLS电路，其集成到选自由以下组成的群组的装置中：机顶盒；娱乐单元；导航装置；通信装置；固定位置数据单元；移动位置数据单元；全球定位系统GPS装置；移动电话；蜂窝式电话；智能手机；会话起始协议SIP电话；平板计算机；平板手机；服务器；计算机；便携式计算机；移动计算装置；可穿戴计算装置，例如智能手表、健康状况或健身追踪器、眼镜等；台式计算机；个人数字助理PDA；监视器；计算机监视器；电视；调谐器；无线电；卫星无线电；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘DVD播放器；便携式数字视频播放器；汽车；车辆组件；航空系统；无人机；和多轴直升机。
20.一种电压电平移位器VLS电路，其包括：
用于接收第一电压域中的输入信号的装置；
用于响应于具有指示预充电阶段的充电逻辑状态的电压电平的预调节控制信号，在输入节点上产生在所述第一电压域中处于指示所述充电逻辑状态的电压电平下的经预调节输入信号的装置；
用于响应于指示所述预充电阶段的预充电控制信号，将电源电压的第一供应轨相对于高于所述第一电压域的第二电压域中的第二供应轨耦合到输出节点的装置；
用于响应于具有所述充电逻辑状态的电压电平的所述经预调节输入信号，并且响应于具有指示评估阶段的放电逻辑状态的电压电平的所述预调节控制信号，将所述第一供应轨耦合到所述输出节点的上拉装置；和
下拉装置，其包括：
用于响应于指示所述预充电阶段的所述预调节控制信号，使所述第二供应轨与所述输出节点断开耦合的装置；和
用于响应于具有所述放电逻辑状态的电压电平的所述经预调节输入信号，并且响应于指示所述评估阶段的所述预调节控制信号，将所述第二供应轨耦合到所述输出节点的装置。
21.根据权利要求20所述的VLS电路，其中：
所述上拉装置另外包括用于响应于具有所述放电逻辑状态的电压电平的所述经预调节输入信号，并且响应于指示所述评估阶段的所述预调节控制信号，使所述第一供应轨与所述输出节点断开耦合的装置；和
所述下拉装置另外包括用于响应于具有所述充电逻辑状态的电压电平的所述经预调节输入信号，并且响应于指示所述评估阶段的所述预调节控制信号，使所述第二供应轨与所述输出节点断开耦合的装置。
22.一种使输入信号从较低电压域电压电平移位到较高电压域的方法，其包括：
接收第一电压域中的输入信号；
响应于具有指示预充电阶段的充电逻辑状态的电压电平的预调节控制信号，在输入节点上产生在所述第一电压域中处于指示所述充电逻辑状态的电压电平下的经预调节输入信号；
响应于指示所述预充电阶段的预充电控制信号，将第一供应轨耦合到输出节点；
响应于具有所述充电逻辑状态的电压电平的所述经预调节输入信号，并且响应于具有指示评估阶段的放电逻辑状态的电压电平的所述预调节控制信号，将所述第一供应轨耦合到所述输出节点；
响应于指示所述预充电阶段的所述预调节控制信号，使第二供应轨与所述输出节点断开耦合；和
响应于具有所述放电逻辑状态的电压电平的所述经预调节输入信号，并且响应于指示所述评估阶段的所述预调节控制信号，将所述第二供应轨耦合到所述输出节点。
23.根据权利要求22所述的方法，其另外包括：
响应于具有所述放电逻辑状态的电压电平的所述经预调节输入信号，响应于指示所述评估阶段的所述预调节控制信号，使所述第一供应轨与所述输出节点断开耦合；和
响应于具有所述充电逻辑状态的电压电平的所述经预调节输入信号，响应于指示所述评估阶段的所述预调节控制信号，使所述第二供应轨与所述输出节点断开耦合。
24.根据权利要求22所述的方法，其另外包括使输出信号的逻辑状态反相以在经反相输出节点上产生经反相输出信号；
其中P型P金属氧化物半导体MOS PMOS电路包括堆叠式PMOS晶体管电路，其包括：
第一PMOS晶体管，其包括栅极、第一电极和第二电极，所述栅极耦合到所述输入节点，且所述第一电极耦合到所述输出节点；和
第二PMOS晶体管，其包括第二栅极、第一电极和第二电极，所述第二栅极耦合到所述经反相输出节点，所述第一电极耦合到所述第一PMOS晶体管的所述第二电极，且所述第二电极耦合到所述第一供应轨。
25.根据权利要求23所述的方法，其另外包括响应于所述经预调节输入信号从所述评估阶段到所述预充电控制信号保持在所述放电逻辑状态的所述电压电平下直到所述预充电电路响应于指示下一预充电阶段的所述预充电控制信号将所述第一供应轨耦合到所述输出节点，维持所述输出节点到所述第二供应轨的耦合。
26.根据权利要求23所述的方法，其另外包括响应于指示箝位状态的箝位控制信号，将所述输入节点下拉到所述第二供应轨。
27.一种多电压域存储器系统，其包括：
存储器阵列，其处于第一电压域中，包括各自被配置成存储数据的多个存储器位单元的多个存储器行；
多个输出字线，其处于所述第一电压域中，各自耦合到所述多个存储器位单元当中的存储器位单元行；和
字线解码器，其包括：
地址输入接口，其被配置成接收与将定址的所述多个存储器行中的一存储器行相关联的存储器地址，所述地址输入接口处于低于所述第一电压域的第二电压域中；
字线解码器电路，其处于所述第二电压域中，被配置成接收所述存储器地址并且将所述存储器地址解码成包括多个字线位信号的经解码字；和
预调节电路，其被配置成：
接收所述第二电压域中的所述多个字线位信号当中的一字线位信号；和
响应于具有指示预充电阶段的充电逻辑状态的电压电平的预调节控制信号，在输入节点上产生在所述第二电压域中处于指示所述充电逻辑状态的电压电平下的经预调节信号；和
多个电压电平移位器VLS电路，其各自包括：
预充电电路，其耦合到多个输出字线当中的输出字线和相对于所述第二电压域中的第二供应轨的电源电压的第一供应轨，所述预充电电路被配置成响应于指示所述预充电阶段的预充电控制信号，将所述第一供应轨耦合到所述输出字线；
上拉电路，其耦合到所述第一供应轨和所述输出字线，所述上拉电路被配置成响应于具有所述充电逻辑状态的电压电平的所述经预调节信号，并且响应于具有指示评估阶段的放电逻辑状态的电压电平的所述预调节控制信号，将所述第一供应轨耦合到所述输出字线；和
下拉电路，其耦合到所述输入节点和所述第二供应轨，所述下拉电路被配置成：
响应于指示所述预充电阶段的所述预调节控制信号，使所述第二供应轨与所述输出字线断开耦合；和
响应于具有所述放电逻辑状态的电压电平的所述经预调节信号，响应于指示所述评估阶段的所述预调节控制信号，将所述第二供应轨耦合到所述输出字线。
28.根据权利要求27所述的多电压域存储器系统，其中：
所述上拉电路被进一步配置成响应于具有所述放电逻辑状态的电压电平的所述经预调节信号，并且响应于指示所述评估阶段的所述预调节控制信号，使所述第一供应轨与所述输出字线断开耦合；且
所述下拉电路被进一步配置成响应于具有所述充电逻辑状态的电压电平的所述经预调节信号，并且响应于指示所述评估阶段的所述预调节控制信号，使所述第二供应轨与所述输出字线断开耦合。
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