JP4964926B2 - 出力バッファ回路及び半導体装置 - Google Patents
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Description
図3のB点の時、ノードAAがLOWレベルからHIGHレベルに遷移しようとする時、容量Z1のカップリングで一時的にノードAGもHIGHレベル側に引き上げられ、前記実施例と同等な効果をもたらす。
T2、T5、T6 Nチャネル電界効果トランジスタ
INV1、INV2、INV3、INV4 インバータ
L 伝送線路
Rt 終端抵抗
M1 第1のバッファ
M2 第2のバッファ
Z1、Z2 容量
Claims (8)
- 論理信号が変化したときに一定期間プリエンファシスして伝送線路を駆動する機能を有する出力バッファ回路であって、
前記論理信号が変化する直前のプリエンファシス・オンオフの差異に起因するジッタを抑制するように、出力バッファの入力側と出力側との間に容量を接続し、
前記出力バッファ回路は
第1の論理信号を入力し前記伝送線路を駆動する第1のバッファ回路と、
前記第1の論理信号に対して所定の論理関係にある第2の論理信号を入力し、出力が前記第1のバッファ回路の出力と共通接続されたバッファと、前記バッファと電源間に接続され、制御端子に入力される信号に基づき、オン・オフ制御される少なくとも1つのスイッチを備えた第2のバッファ回路と、
を備え、前記出力バッファの入力側と出力側との間の前記容量として、
前記第1のバッファ回路の入力端子と、前記第2のバッファ回路の前記バッファと前記スイッチの接続点との間に接続される少なくとも1つの容量を備えている、ことを特徴とする出力バッファ回路。 - 論理信号が変化したときに一定期間プリエンファシスして伝送線路を駆動する機能を有する出力バッファ回路であって、
前記論理信号が変化する直前のプリエンファシス・オンオフの差異に起因するジッタを抑制するように、出力バッファの入力側と出力側との間に容量を接続し、
前記出力バッファ回路は、
第1の論理信号を入力して前記伝送線路を駆動する第1のバッファ回路と、
前記第1の論理信号に対して所定の論理関係にある第2の論理信号を入力し、出力が前記第1のバッファ回路の出力と共通接続されたバッファと、前記バッファと電源間に接続され、制御端子に入力される信号に基づき、オン・オフ制御される少なくとも1つのスイッチを備えた第2のバッファ回路と、
を備え、前記出力バッファの入力側と出力側との間の前記容量として、
前記第2のバッファ回路の前記スイッチの制御端子と、前記バッファと前記スイッチとの接続点間に接続される容量を備えている、ことを特徴とする出力バッファ回路。 - プリエンファシス機能を有し伝送線路に論理信号を送出する出力バッファ回路であって、
第1の論理信号を入力し前記伝送線路を駆動する第1のバッファ回路と、
前記第1の論理信号に対して所定の論理関係にある第2の論理信号を入力し、出力が前記第1のバッファ回路の出力と共通接続されたバッファと、前記バッファと電源間に接続され、制御端子に入力される信号に基づき、オン・オフ制御される少なくとも1つのスイッチを備えた第2のバッファ回路と、
前記第1のバッファ回路の入力端子と、前記第2のバッファ回路の前記バッファと前記スイッチの接続点との間に接続される少なくとも1つの容量と、
を備えている、ことを特徴とする出力バッファ回路。 - プリエンファシス機能を有し伝送線路に論理信号を送出する出力バッファ回路であって、
第1の論理信号を入力して前記伝送線路を駆動する第1のバッファ回路と、
前記第1の論理信号に対して所定の論理関係にある第2の論理信号を入力し、出力が前記第1のバッファ回路の出力と共通接続されたバッファと、前記バッファと第1の電源間に接続され、入力される信号に基づき、オン・オフ制御される第1のスイッチと、前記バッファと第2の電源間に接続され、制御端子に入力される信号に基づき、前記第1のスイッチと連動してオン・オフ制御される第2のスイッチと、を備えた第2のバッファ回路と、
前記第1のバッファ回路の入力端子と、前記第2のバッファ回路の前記バッファと前記第1のスイッチの接続点との間、及び、前記第1のバッファ回路の入力端子と、前記第2のバッファ回路の前記バッファと前記第2のスイッチの接続点との間に、それぞれ接続される、第1の容量及び第2の容量と、
を備えている、ことを特徴とする出力バッファ回路。 - プリエンファシス機能を有し伝送線路に論理信号を送出する出力バッファ回路であって、
第1の論理信号を入力して前記伝送線路を駆動する第1のバッファ回路と、
前記第1の論理信号に対して所定の論理関係にある第2の論理信号を入力し、出力が前記第1のバッファ回路の出力と共通接続されたバッファと、前記バッファと電源間に接続され、制御端子に入力される信号に基づき、オン・オフ制御される少なくとも1つのスイッチを備えた第2のバッファ回路と、
前記第2のバッファ回路の前記スイッチの制御端子と、前記バッファと前記スイッチとの接続点間に接続される容量と、
を備えている、ことを特徴とする出力バッファ回路。 - 前記容量が配線間容量よりなる、ことを特徴とする請求項1乃至5のいずれか一に記載の出力バッファ回路。
- 前記配線間容量を規定する配線間隔を切り替えることで、前記容量の容量値が選択自在とされる、ことを特徴とする請求項6に記載の出力バッファ回路。
- 出力バッファ回路として、請求項1乃至7のいずれか一に記載の出力バッファ回路を備えたことを特徴とする半導体装置。
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