JP4430175B2

JP4430175B2 - デジタル制御出力ドライバ及びインピーダンス整合方法

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Publication number: JP4430175B2
Application number: JP31364199A
Authority: JP
Inventors: ジェラルド・エル・エッシュ・ジュニア
Original assignee: アバゴ・テクノロジーズ・ジェネラル・アイピー（シンガポール）プライベート・リミテッド
Priority date: 1998-11-04
Filing date: 1999-11-04
Publication date: 2010-03-10
Anticipated expiration: 2019-11-04
Also published as: JP2000151384A; US6118310A; EP0999643A1

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に、高速半導体素子のためのドライバ回路に関するものであり、とりわけ、可変出力インピーダンスを備える高速半導体素子のためのドライバ回路に関するものである。
【０００２】
【従来の技術】
最近の集積回路は、一般に、チップの形をとるようになっている。チップ内の集積回路は、信号パッドとして知られるチップの外側のメタライズ層を介して、チップの外界と通信を行う。チップ内から外界への通信の場合、「ドライバ回路」は、チップの外部の信号パッドを介して信号またはデータを駆動する。各種チップの信号パッドは、信号ラインによって互いに接続され、これによって、異なるチップ間の通信が可能になる。
【０００３】
チップの信号パッドは、さらに、チップのパッケージに接続され、そのパッケージは、さらに、別の集積回路チップまたは他の同様のデバイスまで延びるプリント回路基板の信号トレースに接続される。信号パッドからチップのパッケージを介して伝送ラインに至る電気的接続には、信号パッドからの信号の伝送を妨害する寄生抵抗、インダクタンス、及びキャパシタンスが含まれる。プリント回路基板の信号トレース自体にも、やはり、信号パッドからの信号送信機の質をそこなう抵抗、キャパシタンス、及びインダクタンスを含む、伝送ライン特性が含まれる。以上の全てが、ドライバ回路によって駆動されなければならない負荷に追加されることになる。
【０００４】
チップ間の信号相互接続に存在する寄生抵抗、インダクタンス、及びキャパシタンスのため、それらの信号相互接続を駆動するドライバ回路は、スイッチングが生じる場合（とりわけ、高速または低電力Ｉ／Ｏの場合）、過剰な電圧の変動を回避するように設計することが望ましい。過剰な電圧の変動は、リンギング（ringing）として知られている。リンギングは、回避しなければならないが、それにもかかわらず、最近の集積回路の高速要件を満たすため、スイッチングは、できるだけ速くしなければならない。
【０００５】
これまで、ＣＭＯＳドライバは、ＮＭＯＳ（及び／またはＰＭＯＳ）ＦＥＴを利用し、信号パッドをドライバの入力に対するクロック動作入力または静的入力に基づく電圧レベルまで駆動した。駆動ＮＭＯＳＦＥＴは、駆動される伝送ラインの状態に関係なく、チップ内からの入力に基づいてオン／オフされ、その状態に留まった。
【０００６】
集積回路の製造プロセスにおける固有のプロセス変動により、同じ機能の実施を意図した異なる集積回路を、「低速」、「公称」、または「高速」と分類することができる。集積回路の製造プロセス中に、いくつかのパラメータに変動が生じる。例えば、ドーピングレベル、ＦＥＴのチャネル長、トランジスタのゲート酸化物の厚さ、拡散抵抗、及び集積回路の他の特性が、製造プロセス中に変動する。換言すれば、２つの同一であると想定される集積回路は、それらの特性の全てにおいて変化する可能性がある。それらの特性が高速の場合に近づくにつれて、チップ内の多くの構成要素の抵抗は小さくなる。正反対の場合、それらの特性が、理想の場合からますます逸脱するにつれて、チップの性能が劣化し、とりわけ、チップ内の多くの構成要素の抵抗が増大することになるが、その状況は、低速の場合と呼ばれる。
【０００７】
また、電圧及び温度が変動すると、単一のチップが高速または低速であるかのような挙動を生じる可能性がある。例えば、集積回路の温度がその最高動作温度に近づくと、集積回路におけるＦＥＴの抵抗が増大する。集積回路が高速であるか、低速であるかに関係なく、有効に動作し、さらに、過剰な電圧の変動を回避することが可能な単一のドライバ回路を備えること望ましい。
【０００８】
従来のシステムでは、プロセスのパラメータによって、ＮＭＯＳＦＥＴ自体のインピーダンスが最小になり、相互接続インピーダンスが最大になる場合、過剰な電圧のオーバシュート及びアンダーシュートを最小限に抑えるため、信号の相互接続を駆動するＦＥＴのサイズは、制限された。しかし、このアプローチでは、プロセスのパラメータの変動によって、これらのインピーダンスが正反対の場合に移行した際、スイッチング速度が制限された。
【０００９】
このアプローチによって、システムタイミングにさらなる問題が生じた。それによって、スイッチングの遷移の時間的位置の不確実性が増大した。このため、システムの周波数が制限され、性能の劣化が生じた。
【００１０】
この問題に取り組む従来技術において既知のアプローチの１つは、ＣＭＯＳ出力ドライバに設定可能な出力駆動段を設けることである。図１には、こうした回路の１つが例示されている。この図には、設定可能な電流源２１（ＦＥＴ１２及び１３のインピーダンスを制御する働きをする）と、２つの出力駆動段２２が示されている。ＣＭＯＳ出力段（出力駆動段）２２は、容量的に終端された伝送ライン１７を駆動する。伝送ラインは、Ｚｏの特性インピーダンスを備えている。設定可能な電流源２１によって、ＣＭＯＳ出力駆動段の合成信号源インピーダンスが決まる。その合成信号源インピーダンスは、値Ｒｓｃ（充電中の信号源抵抗）と値Ｒｓｄ（放電中の信号源抵抗）に分割することが可能である。概して言えば、Ｒｓｃ及びＲｓｄが、互いに異なり、及び伝送ライン１７の特性インピーダンスＺｏと異なることが必要な特殊な状況が存在すると想像できるが、Ｒｓｃ及びＲｓｄが互いに等しく、伝送ライン１７の特性インピーダンスＺｏと等しいことが望ましい。
【００１１】
伝送ライン１７のもう一方の端部における容量性負荷１８に留意されたい。システムは、伝送ライン１７の終端における無効（及び無電力損失）不連続部（容量性負荷１８）からの反射電力を利用して、出力電圧を２倍にする周知の技法を用いることが可能である。完全に２倍にすることが望ましいが、ただし、出力駆動段２２及び２３の信号源インピーダンスに関して余分な関心を引くことになる、オーバシュートの付加（低すぎるＺｏにプラスして多重反射の害）または過剰な立ち上がり時間（高すぎるＺｏ及び付随する多重反射）を伴わなければという条件がつく。負荷がリアクタンスをもつ場合、Ｒｓｃを介した充電によって放出される電力が、Ｚｏを介して送り出され、反射されて（及び、負荷における電圧が２倍になり）、Ｚｏを介して戻され、さらに、依然としてオンのＲｓｃによる放電によって、再反射を生じることなく、吸収されるという点に留意されたい。同様のシーケンスの事象が、Ｒｓｄが関与する放電の場合にも生じる。（もちろん、全て、Ｒｓｃ＝Ｚｏ＝Ｒｓｄと仮定した場合である）。反射を伴わない、負荷に対する真の電力伝達を予測した終端抵抗が存在する状況であっても、出力駆動段の信号源インピーダンスの制御は、やはり重要である。
【００１２】
ＣＭＯＳデバイスの動作を理解するため、図示のように接続された４つのＣＭＯＳデバイス１２、１３、１４、及び１５を含む出力駆動段２２について考察する。デバイス１４及び１５は、そのＺｏがＲｓｃ（プルアップ中）及びＲｓｄ（プルダウン中）によって整合させられる、伝送ライン１７を駆動する出力端子１６において、それぞれ、プルアップ（ＤＶ_DDまで充電）及びプルダウン（ＤＧｎｄまで放電）するためのスイッチの働きをする。もちろん、スイッチングデバイス（ＣＭＯＳデバイス）１４及び１５は、所望の出力波形に従って、適切な交番でオン／オフに駆動され、デバイス１４及び１５の両方をトライステート出力端子１６に対してオフにすることができるが、両方のデバイスが同時にオンになることはない。これに関して、ドライバ回路３２及び３４は、スイッチングデバイス１４及び１５をＯＮ／ＯＦＦするために設けられている。一般に、既知のように、一方のドライバ回路３２は、出力信号を低値から高値に駆動するように、ＦＥＴ１４を制御する働きをし、もう一方のドライバ回路３４は、出力信号を高値から低値に駆動するように、ＦＥＴ１５を制御する働きをする。
【００１３】
デバイス１３は、デバイス１４の極めて低いオン抵抗との組み合わせによって、Ｒｓｃを生じる設定可能な値の抵抗の働きをする。同様に、デバイス１２は、デバイス１５の比較的低いオン抵抗との組み合わせによって、Ｒｓｄを生じる設定可能な値の抵抗の働きをする。デバイス１３の抵抗は、電圧ＰＧａｔｅ２０の値によって制御され、同様に、デバイス１２の抵抗は、電圧ＮＧａｔｅ１９の値によって決まる。次に、Ｐ形デバイス１３及びＮ形デバイス１２が、ほぼ等しい相互コンダクタンスを備えているものと仮定すると、信号ＮＧａｔｅ１９及びＰＧａｔｅ２０は、（１）外部から変化させて、プロセス変動にもかかわらず、Ｚｏの適正な広い範囲にわたってＲｓｃ及びＲｓｄを調整できるように、（２）共に変化して、ＮＧａｔｅがＤＧｎｄからＤＶ_DDへと上昇するにつれて、ＰＧＡＥＴが、相応じて、ＤＶ_DDからＤＧｎｄへと低下するように、（３）自動調整で、温度の影響を補償するように制御される。本発明の譲受人に譲渡された米国特許第５，５８１，１９７号には、これらの目的を実現するための１つの方法及び回路についての記載があり、参照によって、そっくりそのまま本明細書に組み込まれている。上述の回路要素は、プロセス及び温度の変動に対して、出力インピーダンスを有効に変化させるが、回路の性能は、比較的わずかな量のノイズによってさえ、かなりの（悪）影響を受ける可能性のあることが明らかになった。
【００１４】
【発明が解決しようとする課題】
従って、プロセス、電圧、及び温度（ＰＶＴ）に対して出力駆動段の出力インピーダンスを有効に変化させ、ノイズの悪影響をより受けにくい、改良された出力駆動段を提供することが望まれる。とりわけ、その出力インピーダンスが、プロセス、温度、及び電圧に対して変化する際、基板のトレースインピーダンスに正確に整合するように、前記出力インピーダンスを有効に変化させることが可能な、改良された出力駆動段を提供することが望まれる。
【００１５】
【課題を解決するための手段】
本発明のいくつかの目的、利点、及び新規な特徴については、後続の説明において部分的に記述されている。当該技術者であれば、下記説明を検討することによって明らかになり、または本発明を実施することによって知ることになるであろう。本発明の目的及び利点は、特許請求の範囲に詳細に示された手段及び組み合わせによって実現し、得ることが可能である。
【００１６】
前記利点及び新規な特徴を実現するため、本発明は、一般に、半導体素子の信号パッドを介して信号を駆動するための可変インピーダンス出力ドライバを目指している。本発明の態様の１つによれば、出力ドライバには、電気的に並列に接続された複数のｐチャネル電界効果トランジスタ（ＰＦＥＴ）が含まれる。複数のＰＦＥＴのそれぞれのソースノードは、電気的に互いに接続され、複数のＰＦＥＴのそれぞれのドレインノードは、電気的に互いに接続される。ドライバには、さらに、電気的に並列に接続された複数のｎチャネル電界効果トランジスタ（ＮＦＥＴ）も含まれる。複数のＮＦＥＴのそれぞれのソースノードは、電気的に互いに接続され、複数のＮＦＥＴのそれぞれのドレインノードは、電気的に互いに接続される。さらに、複数のＰＦＥＴのドレインノードは、複数のＮＦＥＴのそれぞれのソースノードと電気的に接続され、さらに、信号パッドと（好適には、ＥＳＤ抵抗器を介して）電気的に結合される。複数のＰＦＥＴの第１のＰＦＥＴは、プルアッププリドライバ回路の出力によって駆動されるゲートノードを備えており、複数のＮＦＥＴの第１のＮＦＥＴは、プルダウンプリドライバ回路の出力によって駆動されるゲートノードを備える。しかし、残りのＰＦＥＴ及びＮＦＥＴには、制御回路から出力される較正ワードによって制御されるに従って、プルアッププリドライバ回路及びプルダウンプリドライバ回路によって駆動されるゲートノードを備える。
【００１７】
本発明の新規の態様によれば、ＰＦＥＴ及びＮＦＥＴは、ＰＦＥＴ及びＮＦＥＴのうちの選択された互いに異なるそれぞれを選択的にオン／オフして、ドライバ回路の有効出力インピーダンスを制御可能に変化させるように制御される。この機能を容易にするため、複数のＰＦＥＴのチャネル幅は、サイズが可変である。チャネル幅のサイズは、幅寸法が漸進的に１／２に変化するのが望ましい。好適には全部で８つのＰＦＥＴ及び８つのＮＦＥＴが設けられているので（他の数のＰＦＥＴ及びＮＦＥＴを用いることも可能であるが）、単一のデジタル制御バイトを用いて、回路の出力インピーダンスを制御することが可能である。ＰＦＥＴ及びＮＦＥＴは、出力インピーダンスが、広範囲のプロセス、電圧、及び温度（ＰＶＴ）条件にわたってほぼ一定になるように制御されるのが望ましい。
【００１８】
本発明のもう１つの態様によれば、半導体素子の信号パッドを介して信号を駆動するため、可変インピーダンス出力ドライバが設けられる。ドライバには、信号パッドに対する出力信号を低状態から高状態に駆動するように構成されたプルアッププリドライバ回路と、信号パッドに対する出力信号を高状態から低状態に駆動するように構成されたプルダウンプリドライバ回路が含まれる。さらに、ドライバ回路には、信号パッドと、プルアッププリドライバ回路及びプルダウンプリドライバ回路の両方との間に挿入された電界効果トランジスタ（ＦＥＴ）回路網も含まれる。最後に、ドライバ回路には、ＦＥＴ回路網に入力される複数の出力信号を有するインピーダンス制御回路が含まれ、それによってインピーダンス制御回路の出力信号が、出力ドライバの出力インピーダンスを制御可能に変化させる働きをする。
【００１９】
本発明のさらにもう１つの態様によれば、半導体素子の信号パッドを介して信号を駆動するように構成された出力ドライバ回路の出力インピーダンスを制御可能に変化させるための方法が提供される。この態様によれば、この方法には、プルアップＦＥＴの出力の両端に電気的に並列に接続された複数のｐチャネル電界効果トランジスタ（ＰＦＥＴ）を設けるステップと、プルダウンＦＥＴの出力の両端に電気的に並列に接続された複数のｎチャネル電界効果トランジスタ（ＮＦＥＴ）を設けるステップが含まれており、プルアップＦＥＴのドレインノードは、プルダウンＦＥＴのソースノードに電気的に接続され、プルダウンＦＥＴのソースノードは、信号パッドに電気的に結合される。この方法には、さらに、複数のＰＦＥＴ及びＮＦＥＴのゲートノードに対して複数の電気信号を加えて、複数の電気信号の集合的状態によって、出力ドライバの出力インピーダンスを制御可能に変化させるステップも含まれる。
【００２０】
本発明には、多くの利点があるが、本発明の主要な利点は、広いＰＶＴ範囲にわたって、ほぼ一定した、正確な出力抵抗が提供されるという点にある。本発明の他の特徴及び利点については、下記の図面及び詳細な説明を検討すれば、当該技術者には明らかになるであろう。こうしたその他の特徴及び利点のすべては、本発明の範囲内に含まれるものと意図されている。
【００２１】
【発明の実施の形態】
以上で本発明の概要を述べたが、次に、図面によって示されるような本発明の説明について詳細に言及することにする。本発明の説明は、これらの図面に関連して行われるが、それによって開示される実施態様に制限することを意図したものではない。それどころか、特許請求の範囲によって定義されるように本発明の思想及び範囲内に含まれる全ての代替案、修正案、及び等価物を包含するように意図されている。
【００２２】
次に、図面を参照して、図２に言及する。図２は制御可能な可変出力インピーダンスを備えたドライバ回路を示すブロック図であり、図１に示す従来技術によるものに改良を加えている。すなわち、ドライバ回路には、プルアッププリドライバ回路１３２と、プルダウンプリドライバ回路１３４が含まれる。既知のように、プルアッププリドライバ回路要素は、出力値を低状態から高状態に（例えば、論理０から論理１に）駆動する働きをし、プルダウンプリドライバ回路要素１３４は、出力値を高状態から低状態に駆動する働きをする。ＮＦＥＴ１１４及び１１５は、それぞれ、プルアッププリドライバ回路１３２及びプルダウンプリドライバ回路１３４の出力によって駆動される。ドライバ回路の出力は、ＮＦＥＴ１１４のドレインノードとＮＦＥＴ１１５のソースノードとの間における電気的接続点である、ライン１０２において認められる値である。図３に関連してさらに後述するように、ＦＥＴ回路網１００は、信号ライン１０２とドライバパッドの間に挿入される。ＦＥＴ回路網１００によって、ドライバ回路の出力インピーダンスを変化させて、基板のトレースインピーダンスと整合させる働きをする、制御可能な可変インピーダンスが与えられる。ＦＥＴ回路網１００によって与えられるインピーダンスは、制御回路（制御ブロック）１１０によって制御される。ＦＥＴ回路網の出力は、導体１０４を介してドライバパッドに経路指定される。
【００２３】
ＦＥＴ回路網１００の構成及び動作についてさらに詳述するため、次に、この回路要素をより詳細に示した図３を参照する。特に、ＦＥＴ回路網１００は、信号ライン１０２、１０４、及び制御回路１１０に関連して示されている。ＦＥＴ回路網には、電気的に並列に接続された複数のＮＦＥＴデバイス１１１、１１２、１１３、１１４、１１５、及び１１６が含まれる。ＮＦＥＴ１１１〜１１６は、それぞれ、ＮＦＥＴデバイスのコンダクタンス（従って、抵抗）を決めるチャネル幅によって形成される。オンになると、各ＮＦＥＴは、ライン１０２からライン１０４に電圧を伝える。ＮＦＥＴデバイス１１１〜１１６の２つ以上がオンになると、抵抗器のような働きをして、並列に結合し、より小さい抵抗を提供する。こうして、ドライバ回路の出力インピーダンスが変化する。ＮＦＥＴデバイス１１１〜１１６は、チャネル幅が漸減するように、とりわけ、チャネル幅が１／２に減少するように設計されることが望ましい。従って、例えば、ＮＦＥＴ１１１のチャネル幅をある値Ｘとし、ＮＦＥＴ１１２のチャネル幅を約１／２Ｘとし、ＮＦＥＴ１１３のチャネル幅を約１／４Ｘとし、．．．以下同様にすることが可能である。従って、制御ブロック１１０の集合的出力は、ＮＦＥＴデバイス１１１〜１１６のうち選択されたデバイスをオンにすることにより、ドライバ回路の出力インピーダンスを正確に制御するデジタル制御ワードの働きをすることが可能である。制御ブロック１１０の回路要素または論理回路が、プロセス、電圧、及び温度（ＰＶＴ）によって決まるのは明らかであるが、ここで説明を行う必要はない。ＦＥＴ回路網１００は、少なくとも１つの経路が、必ずオンになり、信号が、信号ライン１０２から信号ライン１０４、従って、信号経路に通るのを可能にするように設計されている。
【００２４】
図２及び図３の回路要素によって、ドライバ回路の出力インピーダンスを制御可能に変化させるための有効な手段が提供されるが、それにもかかわらず、いくつかの欠点がある。第１に、回路要素の適正な動作は、ドライバの供給電圧が、ＮＦＥＴのターンオン電圧の少なくとも２倍になるものと想定している。そうでなければ、適正な動作は行われない。さらに、コア論理レベルがドライバ供給電圧（ＤＶ_DD）に等しい環境では、ライン１０２（図２）における信号値は、実際には、ＦＥＴデバイス１１４及び１１５の両端におけるターンオン電圧の合計に等しい電圧降下のため、高の論理出力より低くなる。従って、代替の解決策が所望される。
【００２５】
次に、本発明のドライバ回路を例示したブロック図である図４を参照する。従来技術によるシステムの回路と同様、本発明のドライバ回路は、プルアッププリドライバ回路２３２及びプルダウンプリドライバ回路２３４を備えたドライバ回路環境において動作する。これらの回路は、ドライバに対して（または、トライステートに対して）それぞれ、出力信号を低状態から高状態に、及び高状態から低状態に駆動する働きをする。回路２３２及び２３４の出力２０４及び２０６は、本発明に従って構成された出力ＦＥＴ回路網２００に送られる。図４に示すように、出力ＦＥＴ回路網２００の出力２０９は、信号パッドに送られる。また、インピーダンス制御回路２５０は、較正ワードの形をとる制御信号２０８ａ及び２０８ｂを発生する。後述する態様において、その制御信号２０８ａ及び２０８ｂを用いて、出力ＦＥＴ回路網２００の動作を制御する。
【００２６】
本発明に従って構成された出力ドライバ回路の一般的な回路ブロックについて列挙したが、次に、本発明に従って構成された出力ＦＥＴ回路網２００の好適な実施態様を詳細に例示した図５を参照する。要するに、ＦＥＴ回路網２００には、各ＰＦＥＴのソースノードが他のソースノードと電気的に接続され、各ＰＦＥＴのドレインノードが他のドレインノードと電気的に接続されるように、電気的に並列に接続されたＰＦＥＴのアレイ２１０が含まれる。回路網２００には、さらに、ソースノードが、互いに電気的に接続され、さらにＰＦＥＴアレイ２１０のドレインノードと電気的に接続され、ドレインノードが、互いに電気的に接続されるように、電気的に接続されたＮチャネル電界効果トランジスタ（ＮＦＥＴ）のアレイ２２０も含まれる。
【００２７】
好適な実施態様によれば、ＰＦＥＴアレイ２１０には、９つのＰＦＥＴデバイス２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８、及び２１９が含まれる。これら各ＰＦＥＴデバイスのソースノードは、電位がＤＶ_DDの共通信号ライン２０１によって互いに電気的に接続される。同様に、ＮＦＥＴデバイスアレイ２２０には、９つのＮＦＥＴデバイス２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８、及び２２９が含まれる。さらに、駆動されていない出力を軽くプルダウンして、浮動しないようにするため（ＣＭＯＳデバイスにおいて、フローチング入力は望ましくないので）、出力にＮＦＥＴデバイス２３０を設けることが可能である。複数のＮＦＥＴデバイスのそれぞれのドレインノードは、電位がＤＧｎｄのライン２０３によって互いに電気的に接続される。
【００２８】
ＰＦＥＴアレイ２１０には、プルアッププリドライバ回路２３２の出力２０４によって直接駆動される第１のＰＦＥＴ２１１が含まれる。同様に、ＮＦＥＴアレイ２２０には、プルダウンプリドライバ回路２３４の出力２０６によって駆動される第１のＮＦＥＴデバイス２２１が含まれる。２つのアレイにおけるＰＦＥＴ及びＮＦＥＴの残りは、ラベルＰＵ［７：０］及びＰＤ［７：０］によって表示された、バス２０８ａ及び２０８ｂで供給される制御信号によって駆動される。図６に関連して例示され、説明されるように、ライン２０８ａ及びライン２０８ｂで供給される制御信号によって、アレイ２１０及び２２０の個々のＰＦＥＴ及びＮＦＥＴデバイスを選択的にオン／オフして、ドライバ回路の出力インピーダンスを有効に変化させるために用いられる、デジタル制御ワードが生成される。
【００２９】
好適な実施態様によれば、２つのアレイにおけるＰＦＥＴ及びＮＦＥＴのそれぞれのチャネル幅は、その値の有効な２進数重み付けを提供するため、漸進的に１／２に減少するように設計されている。従って、例えば、ＰＦＥＴ２１２のチャネル幅がＸで、ＰＦＥＴ２１２のコンダクタンスがＧの場合、ＰＦＥＴ２１３のチャネル幅が、１／２Ｘになると、ＰＦＥＴ２１３のコンダクタンスは０．５Ｇになる。
【００３０】
従って、本発明の好適な実施態様に従って、図５に例示されたそれぞれのトランジスタの物理的サイズ（図示の通りの）を指定する表１が、以下で示されている。しかし、当然明らかなように、本発明は表に記載の値に制限されるものではなく、この表は、本発明の望ましい実施態様を十分に開示するためだけに作成されたものである。
【００３１】
【表１】

【００３２】
本発明の概念及び教示に一致するように、さまざまな方法で制御回路要素２５０（図４）を実施することが可能である。本発明の概念の目的にとって重要なのは、制御回路２５０が、ＦＥＴアレイ２００内の個々のＰＦＥＴ及びＮＦＥＴの状態を制御して、ドライバ回路の出力インピーダンスを変化させる。それにより出力抵抗がプロセス、電圧、及び温度の全範囲にわたってほぼ一定に留まるようにすることである。この一般的な目的を達成するため、さまざまな構成及び回路を実施することが可能であるが、図６には、こうした回路が１つだけしか示されていない。
【００３３】
次に図６を参照すると、出力ドライバのインピーダンスのグループが外部抵抗と整合するように、または外部抵抗のある倍数になるように設定するために用いることが可能な、２組の制御信号（１つはプルアップトランジスタ用で、１つはプルダウントランジスタ用）が生じる。通常動作中、較正ドライバのＰＦＥＴアレイ２１０には、電流が流れる。ＰＦＥＴアレイ２１０の各トランジスタは、公称では、デジタル式に制御される出力ドライバのプルアップＰＦＥＴアレイにおける各トランジスタのサイズに同等である。電流は、正の電源ＤＶ_DD（クリーンである、または汚れている可能性がある）から、ＰＦＥＴアレイ２１０を通り、静電放電（ＥＳＤ）保護抵抗器２４２を通り、パッド２４１から出て、外部抵抗器（不図示）を通り、アースに流れる。
【００３４】
ＰＦＥＴアレイ２１０及びＥＳＤ保護抵抗器２４２のインピーダンスは、外部抵抗器と共に分圧器を形成し、パッド２４１のノードにおける正の供給電圧を分圧する。このノードは、アナログ比較器２６０の反転端子に対する入力である。アナログ比較器２６０の非反転入力は、抵抗器２６２及び２６４によって形成される分圧器に接続される。抵抗器２６２及び２６４は、オンチップ抵抗器とすることが可能であり、正の電源と負の電源の間に直列に接続される。正の電源と負の電源の間にある中間のノードが、アナログ比較器２６０の非反転入力に接続される。実施態様の１つでは、抵抗器２６２及び２６４が、同じ値であり、従って、アナログ比較器２６０の非反転入力における電圧はＶＤＤ／２になる。アナログ比較器２６０の出力は、デジタルアップ／ダウンカウンタ２６６のＤＩＲ入力に接続されて、アップ／ダウンカウンタ２６６がカウントする方向を制御する。アップ／ダウンカウンタ２６６は、その最高出力からその最低出力に、及びその最低出力から最高出力にぐるりと一回転することがないように、飽和カウンタとすることが可能である。アップ／ダウンカウンタ２６６は、クロック入力ＣＬＫのストローブ時に、ＤＩＲの状態に従ってその出力の２進値をインクリメントまたはデクリメントする。アップ／ダウンカウンタ２６６の出力は、信号ＰＵ［７：０］を発生し、そのそれぞれが、プリドライバ回路を制御し／イネーブルにして、ＰＦＥＴアレイ２１０のトランジスタの１つのゲートを駆動するために用いられる。好適な実施態様の場合、前述のように、ＰＦＥＴアレイ２１０における各トランジスタのサイズは、そのゲートに接続されたＰＵ［７：０］のビットの重要度に対応するようにスケーリングが施される。例えば、Ｐ［Ｎ］が、コンダクタンスがＧのＦＥＴを制御する場合、Ｐ［Ｎ＋１］は、コンダクタンスが２ＧのＦＥＴを制御することになる。
【００３５】
比較器２６０の反転入力が、アナログ比較器２６０の非反転入力より高い場合、アップ／ダウンカウンタ２６６は、カウントダウンする。これによって、ＰＦＥＴアレイ２１０のトランジスタのより多くがオフになり、ＰＦＥＴアレイ２１０のインピーダンスが増大する。比較器２６０の反転入力が、アナログ比較器２６０の非反転入力より低い場合、アップ／ダウンカウンタ２６６は、カウントアップし、ＰＦＥＴアレイ２１０のトランジスタのより多くがオンになり、ＰＦＥＴアレイ２１０のインピーダンスが減少する。ＰＦＥＴアレイ２１０及びＥＳＤ保護抵抗器２４２のインピーダンスが、外部抵抗器の抵抗値にほぼ整合すると、このフィードバックシステムは、安定化する。
【００３６】
アナログ比較器２７４に対する入力は、比較器２６０の入力と同様に発生する。アナログ比較器２７４の出力は、アップ／ダウンカウンタ２８６のＤＩＲ入力に接続される。アップ／ダウンカウンタ２８６の出力信号は、信号ＰＤ［７：０］に接続される。これらの信号は、プリドライバ回路を制御し／イネーブルにして、ＮＦＥＴアレイ２２０のトランジスタのゲートを駆動するために用いられる。比較器２７４の反転入力が、アナログ比較器２７４の非反転入力より低い場合、アップ／ダウンカウンタ２８６は、カウントダウンし、ＮＦＥＴアレイ２２０のトランジスタのより多くがオフになり、ＮＦＥＴアレイ２２０のインピーダンスが増大する。比較器２７４の反転入力が、アナログ比較器２７４の非反転入力より高い場合、アップ／ダウンカウンタ２８６は、カウントアップし、ＮＦＥＴアレイ２２０のトランジスタのより多くがオンになり、ＮＦＥＴアレイ１３０のインピーダンスが減少する。
【００３７】
やはり、前述のように、図６の回路は、ただ単に、ＦＥＴアレイ２００の制御入力をいかに発生することが可能かを例証するものとして示されているだけである。これらの信号の特定の発生方法は、本発明に対する制限をなすものではなく、従って、本明細書でこれ以上詳述する必要はない。しかし、図６の回路によって、該システムが、較正制御ワードを、従って、出力ドライバの出力インピーダンスを絶えず更新する（比較器及びアップ／ダウンカウンタを介して）ことが可能になるのは明らかである。
【００３８】
より一般的には、図６の較正回路要素は、外部精密抵抗器のインピーダンスまたはその倍数と整合するために、全ての出力ドライバのＰＦＥＴインピーダンスを設定するように設計される。通常の動作中、データまたはクロック出力ドライバと同等のサイズのＰＦＥＴアレイには、電流が流れる。電流は、基板上のＩ／Ｏパッド２４１を通って、ＧＮＤに接続された外部抵抗器に流れる。この電流経路によって、分圧器が形成されるが、この場合、２つの抵抗はドライバの出力抵抗と外部抵抗器である。パッドは、差動増幅器２６０の端子に対する入力２０３の働きをする。増幅器２６０のもう一方の端子は、Ｖ_DD／２である。差動増幅器に対する入力電圧間の差は、ドライバの出力抵抗と外部抵抗器の間で抵抗の不整合として感知される。デルタ電圧によって、差動増幅器の出力が、アップ／ダウンカウンタ２６６にその出力をインクリメント／デクリメントするように設定する。クロックエッジを受信すると、アップ／ダウンカウンタは、新たな２進カウントＰＵ［ｎ：０］（ｎビットカウンタの場合）を駆動する。この較正ワードは、較正回路要素のプルアップドライバによって利用され、他のドライバに分配される。ＰＵ［ｎ：０］における増分２進変化によって、較正ドライバに増分の抵抗変化が生じる。較正ドライバは、新たな較正ワードを備えているので、新たな出力抵抗を備えている。較正プロセスが継続され、通常のチップ動作にとって透過的であるのは明らかである。
【００３９】
図６の較正回路要素は、さらに、外部精密抵抗器のインピーダンスまたはその倍数と整合するために全ての出力ドライバのＮＦＥＴインピーダンスを、設定するように設計される。通常の動作中、データまたはクロック出力ドライバと同等のサイズのＮＦＥＴアレイには、電流が流れる。電流は、基板上のＩ／Ｏパッド２４１を通って、Ｖ_ＤＤに接続された外部抵抗器に流れる。この電流経路によって、ドライバの出力抵抗と外部抵抗器の間に分圧器が形成される。パッドは、差動増幅器２７４の端子に対する入力２０１の働きをする。増幅器２７４のもう一方の端子は、Ｖ_ＤＤ／２である。差動増幅器に対する入力電圧間の差は、ドライバの出力抵抗と外部抵抗器の間で抵抗の不整合として感知される。デルタ電圧によって、差動増幅器の出力が、アップ／ダウンカウンタ２８６にその出力をインクリメント／デクリメントするように設定する。クロックエッジを受信すると、アップ／ダウンカウンタは、新たな２進カウントＰＤ［ｎ：０］を駆動する。この較正ワードは、較正回路要素のプルダウンドライバによって利用され、他のドライバに分配される。ＰＤ［ｎ：０］における増分２進変化によって、較正ドライバに増分の抵抗変化が生じる。較正ドライバは、新たな較正ワードを備えているので、新たな出力抵抗を備えている。較正プロセスが継続され、通常のチップ動作にとって透過的である。
【００４０】
以上の説明は、例証及び解説を目的として提示されたものである。本発明を余すところなく説明しようとか、開示の形態そのままに制限しようとするものではない。以上の教示に鑑みて、明白な修正または変更が可能である。例えば、較正ワード２０８ａ及び２０８ｂ（本明細書では、８ビットワードとして例示されている）は、さまざまなサイズが可能であり、８ビット未満とすることも、または、８ビットを超えることも可能であることが理解されよう。
【００４１】
論述した実施態様は、本発明の原理、及びその実際の応用例の最良な例証を提示することによって、当該技術者が、企図される特定の用途に適するように、さまざまな実施態様において、さまざまな修正を施して、本発明を利用できるようにするために、選択され解説された。こうした全ての修正及び変更は、公正かつ合法的に権利を与えられる範囲に従って解釈される場合、特許請求の範囲によって決まる本発明の範囲内に含まれる。
【００４２】
以下においては、本発明の種々の構成用件の組み合わせからなる例示的な実施態様を示す。
１．半導体素子の信号パッド（241）を介して信号を駆動する可変インピーダンス出力ドライバ（200）であって、
電気的に並列に接続された複数のｐチャネル電界効果トランジスタ（ＰＦＥＴ）（210）であって、該複数のＰＦＥＴ（211〜219）のそれぞれのソースノードが互いに電気的に接続され、前記複数のＰＦＥＴ（211〜219）のそれぞれのドレインノードが互いに電気的に接続される、前記複数のｐチャネル電界効果トランジスタ（ＰＦＥＴ）（210）と、
電気的に並列に接続された複数のｎチャネル電界効果トランジスタ（ＮＦＥＴ）（220）であって、該複数のＮＦＥＴ（221〜229）のそれぞれのソースノードが互いに電気的に接続され、前記複数のＮＦＥＴ（221〜229）のそれぞれのドレインノードが電気的に接続されており、前記複数のＰＦＥＴ（211〜219）のそれぞれのドレインノードが、前記複数のＮＦＥＴ（221〜229）のそれぞれのソースノードに電気的に接続されて、更に信号パッド（241）に電気的に接続されている、前記複数のｎチャネル電界効果トランジスタ（ＮＦＥＴ）（220）とが含まれており、
前記複数のＰＦＥＴ（211〜219）の第１のＰＦＥＴ（211）が、プルアッププリドライバ回路（232）の出力によって駆動されるゲートノードを備えており、前記複数のＮＦＥＴ（221〜229）の第１のＮＦＥＴ（221）が、プルダウンプリドライバ回路（234）の出力によって駆動されるゲートノードを備えており、残りのＰＦＥＴ及びＮＦＥＴが、それぞれ、制御回路（250）によって生成される較正ワードによって制御されるに従って、前記プルアップ及びプルダウンプリドライバ回路（232,234）によって駆動されるゲートノードを備えている、
ドライバ。
２．前記複数のＰＦＥＴ（211〜219）のサイズが可変である、上記１のドライバ。
３．前記複数のＰＦＥＴ（211〜219）のサイズは、前記第１のＰＦＥＴ（211）を除いて幅寸法が漸進的に小さくなるようになっている、上記２のドライバ。
４．前記複数のＰＦＥＴ（211〜219）のサイズは、前記第１のＰＦＥＴ（211）を除いて幅寸法が漸進的に１／２に変化する、上記２のドライバ。
５．前記複数のＮＦＥＴ（221〜229）のサイズが可変である、上記１のドライバ。
６．前記複数のＮＦＥＴ（221〜229）のサイズは、前記第１のＮＦＥＴ（221）を除いて幅寸法が漸進的に小さくなるようになっている、上記５のドライバ。
７．前記複数のＮＦＥＴ（221〜229）のサイズは、前記第１のＮＦＥＴ（221）を除いて幅寸法が漸進的に１／２に変化する、上記６のドライバ。
８．前記信号パッドと、前記複数のＰＦＥＴ（211〜219）のドレインノード及び前記複数のＮＦＥＴ（221〜229）のソースノードの共通接続部との間に、電気的に直列に配置された抵抗器（242）を更に含む、上記１のドライバ。
９．半導体素子の信号パッド（241）を介して信号を駆動する可変インピーダンス出力ドライバ（200）であって、
前記信号パッド（241）に対する出力信号を低状態から高状態に駆動するように構成されたプルアッププリドライバ回路（232）と、
前記信号パッド（241）に対する出力信号を高状態から低状態に駆動するように構成されたプルダウンプリドライバ回路（234）と、
前記信号パッド（241）と、前記プルアッププリドライバ回路（232）及び前記プルダウンプリドライバ回路（234）の両方との間に挿入された電界効果トランジスタ（ＦＥＴ）回路網と、
前記ＦＥＴ回路網に入力される複数の出力信号（208a,208b）を有するインピーダンス制御回路（250）とが含まれており、それによって前記インピーダンス制御回路の出力信号（208a,208b）が、前記出力ドライバ（200）の出力インピーダンスを制御可能に変化させる働きをする、
ドライバ。
１０．前記ＦＥＴ回路網に、電気的に並列に接続された複数のｐチャネル電界効果トランジスタ（ＦＥＴ）（210）が含まれており、前記複数のＰＦＥＴ（211〜219）のそれぞれのソースノードが、互いに電気的に接続され、前記複数のＰＦＥＴ（211〜219）のそれぞれのドレインノードが、互いに電気的に接続されている、上記９のドライバ。
【００４３】
【発明の効果】
本発明により、プロセス、電圧、及び温度（ＰＶＴ）に対して出力駆動段の出力インピーダンスを有効に変化させ、ノイズの悪影響を受けにくい、改良された出力駆動段が提供される。特に、その出力インピーダンスが、プロセス、電圧、及び温度に対して変化する際、基板のトレースインピーダンスに正確に整合するように、前記出力インピーダンスを有効に変化させることが可能な、改良された出力駆動段が提供される。
【図面の簡単な説明】
【図１】従来技術において既知の可変出力インピーダンスを備えたドライバ回路の概略図である。
【図２】デジタル式に制御される可変出力インピーダンスを備えたドライバ回路の実施態様の１つを例示するブロック図である。
【図３】図２のブロック図の一部に関する概略図である。
【図４】本発明に従って構成された、デジタル式に制御される可変出力インピーダンスを備えたドライバ回路を例示するブロック図である。
【図５】図４のブロック図のＦＥＴ回路網の部分に関する概略図である。
【図６】図４のブロック図に例示された、考えられるインピーダンス制御回路の一部に関する概略図である。
【符号の説明】
200 出力ＦＥＴ回路網
208a、208b 出力信号
210 ＰＦＥＴのアレイ
211〜219 ＰＦＥＴ
220 ＮＦＥＴのアレイ
221〜229 ＮＦＥＴ
232 プルアッププリドライバ回路
234 プルダウンプリドライバ回路
241 信号パッド
250 制御回路

Claims

半導体素子の信号パッド（241）を介して信号を駆動する可変インピーダンス出力ドライバ（200）であって、
該出力ドライバ（200）が、
前記信号パッド（241）に対する出力信号を低状態から高状態に駆動するように構成されたプルアッププリドライバ回路（232）と、
前記信号パッド（241）に対する出力信号を高状態から低状態に駆動するように構成されたプルダウンプリドライバ回路（234）と、
前記信号パッド（241）と前記プルアッププリドライバ回路（232）との間に、各々が互いに電気的に並列に配置された第１の複数の電界効果トランジスタ（ＦＥＴ）と、前記信号パッド（241）と前記プルダウンプリドライバ回路（234）との間に、各々が互いに電気的に並列に配置された第２の複数の電界効果トランジスタ（ＦＥＴ）とからなる電界効果トランジスタ（ＦＥＴ）回路網と、
前記出力ドライバ（200）の出力インピーダンスを制御するための２組の２進カウント値（208a、208b）を生成し、一方の組の２進カウント値（208ａ）を前記プルアッププリドライバ回路（232）に、他方の組の２進カウント値（208b）を前記プルダウンプリドライバ回路（234）に送るインピーダンス制御回路（250）
を備え、
前記第１の複数のＦＥＴの各々は互いに幅寸法が異なり、前記第２の複数のＦＥＴの各々は互いに幅寸法が異なり、
前記第１の組の２進カウント値（208ａ）は前記プルアッププリドライバ回路（232）を介して前記第１の複数の電界効果トランジスタ（ＦＥＴ）に送られ、前記第２の組の２進カウント値（208b）は前記プルダウンプリドライバ回路（234）を介して前記第２の複数の電界効果トランジスタ（ＦＥＴ）に送られ、
前記第１の複数のＦＥＴのうちの少なくとも２以上のＦＥＴの各々が前記第１の組の２進カウント値のそれぞれのビット位置に対応付けられており、前記第２の複数のＦＥＴのうちの少なくとも２以上のＦＥＴの各々が、前記第２の組の２進カウント値のそれぞれのビット位置に対応付けられており、これらの対応付けは、前記第１及び第２の組の２進カウント値の各組について、各組を構成するビット列の上位ビット位置から下位ビット位置に向かうにしたがって、各ビット位置に対応付けられた前記第１及び第２の複数のＦＥＴの各ＦＥＴの幅寸法が漸進的に小さくなるようにされており、

前記インピーダンス制御回路（250）が、
前記信号パッド（241）上の電圧と第１の電圧とを比較する第１の差動増幅器（260）と、
前記信号パッド（241）上の電圧と第２の電圧とを比較する第２の差動増幅器（274）と、
前記第１の差動増幅器（260）の比較結果にしたがって、前記第１の組の２進カウント値のカウントアップ及びカウントダウンを行う第１のデジタルアップ／ダウンカウンタ（266）と、
前記第２の差動増幅器（274）の比較結果にしたがって、前記第２の組の２進カウント値のカウントアップ及びカウントダウンを行う第２のデジタルアップ／ダウンカウンタ（286）
を備え、
前記第１及び第２の組の２進カウント値のそれぞれのビット位置に対応付けられた前記ＦＥＴの各々は、前記第１及び第２の組の２進カウント値のうちの対応するビット位置のビットが前記第１及び第２のデジタルアップ／ダウンカウンタ（266、286）の前記カウントアップまたはカウントダウンによって１または０に設定されるのに応じてオンまたはオフにされる、可変インピーダンス出力ドライバ。
前記第１の複数のＦＥＴの各々がｐチャネル電界効果トランジスタ（ＰＦＥＴ）（211-219）であり、この複数のＰＦＥＴ（211-219）のそれぞれのソースノードが互いに電気的に接続され、該複数のＰＦＥＴ（211〜219）のそれぞれのドレインノードが互いに電気的に接続される、請求項１の可変インピーダンス出力ドライバ。
前記第２の複数のＦＥＴの各々がｎチャネル電界効果トランジスタ（ＮＦＥＴ）（221〜229）であり、この複数のＮＦＥＴ（221〜229）のそれぞれのソースノードが互いに電気的に接続され、該複数のＮＦＥＴ（221〜229）のそれぞれのドレインノードが互いに電気的に接続され、前記複数のＰＦＥＴ（211〜219）のそれぞれのドレインノードが、前記複数のＮＦＥＴ（221〜229）のそれぞれのソースノードに電気的に接続されると共に、前記信号パッド（241）にも電気的に接続され、
前記複数のＰＦＥＴ（211〜219）の第１のＰＦＥＴ（211）が、前記プルアッププリドライバ回路（232）の出力によって駆動され、前記複数のＮＦＥＴ（221〜229）の第１のＮＦＥＴ（221）が、前記プルダウンプリドライバ回路（234）の出力によって駆動され、残りのＰＦＥＴとＮＦＥＴが、前記第１の組と第２の組の２進カウント値によってそれぞれ制御される、請求項２の可変インピーダンス出力ドライバ。
前記複数のＰＦＥＴ（211〜219）のサイズが可変である請求項３の可変インピーダンス出力ドライバ。
前記複数のＰＦＥＴ（211〜219）のサイズは、前記第１のＰＦＥＴ（211）を除いて幅寸法が漸進的に小さくなるようになっている請求項３または４の可変インピーダンス出力ドライバ。
前記複数のＰＦＥＴ（211〜219）のサイズは、前記第１のＰＦＥＴ（211）を除いて幅寸法が漸進的に１／２に変化する請求項３乃至５のいずれかの可変インピーダンス出力ドライバ。
前記複数のＮＦＥＴ（221〜229）のサイズが可変である請求項３乃至６のいずれかの可変インピーダンス出力ドライバ。
前記複数のＮＦＥＴ（221〜229）のサイズは、前記第１のＮＦＥＴ（221）を除いて幅寸法が漸進的に小さくなるようになっている請求項３乃至７のいずれかの可変インピーダンス出力ドライバ。
前記複数のＮＦＥＴ（221〜229）のサイズは、前記第１のＮＦＥＴ（221）を除いて幅寸法が漸進的に１／２に変化する請求項３乃至８のいずれかの可変インピーダンス出力ドライバ。
前記信号パッドと、前記複数のＰＦＥＴ（211〜219）のドレインノード及び前記複数のＮＦＥＴ（221〜229）のソースノードの共通接続部との間に、電気的に直列に配置された抵抗器（242）を更に含む請求項３乃至９のいずれかの可変インピーダンス出力ドライバ。