JP2002359548A

JP2002359548A - 半導体集積回路

Info

Publication number: JP2002359548A
Application number: JP2001164081A
Authority: JP
Inventors: Hiroyuki Konno; 啓之今野; Shusaku Miyata; 修作宮田; Takemi Negishi; 剛己根岸; Yoichi Ito; 洋一伊藤; Shinji Nakazato; 伸二中里
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2001-05-31
Filing date: 2001-05-31
Publication date: 2002-12-13

Abstract

(57)【要約】【課題】インピーダンス調整用の複数のＭＯＳＦＥＴ
の寄生容量に起因するインピーダンスミスマッチを低減
する。【解決手段】電源電圧ＶＤＤと出力ノードＮｏｕｔと
の間に並列に接続されたインピーダンス調整用の複数の
ＰＭＯＳＭＰ１〜ＭＰ８と、電源電圧ＶＳＳと出力ノ
ードＮｏｕｔとの間に並列に接続されたインピーダンス
調整用の複数のＮＭＯＳＭＮ１〜ＭＮ８とを有し、イ
ンピーダンス調整用の制御信号ＵＰ０〜ＵＰ７，ＤＮ０
〜ＤＮ８により複数のＰＭＯＳＭＰ０〜ＭＰ７と複数
のＮＭＯＳＭＮ０〜ＭＮ７とのうち何れかが選択され、
これら選択されたＭＯＳＦＥＴが出力動作を行うように
構成された出力回路において、出力ノードＮｏｕｔにア
ルミ導電層からなる配線を所定長さに形成してなる抵抗
を接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、インピーダンス
調整機能を有する出力回路に適用して有用な技術に関
し、例えばキャッシュメモリなど高速駆動を要求される
半導体集積回路に利用して特に有用な技術に関する。

【０００２】

【従来の技術】例えばキャッシュメモリなどに使用され
るシンクロナスＳＲＡＭ（Static Random Access Memor
y）など高速駆動が要求される集積回路においては、信
号波形の歪みがデータ転送時におけるビットエラーの一
つの要因となるため、信号波形の歪みを抑えるために出
力回路にインピーダンス調整を行う構成を備えたものが
開発されている。

【０００３】従来のインピーダンス調整用の回路として
は、図３に示すように、第１電源電圧ＶＤＤと出力ノー
ドＮｏｕｔとの間に並列に接続された複数のＰチャネル
ＭＯＳＦＥＴＭＰ２１〜ＭＰ２８（以下、単にＰＭＯ
Ｓと称する）と、第２電源電圧ＶＳＳと出力ノードＮｏ
ｕｔとの間に並列に接続された複数のＮチャネルＭＯＳ
ＦＥＴＭＮ２１〜ＭＮ２８（以下、単にＮＭＯＳと称
する）とを有するものがある。このような回路によれ
ば、インピーダンス調整用の制御信号ＵＰ０〜ＵＰ７，
ＤＮ０〜ＤＮ７により、インピーダンス調整用の複数の
ＰＭＯＳＭＰ２１〜ＭＰ２８および複数のＮＭＯＳ
ＭＮ２１〜ＭＮ２８の何れかが選択され、これら選択さ
れたＭＯＳが、出力動作を行う出力ＰＭＯＳＭＰ２０
および出力ＮＭＯＳＭＮ２０と同様に出力用の内部信
号ＩＮに応じてオンオフ動作することで、出力インピー
ダンスの調整がなされた上で出力信号が生成される。

【０００４】この図３において、１０〜１７は内部信号
ＩＮと制御信号ＵＰ０〜ＵＰ７によりインピーダンス調
整用のＰＭＯＳＭＰ２１〜ＭＰ２８のゲートを制御す
るＮＡＮＤ回路、２０〜２７は内部信号ＩＮと制御信号
ＤＮ０〜ＤＮ７によりインピーダンス調整用のＮＭＯＳ
ＭＮ２１〜ＭＮ２８のゲートを制御するＮＯＲ回路、
４０〜４２は出力クロックＤＯＣに同期させて内部信号
ＩＮを通過させるための論理回路である。

【０００５】また、従来のインピーダンス調整用の回路
の他の例としては、図４に示すように、第１電源電圧Ｖ
ＤＤと第２電源電圧ＶＳＳとの間に接続された一対の出
力ＰＭＯＳＭＰ３０および出力ＮＭＯＳＭＮ３０
と、第１電源電圧ＶＤＤと出力ノードＮｏｕｔとの間に
並列に且つ上記出力ＰＭＯＳＭＰ３０と直列に接続さ
れたインピーダンス調整用の複数のＰＭＯＳＭＰ３１
〜ＭＰ３８と、第２電源電圧ＶＳＳと出力ノードＮｏｕ
ｔとの間に並列に且つ上記出力ＮＭＯＳＭＮ３０と直
列に接続されたインピーダンス調整用の複数のＮＭＯＳ
ＭＮ３１〜ＭＮ３８とを有するものがある。このよう
な回路によれば、インピーダンス調整用の制御信号ＵＰ
０〜ＵＰ７，ＤＮ０〜ＤＮ７により、上記複数のＰＭＯ
ＳＭＰ３１〜ＭＮ３８とＮＭＯＳＭＮ３１〜ＭＮ３
８の何れかが選択され、これら選択されたＭＯＳが常時
オン状態にされ、非選択のＭＯＳが常時オフ状態にされ
ることで、出力インピーダンスが調整なされた上で出力
信号が生成される。図４において、ＭＰ３９とＭＮ３９
は、常時オン状態とされて最小の出力インピーダンスを
形成するＭＯＳである。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の出力回路においては、インピーダンス調整用のＰＭ
ＯＳおよびＮＭＯＳは、出力ノードと第１電源電圧およ
び出力ノードと第２電源電圧との間の抵抗値を所望の値
に調整するものであるが、これらＰＭＯＳやＮＭＯＳに
寄生する拡散容量による影響は余り考慮されておらず、
例えば、この寄生容量により信号の立上りや立下りなど
でインピーダンスがミスマッチとなり反射波が生じると
いう問題があることが明らかとなった。

【０００７】しかも、これらの容量はインピーダンス調
整用のＰＭＯＳおよびＮＭＯＳに寄生するものであるた
め、これらＰＭＯＳおよびＮＭＯＳによる自らのインピ
ーダンス調整では容易に対処することが出来ないと云っ
た問題がある。すなわち、容量成分によるインピーダン
スを打ち消すために、インピーダンス調整用のＭＯＳと
してゲート幅の大きなＭＯＳを設ければ、このＭＯＳに
より新たに大きな寄生容量が発生してしまう。また、寄
生容量を小さくするためにインピーダンス調整用のＭＯ
Ｓを小サイズに形成すれば、プロセスばらつきや、動作
温度および電源電圧のばらつきに応じてインピーダンス
調整を行うのに十分な抵抗値が得られなくなるという問
題がある。

【０００８】この発明の目的は、電源電圧と出力ノード
との間に並列接続されたインピーダンス調整用の複数の
ＭＯＳＦＥＴにより出力インピーダンスの調整が可能な
出力回路において、インピーダンス調整用のＭＯＳＦＥ
Ｔの寄生容量に起因する反射波の発生を抑えることので
きる出力回路を備えた半導体集積回路を提供することに
ある。

【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１１】すなわち、第１電源電圧端子と出力ノード
との間に並列に接続されたインピーダンス調整用の複数
のＰチャネルＭＯＳＦＥＴと、第２電源電圧端子と出力
ノードとの間に並列に接続されたインピーダンス調整用
の複数のＮチャネルＭＯＳＦＥＴとを有し、インピーダ
ンス調整用の制御信号により上記複数のＰチャネルＭＯ
ＳＦＥＴと上記複数のＮチャネルＭＯＳＦＥＴとのうち
何れかが選択され、少なくとも出力ノードからハイレベ
ルの信号が出力されるときに上記選択されたＰチャネル
ＭＯＳＦＥＴがオン状態に、少なくとも出力ノードから
ローレベルの信号が出力されるときに上記選択されたＮ
チャネルＭＯＳＦＥＴがオン状態になるように構成され
た出力回路を備えている半導体集積回路において、上記
出力ノードにＭＯＳＦＥＴ以外の抵抗手段が接続されて
いる構成である。

【００１２】また、第１電源電圧端子と出力ノードとの
間に並列に接続された複数のＰチャネルＭＯＳＦＥＴ
と、該複数のＰチャネルＭＯＳＦＥＴのゲートをそれぞ
れ制御する複数の論理ゲートと、第２電源電圧端子と出
力ノードとの間に並列に接続された複数のＮチャネルＭ
ＯＳＦＥＴと、該複数のＮチャネルＭＯＳＦＥＴのゲー
トをそれぞれ制御する複数の論理ゲートとを備え、上記
複数の論理ゲートの２つの入力端子のうち一方の入力端
子にはそれぞれ共通にされた出力用の内部信号が入力さ
れ、他方の入力端子にはインピーダンス調整用の制御信
号が入力されるように構成された出力回路を備えた半導
体集積回路において、上記出力ノードにＭＯＳＦＥＴ以
外の抵抗手段が接続されている構成である。

【００１３】このような手段によれば、インピーダンス
調整用に設けたＰＭＯＳおよびＮＭＯＳの寄生容量に起
因するインピーダンスのミスマッチを、上記出力ノード
に接続された抵抗手段により低減し、それにより、出力
信号の反射波を抑えて出力波形の歪みを低減することが
出来る。

【００１４】また、インピーダンス調整用の複数のＰＭ
ＯＳおよびＮＭＯＳの各素子サイズや組み合わせを変え
て対処したのでは、最終的には、それらＭＯＳＦＥＴの
寄生容量によるインピーダンスのミスマッチと、インピ
ーダンス調整の可能な範囲との、トレードオフの関係に
なってしまい、十分な範囲でのインピーダンスの調整と
寄生容量に起因するインピーダンスミスマッチの抑制と
の両方を満たすことが出来ないが、上記の抵抗手段を用
いることで、両者をともに満足することが出来る。

【００１５】具体的には、上記抵抗手段は３Ω以上とな
る長さに形成された導電層により構成することが出来
る。また、ポリシリコンにより構成することも出来る。

【００１６】また、上記抵抗手段は、上記第１電源電圧
端子と上記第２電源電圧端子との間に設けられたＰチャ
ネルＭＯＳＦＥＴのドレイン端子とＮチャネルＭＯＳＦ
ＥＴのドレイン端子との結合ノードと、出力回路の出力
端子との間に直列に接続すると良い。

【００１７】

【発明の実施の形態】以下、本発明の好適な実施例を図
１と図２の図面に基づいて説明する。

【００１８】図１は、本発明を適用して好適なインピー
ダンス調整機能が付加された出力回路の実施例を示す回
路図である。

【００１９】この図において、ＭＰ１〜ＭＰ８はインピ
ーダンス調整用のＰＭＯＳ、ＭＰ９とＭＰ１０は出力用
の内部信号ＩＮに基づき出力動作を行う出力ＰＭＯＳ、
ＭＰ１１は配線接続の変更により出力インピーダンスの
２段階の切替えが可能なように設けられたＰＭＯＳ、Ｍ
Ｎ１〜ＭＮ８はインピーダンス調整用のＮＭＯＳ、ＭＮ
９とＭＮ１０は出力用の内部信号ＩＮに基づき出力動作
を行う出力ＮＭＯＳ、ＭＮ１１は結合ノードＮ１に現れ
るＮＭＯＳ側の寄生容量の初期レベルをＰＭＯＳ側に合
わせるためのＮＭＯＳ、ＭＮ１２は配線接続の変更によ
り出力インピーダンスの２段階の切替えが可能なように
設けられたＮＭＯＳである。

【００２０】図１において、各ＭＯＳの近傍に記された
数値は上からゲート幅Ｗと、ゲート長Ｌとを示してい
る。インピーダンス調整用のＰＭＯＳＭＰ１〜ＭＰ８
と、インピーダンス調整用のＮＭＯＳＭＮ１〜ＭＮ８
とは、それぞれゲート長Ｌが等しく、ゲート幅Ｗが２倍
ずつ大きくなるように設定されている。このように設定
することで、出力インピーダンスを微小な範囲ずつ最も
多段に調整することが出来る。

【００２１】また、１０〜１７はインピーダンス調整用
のＰＭＯＳＭＰ１〜ＭＰ８のゲートを制御するＮＡＮ
Ｄゲート、１８は出力ＰＭＯＳＭＰ９，ＭＰ１０のゲ
ートを駆動するインバータ、２０〜２７はインピーダン
ス調整用のＮＭＯＳＭＮ１〜ＭＮ８のゲートを制御す
るＮＯＲゲート、２８は出力ＮＭＯＳＭＮ９，ＭＮ１
０のゲートを駆動するインバータ、４０〜４２は出力用
の内部信号ＩＮを出力クロックＤＯＣに同期させて通過
させる論理回路である。

【００２２】そして、この実施例の出力回路において
は、電源電圧ＶＤＤとＶＳＳとの間に接続された出力Ｐ
ＭＯＳＭＰ９，ＭＰ１０と出力ＮＭＯＳＭＮ９，Ｍ
Ｎ１０との結合ノードＮ１（或いは、インピーダンス調
整用のＰＭＯＳＭＰ１〜ＭＰ８とＮＭＯＳＭＮ１〜
ＭＮ８との結合ノードＮ１）と、出力端子Ｎｏｕｔとの
間に抵抗Ｒが直列接続されている。

【００２３】この抵抗Ｒは、アルミの導電層により構成
される配線の長を例えば５Ωの長さに形成したものであ
る。なお、抵抗Ｒとしては、その他、ポリシリコンなど
が使用できる。また、ＭＯＳＦＥＴのように寄生容量が
大きくなるもの以外であれば、種々の抵抗手段を適用す
ることが出来る。

【００２４】このような出力回路を備えた実施例の半導
体集積回路においては、半導体のプロセスばらつき、動
作温度や電源電圧のばらつき量などに拘わらずに出力イ
ンピーダンスが一定になるように、これらのばらつき量
に応じたインピーダンス調整用の制御データが入力され
る。そして、この制御データがデコードされて、インピ
ーダンス調整用の制御信号ＵＰ０〜ＵＰ７，ＤＮ０〜Ｄ
Ｎ７が生成され、上記ＮＡＮＤゲート１０〜１７やＮＯ
Ｒゲート２０〜２７に入力される。Ｐチャネル側の制御
信号ＵＰ０〜ＵＰ７とＮチャネル側の制御信号ＤＮ０〜
ＤＮ７はそれぞれ逆相の信号である。そして、これらの
制御信号ＵＰ０〜ＵＰ７，ＤＮ０〜ＤＮ７のうちハイレ
ベルの制御信号が入力されたＮＡＮＤゲートに対応する
ＰＭＯＳと、ローレベルの制御信号が入力されたＮＯＲ
ゲートに対応するＮＭＯＳとがインピーダンス調整用に
選択される。

【００２５】このような出力回路によれば、出力クロッ
クＤＯＣがハイレベルのときに出力用の内部信号ＩＮが
通過して、インバータ１８，２８、ＮＡＮＤゲート１０
〜１７、および、ＮＯＲゲート２０〜２７の入力端子に
それぞれ入力される。そして、インバータ１８，２８で
は、供給された内部信号ＩＮに基づき出力ＭＯＳＭＰ
９，ＭＰ１０，ＭＮ９，ＭＮ１０のゲートを駆動する。
これと同時に、インピーダンス制御用のＮＡＮＤゲート
１０〜１７やＮＯＲゲート２０〜２７のうち制御信号Ｕ
Ｐ０〜ＵＰ７，ＤＮ０〜ＤＮ７により選択されている論
理ゲートでは、対応するインピーダンス調整用のＰＭＯ
ＳやＮＭＯＳのゲートを内部信号ＩＮに基づいて駆動す
る。

【００２６】そして、上記出力ＭＯＳＭＰ９，ＭＰ１
０，ＭＮ９，ＭＮ１０と、インピーダンス調整用のＭＯ
ＳＭＰ１〜ＭＮ８，ＭＮ１〜ＭＮ８のうち選択されて
いるものとがプッシュプルの出力動作を行って結合ノー
ドN１に出力用の信号生成する。そして、この信号が抵
抗Ｒを介して出力端子Ｎｏｕｔから出力される。

【００２７】すなわち、この実施例の出力回路によれ
ば、インピーダンス調整用のＭＯＳＭＰ１〜ＭＮ８，Ｍ
Ｎ１〜ＭＮ８の選択により出力インピーダンスの調整が
なされるとともに、インピーダンス調整用のＭＯＳＭ
Ｐ１〜ＭＮ８，ＭＮ１〜ＭＮ８の選択又は非選択だけで
は調整不可能な、ＭＯＳの寄生容量に基づくインピーダ
ンスミスマッチが、結合ノードＮ１と出力端子Ｎｏｕｔ
との間に接続された抵抗Ｒにより低減され、それによ
り、出力信号の反射波を抑えて出力波形の歪みを低減す
ることが出来る。

【００２８】図２には、図１の出力回路を備えたキャッ
シュメモリ用のシンクロナスＳＲＡＭの構成図を示す。

【００２９】この図において、１００はスタティックメ
モリセルがマトリックス配列されたメモリセル、１０２
はワード線を選択するロウデコーダ、１０１はデータ線
を選択するコラムデコーダ、１０３は選択された一対の
相補データ線の電圧を比較増幅するセンスアンプ、１０
４は書き込み信号を印加するワードアンプ、１０５はイ
クスクルーシブオア１１３の出力に基づき読出しデータ
が入力データレジスタ１１０にあれば該レジスタ１１０
からなければメモリセル１００からのデータを選択的に
出力するマルチプレクサ、１０６は出力データレジス
タ、１０８は信号出力を行う出力ブロック、１０９は出
力イネーブル信号／Ｇ等を受けて出力クロックＤＯＣを
生成する出力クロック供給回路、１１０は入力データレ
ジスタ、１１１はメモリセルへのデータの読み書きを制
御するリードライトコントローラ、１１２はライトアド
レスとリードアドレスの何れかを同期ライトイネーブル
信号／ＳＷＥに基づき選択的に通過させるマルチプレク
サ、１１４はＡＮＤ回路１１５の出力によりライトイネ
ーブル信号／ＳＷＥがローレベルのときにクロックに同
期してライトアドレスを取り込むライトアドレスレジス
タである。

【００３０】また、１１６はクロックに同期してリード
アドレスを取り込むリードアドレスレジスタ、１１７は
同期チップセレクト信号／ＳＳが格納されるレジスタ、
１１８は同期ライトイネーブル信号／ＳＷＥが格納され
るレジスタ、１１９はバイト単位の書込みを許す同期ラ
イトイネーブル信号／ＳＷＥＸが格納されるレジスタ、
１２０は各制御ブロックやレジスタに動作クロックを供
給するクロック制御部、１２１は外部入力される出力イ
ンピーダンス制御データＺＱをデコードしてインピーダ
ンス調整用の制御信号ＵＰ０〜ＵＰ７，ＤＮ０〜ＤＮ７
を供給するインピーダンス制御ロジック、１２２〜１３
０は各種テスト用の信号が格納されたテスト信号レジス
タ、１３１は各種テスト信号の入出力やテスト動作の制
御を行うテストコントローラである。なお、ＶＲＥＦは
信号入力時に使用される参照電圧、Ｋ，／Ｋは入力クロ
ックである。

【００３１】このシンクロナスＳＲＡＭにおいては、上
記出力ブロック１０８の複数ビット分の出力回路とし
て、前記実施例のような構成の構成を有する出力回路が
用いられ、それにより出力波形の歪みが低減されたＳＲ
ＡＭが実現される。

【００３２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００３３】例えば、出力回路の出力ノードに接続され
る抵抗として、５Ωのアルミ配線を用いた例を示した
が、本発明には３Ω以上の長さに形成された配線が含ま
れるものである。また、抵抗の接続形態は、例えば、出
力ＰＭＯＳのドレイン端子と出力ＮＭＯＳのドレイン端
子との間に直列接続したり、或いは、ＰＭＯＳとＮＭＯ
Ｓの結合ノードと第２電源電圧ＶＳＳとの間に直列接続
するようにも出来る。

【００３４】また、インピーダンス調整用の回路構成
は、図１のタイプのものに限られず、例えば、図４に示
したように出力ＭＯＳとインピーダンス調整用のＭＯＳ
ＦＥＴとが直列に接続されるタイプのものに対しても本
発明は適用可能である。

【００３５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシンク
ロナスＳＲＡＭについて説明したがこの発明はそれに限
定されるものでなく、高速駆動が要求される半導体集積
回路に広く利用することができる。

【００３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００３７】すなわち、本発明に従うと、インピーダン
ス調整用のＰチャネルＭＯＳＦＥＴおよびＮチャネルＭ
ＯＳＦＥＴの選択又は非選択の制御だけでは調整するこ
とのできない、これらＭＯＳＦＥＴの寄生容量に起因す
るインピーダンスのミスマッチを低減することが出来る
という効果がある。

【００３８】また、インピーダンス調整用のＭＯＳＦＥ
Ｔの素子サイズに制約を課すことなく、これらＭＯＳＦ
ＥＴの寄生容量に起因するインピーダンスミスマッチを
低減できるので、これらのＭＯＳＦＥＴによるインピー
ダンス調整の範囲が狭められないという効果がある。

【図面の簡単な説明】

【図１】本発明を適用して好適なインピーダンス調整機
能が付加された出力回路の実施例を示す回路図である。

【図２】図１の出力回路を備えたキャッシュメモリ用の
シンクロナスＳＲＡＭの全体構成を示すブロック図であ
る。

【図３】インピーダンス調整機能が付加された出力回路
の第１の従来例を示す回路図である。

【図４】インピーダンス調整機能が付加された出力回路
の第２の従来例を示す回路図である。

【符号の説明】

１０〜１７ＮＡＮＤゲート２０〜２７ＮＯＲゲート１０８出力ブロック１０９出力クロック供給回路１２１インピーダンス制御ロジックＩＮ出力用の内部信号ＤＯＣ出力クロックＯＵＴ出力信号ＭＰ１〜ＭＰ８インピーダンス調整用のＰチャネル
ＭＯＳＦＥＴＭＮ１〜ＭＮ８インピーダンス調整用のＮチャネル
ＭＯＳＦＥＴＮ１結合ノードＮｏｕｔ出力端子Ｒ抵抗ＤＮ０〜ＤＮ７インピーダンス調整用の制御信号ＵＰ０〜ＵＰ７インピーダンス調整用の制御信号ＶＤＤ第１電源電圧ＶＳＳ第２電源電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者宮田修作東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者根岸剛己東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者伊藤洋一東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者中里伸二東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 5B015 HH01 JJ11 JJ21 KB33 KB84 NN03 PP02 QQ01 QQ10 5J056 AA04 AA40 BB22 CC00 CC14 DD13 DD28 DD29 DD52 EE11 EE13 FF07 FF08 GG12 HH01 HH02

Claims

【特許請求の範囲】

【請求項１】第１電源電圧端子と出力ノードとの間に
並列に接続されたインピーダンス調整用の複数のＰチャ
ネルＭＯＳＦＥＴと、第２電源電圧端子と出力ノードと
の間に並列に接続されたインピーダンス調整用の複数の
ＮチャネルＭＯＳＦＥＴとを有し、インピーダンス調整
用の制御信号により上記複数のＰチャネルＭＯＳＦＥＴ
と上記複数のＮチャネルＭＯＳＦＥＴとのうち何れかが
選択され、少なくとも出力ノードからハイレベルの信号
が出力されるときに上記選択されたＰチャネルＭＯＳＦ
ＥＴがオン状態に、少なくとも出力ノードからローレベ
ルの信号が出力されるときに上記選択されたＮチャネル
ＭＯＳＦＥＴがオン状態になるように構成された出力回
路を備えている半導体集積回路において、上記出力ノードにＭＯＳＦＥＴ以外の抵抗手段が接続さ
れていることを特徴とする半導体集積回路。
【請求項２】第１電源電圧端子と出力ノードとの間に
並列に接続された複数のＰチャネルＭＯＳＦＥＴと、該
複数のＰチャネルＭＯＳＦＥＴのゲートをそれぞれ制御
する複数の論理ゲートと、第２電源電圧端子と出力ノー
ドとの間に並列に接続された複数のＮチャネルＭＯＳＦ
ＥＴと、該複数のＮチャネルＭＯＳＦＥＴのゲートをそ
れぞれ制御する複数の論理ゲートとを備え、上記複数の
論理ゲートの２つの入力端子のうち一方の入力端子には
それぞれ共通にされた出力用の内部信号が入力され、他
方の入力端子にはインピーダンス調整用の制御信号が入
力されるように構成された出力回路を備えた半導体集積
回路において、上記出力ノードにＭＯＳＦＥＴ以外の抵抗手段が接続さ
れていることを特徴とする半導体集積回路。
【請求項３】上記抵抗手段は３Ω以上となる長さに形
成された導電層により構成されていることを特徴とする
請求項１又は２に記載の半導体集積回路。
【請求項４】上記抵抗手段はポリシリコンにより構成
されていることを特徴とする請求項１又は２に記載の半
導体集積回路。
【請求項５】上記抵抗手段は、上記第１電源電圧端子
と上記第２電源電圧端子との間に設けられたＰチャネル
ＭＯＳＦＥＴのドレイン端子とＮチャネルＭＯＳＦＥＴ
のドレイン端子との結合ノードと、出力回路の出力端子
との間に直列に接続されていることを特徴とする請求項
１〜４の何れかに記載の半導体集積回路。