JP2001094409A - インピーダンス調整回路 - Google Patents
インピーダンス調整回路Info
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Abstract
(57)【要約】
【課題】 インピーダンスの調整精度を落とさずに、Ｌ
ＳＩ電極パッド数を削減したインピーダンス調整回路を
提供する。 【解決手段】 イネーブル信号Ｅ１が“ＨＩ”のとき、
カウンタ１３は比較器１１の比較結果に応じてカウント
し、カウント値をＮＭＯＳアレイ１５とＮＭＯＳ用カウ
ンタ値保持回路３０へ出力する。ＮＭＯＳアレイ１５は
このカウント値に応じて抵抗を構成する。イネーブル信
号Ｅ１が“ＬＯＷ”のとき、カウンタ２３は比較器２１
の比較結果に応じてカウントし、カウント値をＰＭＯＳ
アレイ２５とＰＭＯＳ用カウンタ値保持回路４０へ出力
する。ＰＭＯＳアレイ２５はこのカウント値に応じて抵
抗を構成する。出力バッファ回路５０は、ＮＭＯＳ用カ
ウンタ値保持回路３０とＰＭＯＳ用カウンタ値保持回路
４０の出力に基づいて、抵抗を構成する。
ＳＩ電極パッド数を削減したインピーダンス調整回路を
提供する。 【解決手段】 イネーブル信号Ｅ１が“ＨＩ”のとき、
カウンタ１３は比較器１１の比較結果に応じてカウント
し、カウント値をＮＭＯＳアレイ１５とＮＭＯＳ用カウ
ンタ値保持回路３０へ出力する。ＮＭＯＳアレイ１５は
このカウント値に応じて抵抗を構成する。イネーブル信
号Ｅ１が“ＬＯＷ”のとき、カウンタ２３は比較器２１
の比較結果に応じてカウントし、カウント値をＰＭＯＳ
アレイ２５とＰＭＯＳ用カウンタ値保持回路４０へ出力
する。ＰＭＯＳアレイ２５はこのカウント値に応じて抵
抗を構成する。出力バッファ回路５０は、ＮＭＯＳ用カ
ウンタ値保持回路３０とＰＭＯＳ用カウンタ値保持回路
４０の出力に基づいて、抵抗を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に出力バッファ回路のインピーダンス調整回路
に関する。
係り、特に出力バッファ回路のインピーダンス調整回路
に関する。
【０００２】
【従来の技術】従来、高速な動作を行うインタフェース
の出力バッファ回路は、例えば、出力バッファの出力に
抵抗を大規模集積回路（ＬＳＩ）に内蔵したり、ＬＳＩ
外部に付加したりする必要があった。これは、高速な処
理が行われるインタフェースにおいて、送信回路、受信
回路、ＬＳＩ（大規模集積回路）間は、伝送線路として
の取り扱いが要求され、インピ−ダンス整合を行なうこ
とが必要である。なぜならば、伝送線路と負荷とのイン
ピーダンスの整合がとれていない場合、反射波が生じ、
この反射波によって入力バッファ回路が誤動作する可能
性があるからである。
の出力バッファ回路は、例えば、出力バッファの出力に
抵抗を大規模集積回路（ＬＳＩ）に内蔵したり、ＬＳＩ
外部に付加したりする必要があった。これは、高速な処
理が行われるインタフェースにおいて、送信回路、受信
回路、ＬＳＩ（大規模集積回路）間は、伝送線路として
の取り扱いが要求され、インピ−ダンス整合を行なうこ
とが必要である。なぜならば、伝送線路と負荷とのイン
ピーダンスの整合がとれていない場合、反射波が生じ、
この反射波によって入力バッファ回路が誤動作する可能
性があるからである。
【０００３】ＬＳＩの出力バッファのインピーダンス整
合回路においては、従来、出力バッファの出力側に抵抗
を接続していた。例えば、抵抗をＬＳＩの内部に装備す
る方法と、ＬＳＩの外部に接続する方法がある。
合回路においては、従来、出力バッファの出力側に抵抗
を接続していた。例えば、抵抗をＬＳＩの内部に装備す
る方法と、ＬＳＩの外部に接続する方法がある。
【０００４】抵抗をＬＳＩの内部に装備する方法では、
ＭＯＳ（金属酸化膜半導体）トランジスタの抵抗値が、
温度の変動、電源電圧の変動および製造プロセスによる
影響を受けやすいため、ＭＯＳトランジスタのサイズを
大きくする必要があった。しかし、ＭＯＳトランジスタ
のサイズを大きくすると、ＬＳＩの内部領域における収
容性の悪化、貫通電流の増加によるノイズの発生、消費
電力の増加等、大きな悪影響を及ぼしていた。このた
め、ＬＳＩの外部に抵抗素子を接続する方法が一般的に
行われている。この方法では、ＬＳＩの外部に、温度の
変動、製造プロセスの影響等を受けにくい抵抗素子を接
続し、ＬＳＩの内部にはインピーダンスの整合を行なう
ための調整回路が設けられる。
ＭＯＳ（金属酸化膜半導体）トランジスタの抵抗値が、
温度の変動、電源電圧の変動および製造プロセスによる
影響を受けやすいため、ＭＯＳトランジスタのサイズを
大きくする必要があった。しかし、ＭＯＳトランジスタ
のサイズを大きくすると、ＬＳＩの内部領域における収
容性の悪化、貫通電流の増加によるノイズの発生、消費
電力の増加等、大きな悪影響を及ぼしていた。このた
め、ＬＳＩの外部に抵抗素子を接続する方法が一般的に
行われている。この方法では、ＬＳＩの外部に、温度の
変動、製造プロセスの影響等を受けにくい抵抗素子を接
続し、ＬＳＩの内部にはインピーダンスの整合を行なう
ための調整回路が設けられる。
【０００５】
【発明が解決しようとする課題】しかしながら、ＣＭＯ
Ｓ（相補型金属酸化膜半導体）を使用して、インピーダ
ンス調整を行う場合、まず、伝送線路に対しインピーダ
ンス調整を行うための外部抵抗素子をＬＳＩの外部に接
続する必要があったので、外部抵抗素子をＬＳＩ外部に
接続するためのＬＳＩ電極パッドをＬＳＩ内部に設ける
必要があった。また、ＰＭＯＳ（Ｐ型金属酸化膜半導
体）とＮＭＯＳ（Ｎ型金属酸化膜半導体）の抵抗値には
バラツキがあるため、ＰＭＯＳ側とＮＭＯＳ側の両方に
ついてインピーダンス調整を行う必要がある。従って、
ＰＭＯＳ側とＮＭＯＳ側について、ＬＳＩ電極パッドを
それぞれ設ける必要があった。従って、ＬＳＩ内部に
は、複数のＬＳＩ電極パッド（集積回路外部端子）が必
要であったために、ＬＳＩの内部領域の収容性が悪くな
るという問題点があった。
Ｓ（相補型金属酸化膜半導体）を使用して、インピーダ
ンス調整を行う場合、まず、伝送線路に対しインピーダ
ンス調整を行うための外部抵抗素子をＬＳＩの外部に接
続する必要があったので、外部抵抗素子をＬＳＩ外部に
接続するためのＬＳＩ電極パッドをＬＳＩ内部に設ける
必要があった。また、ＰＭＯＳ（Ｐ型金属酸化膜半導
体）とＮＭＯＳ（Ｎ型金属酸化膜半導体）の抵抗値には
バラツキがあるため、ＰＭＯＳ側とＮＭＯＳ側の両方に
ついてインピーダンス調整を行う必要がある。従って、
ＰＭＯＳ側とＮＭＯＳ側について、ＬＳＩ電極パッドを
それぞれ設ける必要があった。従って、ＬＳＩ内部に
は、複数のＬＳＩ電極パッド（集積回路外部端子）が必
要であったために、ＬＳＩの内部領域の収容性が悪くな
るという問題点があった。
【０００６】本発明はこのような事情に鑑みてなされた
もので、その目的は、インピーダンス調整精度を落とさ
ずに、ＬＳＩ電極パッド数を削減したインピーダンス調
整回路を提供することにある。
もので、その目的は、インピーダンス調整精度を落とさ
ずに、ＬＳＩ電極パッド数を削減したインピーダンス調
整回路を提供することにある。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１記載の発明は、相補型金属酸化膜半導体
による集積回路の出力インピーダンスを調整するインピ
ーダンス調整回路において、該集積回路に接続される負
荷に応じた第１および第２の抵抗と、前記第１、第２の
抵抗が直列に接続される接続点の電位と、予め設定され
た第１の参照電位を比較する第１の比較器と、クロック
を発生するクロック発生回路と、前記クロック発生回路
から出力されるクロック数を、前記第１の比較器の比較
結果に応じてカウントし、ｎビットのカウント値を出力
する第１のカウンタと、外部から供給される信号が動作
指示をしている場合に、前記第１のカウンタから出力さ
れるｎビットのカウンタ値に応じて抵抗値が変化する第
１の抵抗構成部と、前記第１、第２の抵抗の接続点の電
位と、予め設定された第２の参照電位を比較する第２の
比較器と、前記クロック発生回路から出力されるクロッ
ク数を、前記第２の比較器の比較結果に応じてカウント
し、ｍビットのカウント値を出力する第２のカウンタ
と、前記外部から供給される信号が停止指示をしている
場合に、前記第２のカウンタから出力されるｍビットの
カウンタ値に応じて抵抗値が変化する第２の抵抗構成部
と、前記集積回路に接続され、該集積回路から入力され
る信号がハイの場合に、前記第１のカウンタから出力さ
れるｎビットのカウンタ値に応じて抵抗値が変化する前
記第１の抵抗構成部と同一の構成による第３の抵抗構成
部と、前記集積回路に接続され、該集積回路から入力さ
れる信号がローの場合に、前記第２のカウンタから出力
されるｍビットのカウンタ値に応じて抵抗値が変化する
前記第２の抵抗構成部と同一の構成による第４の抵抗構
成部とを有し、前記第３の抵抗構成部と第４の抵抗構成
部が直列に接続されていることを特徴とする。
めに、請求項１記載の発明は、相補型金属酸化膜半導体
による集積回路の出力インピーダンスを調整するインピ
ーダンス調整回路において、該集積回路に接続される負
荷に応じた第１および第２の抵抗と、前記第１、第２の
抵抗が直列に接続される接続点の電位と、予め設定され
た第１の参照電位を比較する第１の比較器と、クロック
を発生するクロック発生回路と、前記クロック発生回路
から出力されるクロック数を、前記第１の比較器の比較
結果に応じてカウントし、ｎビットのカウント値を出力
する第１のカウンタと、外部から供給される信号が動作
指示をしている場合に、前記第１のカウンタから出力さ
れるｎビットのカウンタ値に応じて抵抗値が変化する第
１の抵抗構成部と、前記第１、第２の抵抗の接続点の電
位と、予め設定された第２の参照電位を比較する第２の
比較器と、前記クロック発生回路から出力されるクロッ
ク数を、前記第２の比較器の比較結果に応じてカウント
し、ｍビットのカウント値を出力する第２のカウンタ
と、前記外部から供給される信号が停止指示をしている
場合に、前記第２のカウンタから出力されるｍビットの
カウンタ値に応じて抵抗値が変化する第２の抵抗構成部
と、前記集積回路に接続され、該集積回路から入力され
る信号がハイの場合に、前記第１のカウンタから出力さ
れるｎビットのカウンタ値に応じて抵抗値が変化する前
記第１の抵抗構成部と同一の構成による第３の抵抗構成
部と、前記集積回路に接続され、該集積回路から入力さ
れる信号がローの場合に、前記第２のカウンタから出力
されるｍビットのカウンタ値に応じて抵抗値が変化する
前記第２の抵抗構成部と同一の構成による第４の抵抗構
成部とを有し、前記第３の抵抗構成部と第４の抵抗構成
部が直列に接続されていることを特徴とする。
【０００８】請求項２記載の発明は、請求項１記載のイ
ンピーダンス調整回路において、前記第１の抵抗構成部
が、並列に接続された（ｎ＋１）個のＮ型金属酸化膜半
導体によって構成されていることを特徴とする。請求項
３記載の発明は、請求項１ないし請求項２記載のインピ
ーダンス調整回路において、前記第２の抵抗構成部が、
並列に接続された（ｍ＋１）個のP型金属酸化膜半導体
によって構成されていることを特徴とする。
ンピーダンス調整回路において、前記第１の抵抗構成部
が、並列に接続された（ｎ＋１）個のＮ型金属酸化膜半
導体によって構成されていることを特徴とする。請求項
３記載の発明は、請求項１ないし請求項２記載のインピ
ーダンス調整回路において、前記第２の抵抗構成部が、
並列に接続された（ｍ＋１）個のP型金属酸化膜半導体
によって構成されていることを特徴とする。
【０００９】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。図1は、この発明の第一
の実施形態によるインピーダンス調整回路の構成を示す
概略ブロック図である。この図において、１は、ＩＣチ
ップの内部と外部を接続するためのＬＳＩ電極パッドで
ある。Ｒ１およびＲ２は、ＬＳＩの外部に接続された外
部抵抗である。外部抵抗Ｒ１は、ＬＳＩ電極パッド１と
電圧ＶＤＤの間に接続されており、外部抵抗Ｒ２は、Ｌ
ＳＩ電極パッド１とＧＮＤ（グランド）の間に接続され
ている。また、これらの外部抵抗Ｒ１、Ｒ２の抵抗値は
ＬＳＩ出力端子５１に接続される負荷に応じて決定され
る。
実施の形態について説明する。図1は、この発明の第一
の実施形態によるインピーダンス調整回路の構成を示す
概略ブロック図である。この図において、１は、ＩＣチ
ップの内部と外部を接続するためのＬＳＩ電極パッドで
ある。Ｒ１およびＲ２は、ＬＳＩの外部に接続された外
部抵抗である。外部抵抗Ｒ１は、ＬＳＩ電極パッド１と
電圧ＶＤＤの間に接続されており、外部抵抗Ｒ２は、Ｌ
ＳＩ電極パッド１とＧＮＤ（グランド）の間に接続され
ている。また、これらの外部抵抗Ｒ１、Ｒ２の抵抗値は
ＬＳＩ出力端子５１に接続される負荷に応じて決定され
る。
【００１０】１０は、比較器１１と、カウンタ１３と、
ＮＭＯＳアレイ１５で構成された出力ＮＭＯＳ用Ａ／Ｄ
コンバータである。比較器１１は、ＬＳＩ電極パッド１
に接続されたノードＡの電位と、参照電位Ｖａの電位を
比較し、比較結果がノードＡの電位が参照電位Ｖａの電
位より高い場合は“ＨＩ”を、低い場合は“ＬＯＷ”を
ＵＰ／ＤＯＷＮカウンタ１３へ出力する。
ＮＭＯＳアレイ１５で構成された出力ＮＭＯＳ用Ａ／Ｄ
コンバータである。比較器１１は、ＬＳＩ電極パッド１
に接続されたノードＡの電位と、参照電位Ｖａの電位を
比較し、比較結果がノードＡの電位が参照電位Ｖａの電
位より高い場合は“ＨＩ”を、低い場合は“ＬＯＷ”を
ＵＰ／ＤＯＷＮカウンタ１３へ出力する。
【００１１】カウンタ１３は、３ビットのカウンタであ
り、比較器１１の出力信号が“ＨＩ”の場合はカウント
アップし、“ＬＯＷ”の場合はカウントダウンする。な
お、カウント値が「０００」の場合は、カウントダウン
は行なわず、また、カウント値が「１１１」の場合は、
カウントアップは行なわない。このカウントは、クロッ
ク信号Ｃ１が入力されたときに行われる。そして、この
カウント値は、ＮＭＯＳアレイ１５と、ＮＭＯＳ用カウ
ンタ値保持回路３０へ出力される。
り、比較器１１の出力信号が“ＨＩ”の場合はカウント
アップし、“ＬＯＷ”の場合はカウントダウンする。な
お、カウント値が「０００」の場合は、カウントダウン
は行なわず、また、カウント値が「１１１」の場合は、
カウントアップは行なわない。このカウントは、クロッ
ク信号Ｃ１が入力されたときに行われる。そして、この
カウント値は、ＮＭＯＳアレイ１５と、ＮＭＯＳ用カウ
ンタ値保持回路３０へ出力される。
【００１２】次に、図２を用いて、ＮＭＯＳアレイ１５
について説明する。ＮＭＯＳアレイ１５は、４つのＮ型
ＭＯＳがノードＡとグランド間に並列形態に接続され
る。このＮＭＯＳＮ１〜Ｎ３のゲート端子は、それぞれ
アンドゲートＡＮＤ１〜ＡＮＤ３の出力端子に接続され
ている。これらＡＮＤ１〜ＡＮＤ３の一方の入力端子に
はイネーブル信号Ｅ１がそれぞれ入力され、その他方の
端子にはカウンタ１３の出力が接続され、３ビットの各
ビットがそれぞれＡＮＤ１〜ＡＮＤ３へ入力される。こ
のとき、上位ビットがＡＮＤ１、下位ビットがＡＮＤ３
へ対応している。また、これらのＮＭＯＳＮ１〜Ｎ３の
抵抗値は、重み付けされており、例えば、ＮＭＯＳＮ１
はＲ１０、ＮＭＯＳＮ２は２Ｒ１０、ＮＭＯＳＮ３は４
Ｒ１０である。そして、Ｎ４のゲートにはイネーブル信
号Ｅ１が入力され、この抵抗値はＲ１５である。
について説明する。ＮＭＯＳアレイ１５は、４つのＮ型
ＭＯＳがノードＡとグランド間に並列形態に接続され
る。このＮＭＯＳＮ１〜Ｎ３のゲート端子は、それぞれ
アンドゲートＡＮＤ１〜ＡＮＤ３の出力端子に接続され
ている。これらＡＮＤ１〜ＡＮＤ３の一方の入力端子に
はイネーブル信号Ｅ１がそれぞれ入力され、その他方の
端子にはカウンタ１３の出力が接続され、３ビットの各
ビットがそれぞれＡＮＤ１〜ＡＮＤ３へ入力される。こ
のとき、上位ビットがＡＮＤ１、下位ビットがＡＮＤ３
へ対応している。また、これらのＮＭＯＳＮ１〜Ｎ３の
抵抗値は、重み付けされており、例えば、ＮＭＯＳＮ１
はＲ１０、ＮＭＯＳＮ２は２Ｒ１０、ＮＭＯＳＮ３は４
Ｒ１０である。そして、Ｎ４のゲートにはイネーブル信
号Ｅ１が入力され、この抵抗値はＲ１５である。
【００１３】イネーブル信号Ｅ１は、例えば、タイマで
構成され、一定時間経過する度に“ＨＩ”と”ＬＯＷ
“が切り替わる信号である。ＮＭＯＳ用カウンタ値保持
回路３０は、クロック信号Ｃ２のタイミングで、カウン
タ１３から入力されるカウンタ値を読み込み、一時記憶
する。
構成され、一定時間経過する度に“ＨＩ”と”ＬＯＷ
“が切り替わる信号である。ＮＭＯＳ用カウンタ値保持
回路３０は、クロック信号Ｃ２のタイミングで、カウン
タ１３から入力されるカウンタ値を読み込み、一時記憶
する。
【００１４】次に、ＰＭＯＳ側の出力インピーダンス調
整回路について説明する。２０は、比較器２１と、カウ
ンタ２３と、ＰＭＯＳアレイ２５によって構成された出
力ＰＭＯＳ用Ａ／Ｄコンバータである。比較器２１は、
ＬＳＩ電極パッド１に接続されたノードＣの電位と、参
照電位Ｖｂの電位を比較し、比較結果がノードＣの電位
が参照電位Ｖｂの電位より高い場合は"ＬＯＷ“を、低
い場合は"ＨＩ“をＵＰ／ＤＯＷＮカウンタ２３へ出力
する。
整回路について説明する。２０は、比較器２１と、カウ
ンタ２３と、ＰＭＯＳアレイ２５によって構成された出
力ＰＭＯＳ用Ａ／Ｄコンバータである。比較器２１は、
ＬＳＩ電極パッド１に接続されたノードＣの電位と、参
照電位Ｖｂの電位を比較し、比較結果がノードＣの電位
が参照電位Ｖｂの電位より高い場合は"ＬＯＷ“を、低
い場合は"ＨＩ“をＵＰ／ＤＯＷＮカウンタ２３へ出力
する。
【００１５】カウンタ２３は、３ビットのカウンタであ
り、比較器２１の出力信号が“ＨＩ”の場合はカウント
アップし、“ＬＯＷ”の場合はカウントダウンする。な
お、カウント値が「０００」の場合は、カウントダウン
は行なわず、また、カウント値が「１１１」の場合は、
カウントアップは行なわない。このカウントは、クロッ
ク信号Ｃ１が入力されたときに行われる。そして、この
カウント値は、ＰＭＯＳアレイ２５と、ＰＭＯＳ用カウ
ンタ値保持回路４０へ出力される。
り、比較器２１の出力信号が“ＨＩ”の場合はカウント
アップし、“ＬＯＷ”の場合はカウントダウンする。な
お、カウント値が「０００」の場合は、カウントダウン
は行なわず、また、カウント値が「１１１」の場合は、
カウントアップは行なわない。このカウントは、クロッ
ク信号Ｃ１が入力されたときに行われる。そして、この
カウント値は、ＰＭＯＳアレイ２５と、ＰＭＯＳ用カウ
ンタ値保持回路４０へ出力される。
【００１６】次に、図３を用いて、ＰＭＯＳアレイ２５
について説明する。ＰＭＯＳアレイ２５は、４つのＰ型
ＭＯＳ（Ｐ１〜Ｐ４）が外部端子（電圧ＶＤＤ）とノー
ドＣ間に並列形態に接続され、Ｐ１〜Ｐ３のゲート端子
は、それぞれナンドゲートＮＡＮＤ１〜ＮＡＮＤ３の出
力端子に接続されている。これらＮＡＮＤ１〜ＮＡＮＤ
３の一方の入力端子にはイネーブル信号Ｅ１がそれぞれ
入力され、その他方の端子にはカウンタ２３の出力が接
続され、３ビットの各ビットがそれぞれＮＡＮＤ１〜Ｎ
ＡＮＤ３へ入力される。このとき、上位ビットがＮＡＮ
Ｄ３、下位ビットがＮＡＮＤ１へ対応している。また、
これらのＰＭＯＳＰ１〜Ｐ３の抵抗値は重み付けされて
おり、例えば、ＰＭＯＳＰ１はＲ２０、ＰＭＯＳＰ２は
２Ｒ２０、ＰＭＯＳＰ３は４Ｒ２０である。そして、Ｐ
４のゲートにはイネーブル信号Ｅ１が入力され、この抵
抗値はＲ２５である。ＰＭＯＳ用カウンタ値保持回路４
０は、クロック信号Ｃ２のタイミングで、カウンタ２３
から入力されるカウンタ値を読み込み、一時記憶する。
について説明する。ＰＭＯＳアレイ２５は、４つのＰ型
ＭＯＳ（Ｐ１〜Ｐ４）が外部端子（電圧ＶＤＤ）とノー
ドＣ間に並列形態に接続され、Ｐ１〜Ｐ３のゲート端子
は、それぞれナンドゲートＮＡＮＤ１〜ＮＡＮＤ３の出
力端子に接続されている。これらＮＡＮＤ１〜ＮＡＮＤ
３の一方の入力端子にはイネーブル信号Ｅ１がそれぞれ
入力され、その他方の端子にはカウンタ２３の出力が接
続され、３ビットの各ビットがそれぞれＮＡＮＤ１〜Ｎ
ＡＮＤ３へ入力される。このとき、上位ビットがＮＡＮ
Ｄ３、下位ビットがＮＡＮＤ１へ対応している。また、
これらのＰＭＯＳＰ１〜Ｐ３の抵抗値は重み付けされて
おり、例えば、ＰＭＯＳＰ１はＲ２０、ＰＭＯＳＰ２は
２Ｒ２０、ＰＭＯＳＰ３は４Ｒ２０である。そして、Ｐ
４のゲートにはイネーブル信号Ｅ１が入力され、この抵
抗値はＲ２５である。ＰＭＯＳ用カウンタ値保持回路４
０は、クロック信号Ｃ２のタイミングで、カウンタ２３
から入力されるカウンタ値を読み込み、一時記憶する。
【００１７】次に、図４を用いて、出力バッファ回路５
０について説明する。この図において、図２および図３
に対応する各部には、同一の符号を付け、その説明を省
略する。ＡＮＤ１〜ＡＮＤ３の一方の端子には、データ
入力端子へ接続され、内部領域から出力すべきデータが
入力される。また、ＡＮＤ１〜ＡＮＤ３の他方の端子に
は、ＮＭＯＳ用カウンタ値保持回路３０の出力へ接続さ
れ、各ビットが１対１で入力される。このとき、上位ビ
ットがＡＮＤ１、下位ビットがＡＮＤ３へ対応してい
る。また、ＮＡＮＤ１〜ＮＡＮＤ３の一方の端子には、
データ入力端子へ接続され、内部領域からデータが入力
される。また、ＮＡＮＤ１〜ＮＡＮＤ３の他方の端子に
は、ＰＭＯＳ用カウンタ値保持回路４０の出力へ接続さ
れ、各ビットが１対１で入力される。このとき、上位ビ
ットがＮＡＮＤ３、下位ビットがＮＡＮＤ１へ対応して
いる。さらに、図２のノードＡ、図３のノードＣに対応
する端子は、ＬＳＩ出力端子５１へ共通に接続されてい
る。
０について説明する。この図において、図２および図３
に対応する各部には、同一の符号を付け、その説明を省
略する。ＡＮＤ１〜ＡＮＤ３の一方の端子には、データ
入力端子へ接続され、内部領域から出力すべきデータが
入力される。また、ＡＮＤ１〜ＡＮＤ３の他方の端子に
は、ＮＭＯＳ用カウンタ値保持回路３０の出力へ接続さ
れ、各ビットが１対１で入力される。このとき、上位ビ
ットがＡＮＤ１、下位ビットがＡＮＤ３へ対応してい
る。また、ＮＡＮＤ１〜ＮＡＮＤ３の一方の端子には、
データ入力端子へ接続され、内部領域からデータが入力
される。また、ＮＡＮＤ１〜ＮＡＮＤ３の他方の端子に
は、ＰＭＯＳ用カウンタ値保持回路４０の出力へ接続さ
れ、各ビットが１対１で入力される。このとき、上位ビ
ットがＮＡＮＤ３、下位ビットがＮＡＮＤ１へ対応して
いる。さらに、図２のノードＡ、図３のノードＣに対応
する端子は、ＬＳＩ出力端子５１へ共通に接続されてい
る。
【００１８】次に、上記構成による装置の動作について
説明する。なお、電源投入直後の各部の状態として、イ
ネーブル信号Ｅ１は“ＨＩ”とし、カウンタ１３，２３
の初期値は、「０００」とする。
説明する。なお、電源投入直後の各部の状態として、イ
ネーブル信号Ｅ１は“ＨＩ”とし、カウンタ１３，２３
の初期値は、「０００」とする。
【００１９】まず、装置に電源が投入されると、イネー
ブル信号Ｅ１が“ＨＩ”であるので、ＰＭＯＳアレイ２
５のＰＭＯＳＰ１〜ＰＭＯＳＰ４は、全てオフの状態に
なり、ＮＭＯＳアレイ１５が活性化される。そして、Ｌ
ＳＩ電極パッド１の電圧がノードＡを介して比較器１１
へ入力されると、比較器１１は、ノードＡの電位と参照
電位Ｖａの電位を比較する。ノードＡの電位が高い場
合、比較器１１は、比較結果“ＨＩ”をカウンタ１３へ
出力する。
ブル信号Ｅ１が“ＨＩ”であるので、ＰＭＯＳアレイ２
５のＰＭＯＳＰ１〜ＰＭＯＳＰ４は、全てオフの状態に
なり、ＮＭＯＳアレイ１５が活性化される。そして、Ｌ
ＳＩ電極パッド１の電圧がノードＡを介して比較器１１
へ入力されると、比較器１１は、ノードＡの電位と参照
電位Ｖａの電位を比較する。ノードＡの電位が高い場
合、比較器１１は、比較結果“ＨＩ”をカウンタ１３へ
出力する。
【００２０】カウンタ１３は、入力信号“ＨＩ”を受け
て、「０００」から「００１」へカウントアップし、Ｎ
ＭＯＳ用カウンタ値保持回路３０とＮＭＯＳアレイ１５
へ出力する。ＮＭＯＳ用カウンタ値保持回路３０は、ク
ロック信号Ｃ２が指示するタイミングでカウント値を
「０００」から「００１」へ更新し、カウント値を保持
し、このカウント値「００１」を出力バッファ回路５０
へ出力する
て、「０００」から「００１」へカウントアップし、Ｎ
ＭＯＳ用カウンタ値保持回路３０とＮＭＯＳアレイ１５
へ出力する。ＮＭＯＳ用カウンタ値保持回路３０は、ク
ロック信号Ｃ２が指示するタイミングでカウント値を
「０００」から「００１」へ更新し、カウント値を保持
し、このカウント値「００１」を出力バッファ回路５０
へ出力する
【００２１】次に、ＮＭＯＳアレイ１５は、カウント値
に応じた抵抗を構成する。すなわち、カウント値が「０
０１」であるので、ＮＭＯＳＮ３とＮＭＯＳＮ４がオン
になる。これにより、ＮＭＯＳアレイ１５の抵抗値は小
さくなり、ノードＡの電位が低下する。そして、比較器
１１は、電位が低下した後のノードＡの電位と、参照電
位Ｖａを比較する。
に応じた抵抗を構成する。すなわち、カウント値が「０
０１」であるので、ＮＭＯＳＮ３とＮＭＯＳＮ４がオン
になる。これにより、ＮＭＯＳアレイ１５の抵抗値は小
さくなり、ノードＡの電位が低下する。そして、比較器
１１は、電位が低下した後のノードＡの電位と、参照電
位Ｖａを比較する。
【００２２】ノードＡの電位が参照電位Ｖａより高い場
合、比較器１１は、比較結果“ＨＩ”をカウンタ１３へ
出力する。カウンタ１３は、クロック信号Ｃ１が指示す
るタイミングでカウント値「００１」を「０１０」へカ
ウントアップし、ＮＭＯＳアレイ１５とＮＭＯＳ用カウ
ンタ値保持回路３０へ出力する。ＮＭＯＳ用カウンタ値
保持回路３０は、クロック信号Ｃ２の指示を受けて、カ
ウント値「００１」を「０１０」へ更新し、出力バッフ
ァ回路５０へ出力し、データを保持する。
合、比較器１１は、比較結果“ＨＩ”をカウンタ１３へ
出力する。カウンタ１３は、クロック信号Ｃ１が指示す
るタイミングでカウント値「００１」を「０１０」へカ
ウントアップし、ＮＭＯＳアレイ１５とＮＭＯＳ用カウ
ンタ値保持回路３０へ出力する。ＮＭＯＳ用カウンタ値
保持回路３０は、クロック信号Ｃ２の指示を受けて、カ
ウント値「００１」を「０１０」へ更新し、出力バッフ
ァ回路５０へ出力し、データを保持する。
【００２３】次に、ＮＭＯＳアレイ１５は、更新された
カウント値に応じた抵抗を構成する。この場合、カウン
ト値が「０１０」であるので、ＮＭＯＳＮ２とＮＭＯＳＮ
４がオンになる。これにより、ＮＭＯＳアレイ１５の抵
抗値はさらに小さくなり、ノードＡの電位がさらに低下
する。そして、比較器１１は、電位が低下した後のノー
ドＡの電位と、参照電位Ｖａを比較する。
カウント値に応じた抵抗を構成する。この場合、カウン
ト値が「０１０」であるので、ＮＭＯＳＮ２とＮＭＯＳＮ
４がオンになる。これにより、ＮＭＯＳアレイ１５の抵
抗値はさらに小さくなり、ノードＡの電位がさらに低下
する。そして、比較器１１は、電位が低下した後のノー
ドＡの電位と、参照電位Ｖａを比較する。
【００２４】そして、ノードＡの電位が参照電位Ｖａよ
り低くなったとすると、比較器１１は、比較結果“ＬＯ
Ｗ”をカウンタ１３へ出力する。カウンタ１３は、クロ
ック信号Ｃ１が指示するタイミングで「０１０」から
「００１」へカウントダウンし、ＮＭＯＳアレイ１５と
ＮＭＯＳ用カウンタ値保持回路３０へ出力する。
り低くなったとすると、比較器１１は、比較結果“ＬＯ
Ｗ”をカウンタ１３へ出力する。カウンタ１３は、クロ
ック信号Ｃ１が指示するタイミングで「０１０」から
「００１」へカウントダウンし、ＮＭＯＳアレイ１５と
ＮＭＯＳ用カウンタ値保持回路３０へ出力する。
【００２５】ＮＭＯＳ用カウンタ値保持回路３０は、ク
ロック信号Ｃ２が指示するタイミングでカウント値を
「０１１」から「０１０」へ更新し、出力バッファ回路
５０へ出力し、カウント値を保持する。そして、ＮＭＯ
Ｓアレイ１５は、カウント値に応じた抵抗を構成する。
この場合、カウント値が「０１０」へカウントダウンされ
ているので、抵抗値は大きくなり、ノードＡの電位が上
がる。そして、比較器１１は、電圧が上昇したノードＡ
の電位と、参照電位Ｖａの電位を比較し、イネーブル信
号Ｅ１が“ＬＯＷ”になるまで上述の動作を繰り返す。
ロック信号Ｃ２が指示するタイミングでカウント値を
「０１１」から「０１０」へ更新し、出力バッファ回路
５０へ出力し、カウント値を保持する。そして、ＮＭＯ
Ｓアレイ１５は、カウント値に応じた抵抗を構成する。
この場合、カウント値が「０１０」へカウントダウンされ
ているので、抵抗値は大きくなり、ノードＡの電位が上
がる。そして、比較器１１は、電圧が上昇したノードＡ
の電位と、参照電位Ｖａの電位を比較し、イネーブル信
号Ｅ１が“ＬＯＷ”になるまで上述の動作を繰り返す。
【００２６】次に、イネーブル信号Ｅ１が“ＬＯＷ”に
なった場合、出力ＮＭＯＳ用Ａ／Ｄコンバータ１０側に
おいては、ＮＭＯＳアレイ１５のＮＭＯＳＮ１〜ＮＭＯ
ＳＮ４は、全てオフの状態になり、動作が停止する。Ｎ
ＭＯＳアレイ１５が停止している間、ＮＭＯＳ用カウン
タ値保持回路３０は、保持しているカウンタ値を出力バ
ッファ回路５０へ出力する。
なった場合、出力ＮＭＯＳ用Ａ／Ｄコンバータ１０側に
おいては、ＮＭＯＳアレイ１５のＮＭＯＳＮ１〜ＮＭＯ
ＳＮ４は、全てオフの状態になり、動作が停止する。Ｎ
ＭＯＳアレイ１５が停止している間、ＮＭＯＳ用カウン
タ値保持回路３０は、保持しているカウンタ値を出力バ
ッファ回路５０へ出力する。
【００２７】一方、出力ＰＭＯＳ用Ａ／Ｄコンバータ２
０側においては、ＰＭＯＳアレイ２５が活性化される。
そして、ＬＳＩ電極パッド１の電圧がノードＣを介して
比較器２１へ入力されると、比較器２１は、ノードＣの
電位と参照電位Ｖｂの電位を比較する。ノードＣの電位
が低い場合、比較器２１は、比較結果“ＨＩ”をカウン
タ２３へ出力する。
０側においては、ＰＭＯＳアレイ２５が活性化される。
そして、ＬＳＩ電極パッド１の電圧がノードＣを介して
比較器２１へ入力されると、比較器２１は、ノードＣの
電位と参照電位Ｖｂの電位を比較する。ノードＣの電位
が低い場合、比較器２１は、比較結果“ＨＩ”をカウン
タ２３へ出力する。
【００２８】カウンタ２３は、入力信号“ＨＩ”を受け
て、「０００」から「００１」へカウントアップし、Ｐ
ＭＯＳ用カウンタ値保持回路４０とＰＭＯＳアレイ２５
へ出力する。ＰＭＯＳ用カウンタ値保持回路４０は、ク
ロック信号Ｃ２が指示するタイミングでカウント値を
「０００」から「００１」へ更新し、出力バッファ回路
５０へ出力し、カウント値を保持する。
て、「０００」から「００１」へカウントアップし、Ｐ
ＭＯＳ用カウンタ値保持回路４０とＰＭＯＳアレイ２５
へ出力する。ＰＭＯＳ用カウンタ値保持回路４０は、ク
ロック信号Ｃ２が指示するタイミングでカウント値を
「０００」から「００１」へ更新し、出力バッファ回路
５０へ出力し、カウント値を保持する。
【００２９】次に、ＰＭＯＳアレイ２５は、カウント値
に応じた抵抗を構成する。この場合、カウント値が「０
０１」であるので、ＰＭＯＳＰ１とＰＭＯＳＰ４がオン
になる。これにより、ＰＭＯＳアレイ２５の抵抗値が小
さくなり、ノードＣの電位は上がる。そして、比較器２
１は、電位が上がった後のノードＣの電位と、参照電位
Ｖｂを比較する。
に応じた抵抗を構成する。この場合、カウント値が「０
０１」であるので、ＰＭＯＳＰ１とＰＭＯＳＰ４がオン
になる。これにより、ＰＭＯＳアレイ２５の抵抗値が小
さくなり、ノードＣの電位は上がる。そして、比較器２
１は、電位が上がった後のノードＣの電位と、参照電位
Ｖｂを比較する。
【００３０】次に、ノードＣの電位が参照電位Ｖｂより
低かった場合、比較器２１は、比較結果“ＨＩ”をカウ
ンタ２３へ出力する。カウンタ２３は、クロック信号Ｃ
１が指示するタイミングで、カウント値「００１」を
「０１０」へカウントアップし、ＰＭＯＳアレイ２５と
ＰＭＯＳ用カウンタ値保持回路４０へ出力する。そし
て、ＰＭＯＳ用カウンタ値保持回路４０は、クロック信
号Ｃ２の指示を受けて、カウント値「００１」を「０１
０」へ更新し、出力バッファ回路５０へ出力し、データ
を保持する。
低かった場合、比較器２１は、比較結果“ＨＩ”をカウ
ンタ２３へ出力する。カウンタ２３は、クロック信号Ｃ
１が指示するタイミングで、カウント値「００１」を
「０１０」へカウントアップし、ＰＭＯＳアレイ２５と
ＰＭＯＳ用カウンタ値保持回路４０へ出力する。そし
て、ＰＭＯＳ用カウンタ値保持回路４０は、クロック信
号Ｃ２の指示を受けて、カウント値「００１」を「０１
０」へ更新し、出力バッファ回路５０へ出力し、データ
を保持する。
【００３１】また、ＰＭＯＳアレイ２５は、更新された
カウント値に応じて抵抗を構成する。この場合、カウン
ト値が「０１０」であるので、ＰＭＯＳＰ２とＰＭＯＳＰ
４がオンになる。これにより、抵抗値は小さくなり、ノ
ードＣの電位は上がる。そして、比較器２１は、電位が
上昇した後のノードＣの電位と、参照電位Ｖｂを比較す
る。
カウント値に応じて抵抗を構成する。この場合、カウン
ト値が「０１０」であるので、ＰＭＯＳＰ２とＰＭＯＳＰ
４がオンになる。これにより、抵抗値は小さくなり、ノ
ードＣの電位は上がる。そして、比較器２１は、電位が
上昇した後のノードＣの電位と、参照電位Ｖｂを比較す
る。
【００３２】ノードＣの電位が参照電位Ｖｂより高くな
ったとすると、比較器２１は、比較結果“ＬＯＷ”をカ
ウンタ２３へ出力する。カウンタ２３は、クロック信号
Ｃ１が指示するタイミングで「０１０」から「００１」
へカウントダウンし、ＰＭＯＳアレイ２５とＰＭＯＳ用
カウンタ値保持回路４０へ出力する。
ったとすると、比較器２１は、比較結果“ＬＯＷ”をカ
ウンタ２３へ出力する。カウンタ２３は、クロック信号
Ｃ１が指示するタイミングで「０１０」から「００１」
へカウントダウンし、ＰＭＯＳアレイ２５とＰＭＯＳ用
カウンタ値保持回路４０へ出力する。
【００３３】ＰＭＯＳ用カウンタ値保持回路４０は、ク
ロック信号Ｃ２が指示するタイミングでカウント値を
「０１０」から「００１」へ更新し、出力バッファ回路
５０へ出力し、カウント値を保持する。そして、ＰＭＯ
Ｓアレイ２５は、カウント値に応じた抵抗を構成する。
この場合、カウント値が「００１」であるので、ＰＭＯＳ
Ｐ１とＰＭＯＳＰ４がオンになる。これにより、抵抗値
は大きくなり、ノードＣの電位が低下する。そして、比
較器２１は、電位が低下した後のノードＣの電位と、参
照電位Ｖｂの電位を比較し、イネーブル信号Ｅ１が“Ｈ
Ｉ”になるまで上述した動作を繰り返す。
ロック信号Ｃ２が指示するタイミングでカウント値を
「０１０」から「００１」へ更新し、出力バッファ回路
５０へ出力し、カウント値を保持する。そして、ＰＭＯ
Ｓアレイ２５は、カウント値に応じた抵抗を構成する。
この場合、カウント値が「００１」であるので、ＰＭＯＳ
Ｐ１とＰＭＯＳＰ４がオンになる。これにより、抵抗値
は大きくなり、ノードＣの電位が低下する。そして、比
較器２１は、電位が低下した後のノードＣの電位と、参
照電位Ｖｂの電位を比較し、イネーブル信号Ｅ１が“Ｈ
Ｉ”になるまで上述した動作を繰り返す。
【００３４】次に、ＮＭＯＳ用カウンタ値保持回路３０
のカウント値が「０１０」、ＰＭＯＳ用カウンタ値保持回
路４０のカウント値が「００１」の状態において、出力バ
ッファ回路５０のデータ入力端子へデータが入力された
場合、出力バッファ回路５０は、入力されたカウンタ値
に応じた抵抗を構成する。すなわち、入力されるデータ
が"ＨＩ“の場合、ＰＭＯＳＰ１〜ＰＭＯＳＰ４はオフ
状態になる。そして、ＮＭＯＳ用カウンタ値保持回路３
０のカウント値が「０１０」であるので、出力バッファ回
路５０のＮＭＯＳＮ２とＮＭＯＳＮ４はオンになる。こ
れにより、”ＨＩ“のデータ信号が入力された場合、こ
のＮＭＯＳＮ２とＮＭＯＳＮ４によって構成された抵抗
を介し、ＬＳＩ出力端子５１からデータが出力されるの
で、インピ−ダンスの整合を行うことができる。
のカウント値が「０１０」、ＰＭＯＳ用カウンタ値保持回
路４０のカウント値が「００１」の状態において、出力バ
ッファ回路５０のデータ入力端子へデータが入力された
場合、出力バッファ回路５０は、入力されたカウンタ値
に応じた抵抗を構成する。すなわち、入力されるデータ
が"ＨＩ“の場合、ＰＭＯＳＰ１〜ＰＭＯＳＰ４はオフ
状態になる。そして、ＮＭＯＳ用カウンタ値保持回路３
０のカウント値が「０１０」であるので、出力バッファ回
路５０のＮＭＯＳＮ２とＮＭＯＳＮ４はオンになる。こ
れにより、”ＨＩ“のデータ信号が入力された場合、こ
のＮＭＯＳＮ２とＮＭＯＳＮ４によって構成された抵抗
を介し、ＬＳＩ出力端子５１からデータが出力されるの
で、インピ−ダンスの整合を行うことができる。
【００３５】また、入力されるデータが“ＬＯＷ”の場
合、ＮＭＯＳＮ１〜ＮＭＯＳＮ４はオフ状態になる。そ
して、ＰＭＯＳ用カウンタ値保持回路４０のカウント値
が「００１」であるので、出力バッファ回路５０のＰＭＯ
ＳＰ１とＰＭＯＳＰ４はオンになる。これにより、“Ｌ
ＯＷ”のデータ信号が入力された場合、このＰＭＯＳＰ
１とＰＭＯＳＰ４によって構成された抵抗を介し、ＬＳ
Ｉ出力端子５１からデータが出力されるので、インピ−
ダンスの整合を行うことができる。
合、ＮＭＯＳＮ１〜ＮＭＯＳＮ４はオフ状態になる。そ
して、ＰＭＯＳ用カウンタ値保持回路４０のカウント値
が「００１」であるので、出力バッファ回路５０のＰＭＯ
ＳＰ１とＰＭＯＳＰ４はオンになる。これにより、“Ｌ
ＯＷ”のデータ信号が入力された場合、このＰＭＯＳＰ
１とＰＭＯＳＰ４によって構成された抵抗を介し、ＬＳ
Ｉ出力端子５１からデータが出力されるので、インピ−
ダンスの整合を行うことができる。
【００３６】なお、上記実施形態におけるカウンタ１
３，２３は、３ビットのカウンタであるが、２ビットで
もよく、また、３ビット以上であってもよい。さらに、
カウンタ値を出力バッファ回路へ分配するビット数をチ
ップ内部のばらつきや、精度によって変更してもよい。
３，２３は、３ビットのカウンタであるが、２ビットで
もよく、また、３ビット以上であってもよい。さらに、
カウンタ値を出力バッファ回路へ分配するビット数をチ
ップ内部のばらつきや、精度によって変更してもよい。
【００３７】また、上述の実施例では、ＮＭＯＳＮ１〜
ＮＭＯＳＮ４は、ＮＭＯＳアレイ１５と出力バッファ回
路５０において同一であるが、ＬＳＩ出力端子５１へ接
続される負荷に応じて、ＮＭＯＳアレイ１５を構成する
ＮＭＯＳＮ１〜ＮＭＯＳＮ４と出力バッファ回路５０を
構成するＮＭＯＳＮ１〜ＮＭＯＳＮ４をそれぞれ設定し
てもよい。
ＮＭＯＳＮ４は、ＮＭＯＳアレイ１５と出力バッファ回
路５０において同一であるが、ＬＳＩ出力端子５１へ接
続される負荷に応じて、ＮＭＯＳアレイ１５を構成する
ＮＭＯＳＮ１〜ＮＭＯＳＮ４と出力バッファ回路５０を
構成するＮＭＯＳＮ１〜ＮＭＯＳＮ４をそれぞれ設定し
てもよい。
【００３８】さらに、ＰＭＯＳＰ１〜ＰＭＯＳＰ４は、
ＰＭＯＳアレイ２５と出力バッファ回路５０において同
一であるが、ＬＳＩ出力端子５１へ接続される負荷に応
じて、ＰＭＯＳアレイ２５を構成するＰＭＯＳＰ１〜Ｐ
ＭＯＳＰ４と出力バッファ回路５０を構成するＰＭＯＳ
Ｐ１〜ＰＭＯＳＰ４をそれぞれ設定してもよい。
ＰＭＯＳアレイ２５と出力バッファ回路５０において同
一であるが、ＬＳＩ出力端子５１へ接続される負荷に応
じて、ＰＭＯＳアレイ２５を構成するＰＭＯＳＰ１〜Ｐ
ＭＯＳＰ４と出力バッファ回路５０を構成するＰＭＯＳ
Ｐ１〜ＰＭＯＳＰ４をそれぞれ設定してもよい。
【００３９】
【発明の効果】以上説明したように、この発明によれ
ば、制御信号を設け、Ｎ型金属酸化膜半導体側とＰ型金
属酸化膜半導体側へ入力し、Ｐ型金属酸化膜半導体側を
停止させている間、Ｎ型金属酸化膜半導体側を作動させ
るようにした。そして、Ｎ型金属酸化膜半導体側におい
て、集積回路の外部に直列に接続された２つの外部抵抗
素子間の電位を集積回路外部端子を介して検出し、この
検出電位と参照電位を比較し、この検出電位と参照電位
が一致するように出力バッファ回路の内部抵抗を構成し
た。また、制御信号が切り替わり、Ｎ型金属酸化膜半導
体側を停止させている間、Ｐ型金属酸化膜半導体側を作
動させるようにした。そして、Ｐ型金属酸化膜半導体側
において、集積回路の外部に直列に接続された２つの外
部抵抗素子間の電位を集積回路外部端子を介して検出
し、この検出電位と参照電位を比較し、この検出電位と
参照電位が一致するように出力バッファ回路の内部抵抗
を構成したので、１つの集積回路外部端子を用いてイン
ピーダンス調整回路を構成できるので、集積回路外部端
子数を削減することが可能である。これにより、集積回
路の収容性を改善でき、また、ノイズ、消費電力の低減
を図ることができる効果が得られる。
ば、制御信号を設け、Ｎ型金属酸化膜半導体側とＰ型金
属酸化膜半導体側へ入力し、Ｐ型金属酸化膜半導体側を
停止させている間、Ｎ型金属酸化膜半導体側を作動させ
るようにした。そして、Ｎ型金属酸化膜半導体側におい
て、集積回路の外部に直列に接続された２つの外部抵抗
素子間の電位を集積回路外部端子を介して検出し、この
検出電位と参照電位を比較し、この検出電位と参照電位
が一致するように出力バッファ回路の内部抵抗を構成し
た。また、制御信号が切り替わり、Ｎ型金属酸化膜半導
体側を停止させている間、Ｐ型金属酸化膜半導体側を作
動させるようにした。そして、Ｐ型金属酸化膜半導体側
において、集積回路の外部に直列に接続された２つの外
部抵抗素子間の電位を集積回路外部端子を介して検出
し、この検出電位と参照電位を比較し、この検出電位と
参照電位が一致するように出力バッファ回路の内部抵抗
を構成したので、１つの集積回路外部端子を用いてイン
ピーダンス調整回路を構成できるので、集積回路外部端
子数を削減することが可能である。これにより、集積回
路の収容性を改善でき、また、ノイズ、消費電力の低減
を図ることができる効果が得られる。
【図１】 この発明の第一の実施形態による構成を示す
概略ブロック図である。
概略ブロック図である。
【図２】 第一の実施形態におけるＮＭＯＳアレイ１５
の構成を示す図である。
の構成を示す図である。
【図３】 第一の実施形態におけるＰＭＯＳアレイ２５
の構成を示す図である。
の構成を示す図である。
【図４】 第一の実施形態における出力バッファ回路５
０の構成を示す図である。
０の構成を示す図である。
１ ＬＳＩ電極パッド １０ 出力ＮＭＯＳ用Ａ／Ｄコンバータ １１、２１ 比較器 １３、２３ カウンタ １５ ＮＭＯＳアレイ ２０ 出力ＰＭＯＳ用Ａ／Ｄコンバータ ２５ ＰＭＯＳアレイ ３０ ＮＭＯＳ用カウンタ値保持回路 ４０ ＰＭＯＳ用カウンタ値保持回路 ５０ 出力バッファ回路 ５１ ＬＳＩ出力端子 Ｒ１、Ｒ２ 外部抵抗 Ｎ１〜Ｎ４ ＮＭＯＳ Ｐ１〜Ｐ４ ＰＭＯＳ Ｖａ、Ｖｂ 参照電位 Ｅ１ イネーブル信号 Ｃ１、Ｃ２ クロック信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J022 AA05 BA06 CB06 CE06 CF01 CG01 5J039 DA12 KK23 KK28 MM04 NN01 5J056 AA00 AA04 AA40 BB17 BB53 CC09 CC17 DD13 DD29 EE15 FF01 FF07 FF08 5K029 AA03 AA18 DD04 GG07 LL00 LL19
Claims (3)
- 【請求項１】 相補型金属酸化膜半導体による集積回路
の出力インピーダンスを調整するインピーダンス調整回
路において、 該集積回路に接続される負荷に応じた第１および第２の
抵抗と、 前記第１、第２の抵抗が直列に接続される接続点の電位
と、予め設定された第１の参照電位を比較する第１の比
較器と、 クロックを発生するクロック発生回路と、 前記クロック発生回路から出力されるクロック数を、前
記第１の比較器の比較結果に応じてカウントし、ｎビッ
トのカウント値を出力する第１のカウンタと、 外部から供給される信号が動作指示をしている場合に、
前記第１のカウンタから出力されるｎビットのカウンタ
値に応じて抵抗値が変化する第１の抵抗構成部と、 前記第１、第２の抵抗の接続点の電位と、予め設定され
た第２の参照電位を比較する第２の比較器と、 前記クロック発生回路から出力されるクロック数を、前
記第２の比較器の比較結果に応じてカウントし、ｍビッ
トのカウント値を出力する第２のカウンタと、 前記外部から供給される信号が停止指示をしている場合
に、前記第２のカウンタから出力されるｍビットのカウ
ンタ値に応じて抵抗値が変化する第２の抵抗構成部と、 前記集積回路に接続され、該集積回路から入力される信
号がハイの場合に、前記第１のカウンタから出力される
ｎビットのカウンタ値に応じて抵抗値が変化する前記第
１の抵抗構成部と同一の構成による第３の抵抗構成部
と、 前記集積回路に接続され、該集積回路から入力される信
号がローの場合に、前記第２のカウンタから出力される
ｍビットのカウンタ値に応じて抵抗値が変化する前記第
２の抵抗構成部と同一の構成による第４の抵抗構成部
と、 を有し、前記第３の抵抗構成部と第４の抵抗構成部が直
列に接続されていることを特徴とするインピーダンス調
整回路。 - 【請求項２】 前記第１の抵抗構成部は、並列に接続さ
れた（ｎ＋１）個のＮ型金属酸化膜半導体によって構成
されていることを特徴とする請求項１記載のインピーダ
ンス調整回路。 - 【請求項３】 前記第２の抵抗構成部は、並列に接続さ
れた（ｍ＋１）個のP型金属酸化膜半導体によって構成
されていることを特徴とする請求項１ないし請求項２記
載のインピーダンス調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26620499A JP3475870B2 (ja) | 1999-09-20 | 1999-09-20 | インピーダンス調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26620499A JP3475870B2 (ja) | 1999-09-20 | 1999-09-20 | インピーダンス調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001094409A true JP2001094409A (ja) | 2001-04-06 |
| JP3475870B2 JP3475870B2 (ja) | 2003-12-10 |
Family
ID=17427718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26620499A Expired - Lifetime JP3475870B2 (ja) | 1999-09-20 | 1999-09-20 | インピーダンス調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3475870B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002359548A (ja) * | 2001-05-31 | 2002-12-13 | Hitachi Ltd | 半導体集積回路 |
| EP1494356A1 (en) * | 2003-06-30 | 2005-01-05 | Nec Corporation | Impedance adjustment circuit, impedance adjustment method, and semiconductor device |
| JP2007006277A (ja) * | 2005-06-24 | 2007-01-11 | Nec Electronics Corp | インピーダンス制御回路およびインピーダンス制御方法 |
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