JP2021185650A - インピーダンスキャリブレーション回路 - Google Patents
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Abstract
Description
110、120 キャリブレーション回路
130 制御回路
131、132 コンパレータ
133 演算回路
440 信号フォーマットコンバータ
AP、AN、CODEP、CODEN 制御信号
COMP1、COMP2 比較結果
GND 接地電圧
M1〜M3 トランジスタ
P1 節点
RZQ 外部抵抗
VDD 動作電圧
VZQ、VNZQ 電圧
VREF 基準電圧
ZQPAD キャリブレーションパッド
ZQCLK クロック信号
Claims (10)
- キャリブレーションパッドを介して外部抵抗に接続されるのに適しており、第1制御信号および前記外部抵抗の抵抗値に基づいて、第1電圧を生成する第1キャリブレーション回路と、
前記第1制御信号および第2制御信号に基づいて、第2電圧を生成する第2キャリブレーション回路と、
前記第1電圧と基準電圧を比較して第1比較結果を取得し、前記第1電圧と前記第2電圧を比較して第2比較結果を取得するために使用され、前記第1比較結果に基づいて前記第1制御信号を生成し、前記第2比較結果に基づいて前記第2制御信号を生成する制御回路と
、
を含むインピーダンスキャリブレーション回路。 - 前記第1キャリブレーション回路が、
第1端子が動作電圧に接続され、第2端子が前記キャリブレーションパッドに接続され、制御端子が前記第1制御信号を受信し、前記第1制御信号に基づいて抵抗値を調整する第1トランジスタを含む請求項1に記載のインピーダンスキャリブレーション回路。 - 前記第2キャリブレーション回路が、
第1端子が動作電圧に接続され、制御端子が前記第1制御信号を受信し、前記第1制御信号に基づいて抵抗値を調整する第2トランジスタと、
第1端子が接地電圧に接続され、第2端子が前記第2トランジスタの第2端子に接続され、制御端子が前記第2制御信号を受信し、前記第2制御信号に基づいて抵抗値を調整する第3トランジスタと、
を含む請求項2に記載のインピーダンスキャリブレーション回路。 - 前記第1トランジスタおよび前記第2トランジスタが、P型トランジスタであり、前記第3トランジスタが、N型トランジスタである請求項3に記載のインピーダンスキャリブレーション回路。
- 前記基準電圧の電圧値が、動作電圧の電圧値の半分である請求項1に記載のインピーダンスキャリブレーション回路。
- 前記制御回路が、
第1入力端子が前記第1電圧を受信して、第2入力端子が前記基準電圧を受信し、出力端子において前記第1比較結果を生成する第1コンパレータと、
第1入力端子が前記第2電圧を受信して、第2入力端子が前記第1電圧を受信し、出力端子において前記第2比較結果を生成する第2コンパレータと、
前記第1比較結果および前記第2比較結果を受信して、前記第1比較結果に基づいて前記第1制御信号を生成し、前記第2比較結果に基づいて前記第2制御信号を生成する演算回路と、
を含む請求項1に記載のインピーダンスキャリブレーション回路。 - 前記演算回路が、二分探索を実行して、前記第1比較結果に基づいて前記第1制御信号を生成し、前記第2比較結果に基づいて前記第2制御信号を生成するために使用される請求項6に記載のインピーダンスキャリブレーション回路。
- 前記演算回路が、順番に、前記第1比較結果の電圧値に基づいて、前記第1制御信号の複数のビットをビット毎に調整し、前記第2比較結果の電圧値に基づいて、前記第2制御信号の複数のビットをビット毎に調整する請求項7に記載のインピーダンスキャリブレーション回路。
- 前記制御回路に接続され、前記第1制御信号および前記第2制御信号に対してフォーマット変換を行うために使用される信号フォーマットコンバータをさらに含む請求項1に記載のインピーダンスキャリブレーション回路。
- 前記信号フォーマットコンバータが、A/Dコンバータである請求項9に記載のインピーダンスキャリブレーション回路。
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