JP2022137131A - インピーダンスキャリブレーション回路 - Google Patents

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Abstract

【課題】インピーダンスキャリブレーション回路の処理時間を有効に減らすことのできるインピーダンスキャリブレーション回路を提供する。【解決手段】インピーダンスキャリブレーション回路は、第１キャリブレーション回路と、第２キャリブレーション回路と、制御回路とを含む。第１キャリブレーション回路は、キャリブレーションパッドを介して外部抵抗に接続されるのに適しており、第１制御信号および外部抵抗の抵抗値に基づいて、第１電圧を生成する。第２キャリブレーション回路は、第１制御信号および第２制御信号に基づいて、第２電圧を生成する。制御回路は、第１電圧と基準電圧を比較して第１比較結果を取得し、第１電圧と第２電圧を比較して第２比較結果を取得するために使用され、第１比較結果に基づいて第１制御信号を生成し、第２比較結果に基づいて第２制御信号を生成する。【選択図】図１

Description

本発明は、メモリデバイスに関するものであり、特に、インピーダンスキャリブレーシ
ョン回路に関するものである。
周知のメモリ技術では、メモリデバイス間の伝送線の出力インピーダンスとメモリデバ
イスの出力回路の出力インピーダンスが相互に整合しない時、出力回路に伝送された信号
に信号反射の問題が発生し、メモリデバイス間の信号またはデータ伝送の品質に影響を与
える。
したがって、メモリデバイスは、通常、ＺＱキャリブレーション操作を実行して、出力
回路の出力インピーダンスを最適化することのできる制御信号を生成することにより、出
力回路がこの制御信号によりインピーダンス値を正確に制御できるようにし、メモリデバ
イス間の伝送線の出力インピーダンスと出力回路の出力インピーダンスを相互に整合させ
ることができる。しかしながら、周知の技術は、通常、先にキャリブレーション回路のプ
ルアップ回路に対してキャリブレーションを行い、出力回路のプルアップ回路を最適化す
ることのできる制御信号を取得しなければ、キャリブレーション回路のプルダウン回路に
対してキャリブレーションを行い、出力回路のプルダウン回路を最適化することのできる
制御信号を取得することができない。
この状況では、周知のメモリデバイスがＺＱキャリブレーション操作を実行する時に、
キャリブレーション時間に長い時間がかかるため、メモリデバイスの操作品質に影響を与
える。
本発明は、第１キャリブレーション回路と第２キャリブレーション回路に対して同時に
キャリブレーション動作を実行して、メモリデバイスの出力回路の出力インピーダンスを
最適化する制御信号を取得し、それにより、インピーダンスキャリブレーション回路の処
理時間を有効に減らすことのできるインピーダンスキャリブレーション回路を提供する。
本発明のインピーダンスキャリブレーション回路は、第１キャリブレーション回路と、
第２キャリブレーション回路と、制御回路とを含む。第１キャリブレーション回路は、キ
ャリブレーションパッドを介して外部抵抗に接続されるのに適しており、第１制御信号お
よび外部抵抗の抵抗値に基づいて、第１電圧を生成する。第２キャリブレーション回路は
、第１制御信号および第２制御信号に基づいて、第２電圧を生成する。制御回路は、第１
電圧と基準電圧を比較して第１比較結果を取得し、第１電圧と第２電圧を比較して第２比
較結果を取得するために使用され、第１比較結果に基づいて第１制御信号を生成し、第２
比較結果に基づいて第２制御信号を生成する。
以上のように、本発明の実施形態におけるインピーダンスキャリブレーション回路は、
第１キャリブレーション回路を利用して、第１制御信号に基づいて第１トランジスタの抵
抗値をキャリブレーションすることにより、第１トランジスタの抵抗値を外部抵抗の抵抗
値と同じ値にすることができ、同時に、第２キャリブレーション回路を利用して、第１お
よび第２制御信号に基づいて第２および第３トランジスタの抵抗値をキャリブレーション
することにより、第２および第３トランジスタの抵抗値を同様に外部抵抗の抵抗値と同じ
値にすることができる。このようにして、インピーダンスキャリブレーション回路は、同
時に、第１～第３トランジスタの抵抗値を外部抵抗の抵抗値と実質的に同じ値に符合させ
た対応する第１および第２制御信号をメモリデバイスの出力回路に提供することにより、
上述した出力回路の出力インピーダンスを最適化して、インピーダンスキャリブレーショ
ン回路の処理時間を有効に減らすことができる。
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込
まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、
説明とともに、本発明の原理を説明する役割を果たしている。
本発明の１つの実施形態に係るインピーダンスキャリブレーション回路の回路概略図である。 本発明の１つの実施形態に係る制御信号のタイミング図である。 本発明の別の実施形態に係る制御信号のタイミング図である。 本発明の別の実施形態に係る図１に示したインピーダンスキャリブレーション回路の部分的回路概略図である。
図１は、本発明の１つの実施形態に係るインピーダンスキャリブレーション回路１００
の回路概略図である。図１を参照すると、インピーダンスキャリブレーション回路１００
は、キャリブレーション回路１１０、１２０、および制御回路１３０を含む。本実施形態
において、インピーダンスキャリブレーション回路１００は、メモリデバイスの中に設置
され、インピーダンスキャリブレーション回路１００が生成する制御信号ＣＯＤＥＰ、Ｃ
ＯＤＥＮをメモリデバイスの出力回路に提供して、上述した出力回路の出力インピーダン
スを最適化することができる。これにより、上述した出力回路の出力インピーダンスを最
適化された制御信号ＣＯＤＥＰ、ＣＯＤＥＮによって最適値に調整することができる。
本実施形態において、キャリブレーション回路１１０は、トランジスタＭ１を含む。ト
ランジスタＭ１の第１端子は、動作電圧ＶＤＤに接続され、トランジスタＭ１の第２端子
は、キャリブレーションパッドＺＱＰＡＤを介して外部抵抗ＲＺＱに接続される。キャリ
ブレーション回路１１０は、制御信号ＣＯＤＥＰおよび外部抵抗ＲＺＱの抵抗値に基づい
て、電圧ＶＺＱを生成することができる。
本実施形態において、キャリブレーション回路１２０は、トランジスタＭ２およびトラ
ンジスタＭ３を含む。トランジスタＭ２の第１端子は、動作電圧ＶＤＤに接続され、トラ
ンジスタＭ２の制御端子は、制御信号ＣＯＤＥＰを受信する。トランジスタＭ３の第１端
子は、接地電圧ＧＮＤに接続され、トランジスタＭ３の第２端子は、トランジスタＭ２の
第２端子に接続され、トランジスタＭ２の制御端子は、制御信号ＣＯＤＥＮを受信する。
キャリブレーション回路１２０は、制御信号ＣＯＤＥＰおよび制御信号ＣＯＤＥＮに基づ
いて、電圧ＶＮＺＱを生成することができる。
特に言及すべきこととして、本実施形態のキャリブレーション回路１１０およびキャリ
ブレーション回路１２０は、実質的にメモリデバイスの出力回路と同じ設置を有すること
ができ、キャリブレーション回路１１０およびキャリブレーション回路１２０は、メモリ
デバイスの出力回路の電圧対電流に等しい特性を有することができる。本実施形態のトラ
ンジスタＭ１およびトランジスタＭ２は、Ｐ型トランジスタで実施することができ、トラ
ンジスタＭ３は、Ｎ型トランジスタで実施することができるが、本発明はこれに限定され
ない。また、本実施形態の外部抵抗ＲＺＱは、メモリデバイスの出力回路の要求を満たす
抵抗値を有することができる。
また、制御回路１３０は、キャリブレーションパッドＺＱＰＡＤおよびキャリブレーシ
ョン回路１２０に接続される。本実施形態において、制御回路１３０は、コンパレータ１
３１、１３２および演算回路１３３を含む。コンパレータ１３１の第１入力端子（つまり
、非反転入力端子）は、キャリブレーションパッドＺＱＰＡＤに接続されて、電圧ＶＺＱ
を受信し、コンパレータ１３１の第２入力端子（つまり、反転入力端子）は、基準電圧Ｖ
ＲＥＦを受信する。また、コンパレータ１３１は、電圧ＶＺＱと基準電圧ＶＲＥＦを比較
して、その出力端子において比較結果ＣＯＭＰ１を生成することができる。本実施形態の
基準電圧ＶＲＥＦの電圧値は、動作電圧ＶＤＤの電圧値の半分に設定されるが、本発明は
これに限定されない。
コンパレータ１３２の第１入力端子（つまり、非反転入力端子）は、キャリブレーショ
ン回路１２０に接続されて、電圧ＶＮＺＱを受信し、コンパレータ１３２の第２入力端子
（つまり、反転入力端子）は、キャリブレーションパッドＺＱＰＡＤに接続されて、電圧
ＶＺＱを受信する。また、コンパレータ１３２は、電圧ＶＺＱと電圧ＶＮＺＱを比較して
、その出力端子において比較結果ＣＯＭＰ２を生成することができる。
また、演算回路１３３は、コンパレータ１３１の出力端子およびコンパレータ１３２の
出力端子に接続され、それぞれ比較結果ＣＯＭＰ１および比較結果ＣＯＭＰ２を受信する
。さらに、演算回路１３３は、比較結果ＣＯＭＰ１に基づいて制御信号ＣＯＤＥＰを生成
し、比較結果ＣＯＭＰ２に基づいて制御信号ＣＯＤＥＮを生成することができる。
インピーダンスキャリブレーション回路１００の操作の詳細に関し、具体的に説明する
と、実施形態のインピーダンスキャリブレーション回路１００は、ＺＱキャリブレーショ
ン動作を実行するためのキャリブレーションパッドＺＱＰＡＤを有する。キャリブレーシ
ョンパッドＺＱＰＡＤは、外部抵抗ＲＺＱを介して接地電圧ＧＮＤに接続され、且つキャ
リブレーション回路１１０のトランジスタＭ１が動作電圧ＶＤＤとキャリブレーションパ
ッドＺＱＰＡＤの間に設置されるため、キャリブレーション回路１１０は、制御信号ＣＯ
ＤＥＰに基づいて、キャリブレーションパッドＺＱＰＡＤ上の電圧ＶＺＱの電圧値を動作
電圧ＶＤＤの電圧値の半分に調整し、トランジスタＭ１の電圧値を外部抵抗ＲＺＱの電圧
値と実質的に等しい（または、それに近い）値にすることができる。
さらに説明すると、コンパレータ１３１が、電圧ＶＺＱと基準電圧ＶＲＥＦを比較して
、電圧ＶＺＱの電圧値が基準電圧ＶＲＥＦ（つまり、動作電圧ＶＤＤの電圧値の半分）の
電圧値と等しくないことを示す比較結果ＣＯＭＰ１を生成した時は、トランジスタＭ１の
電圧値が依然として外部抵抗ＲＺＱの電圧値と等しくない（または、近くない）ことを示
す。この時、演算回路１３３は、この比較結果ＣＯＭＰ１に基づいて、二分探索（Binary
Search）を実行することにより、キャリブレーションパッドＺＱＰＡＤ上の電圧ＶＺＱ
の電圧値を動作電圧ＶＤＤの電圧値の半分と等しく（または、それに近く）することので
きる対応する制御信号ＣＯＤＥＰをさらに計算する。
詳しく説明すると、本実施形態の制御信号ＣＯＤＥＰが７つのビットの二進法で表示さ
れると仮定すると、コンパレータ１３１が、電圧ＶＺＱの電圧値が基準電圧ＶＲＥＦの電
圧値と等しくないことを示す比較結果ＣＯＭＰ１を生成した時、演算回路１３３は、現在
の比較結果ＣＯＭＰ１の電圧値に基づいて、制御信号ＣＯＤＥＰの複数のビットをビット
毎に調整することができる。
例を挙げて説明すると、インピーダンスキャリブレーション回路１００が、比較結果Ｃ
ＯＭＰ１に基づいて、電圧ＶＺＱと基準電圧ＶＲＥＦの間の電圧差値の差が比較的大きい
と判断した時、演算回路１３３は、制御信号ＣＯＤＥＰの最大有効ビット（Most Signifi
cant Bit, MSB）を調整して、調整後の制御信号ＣＯＤＥＰをキャリブレーション回路１
１０に提供することができる。続いて、キャリブレーション回路１１０は、調整後の制御
信号ＣＯＤＥＰに基づいて、比較的大きな調整幅で電圧ＶＺＱの電圧値を高く、または低
く調整し、電圧ＶＺＱの電圧値を基準電圧ＶＲＥＦの電圧値に近づけることができる。
相対して、インピーダンスキャリブレーション回路１００が、比較結果ＣＯＭＰ１に基
づいて、電圧ＶＺＱと基準電圧ＶＲＥＦの間の電圧差値の差が比較的小さいと判断した時
、演算回路１３３は、制御信号ＣＯＤＥＰの最小有効ビット（Least Significant Bit, L
SB）を調整して、調整後の制御信号ＣＯＤＥＰをキャリブレーション回路１１０に提供す
ることができる。続いて、キャリブレーション回路１１０は、調整後の制御信号ＣＯＤＥ
Ｐに基づいて、比較的小さな調整幅で電圧ＶＺＱの電圧値を高く、または低く調整し、電
圧ＶＺＱの電圧値を基準電圧ＶＲＥＦの電圧値と実質的に等しく（または、近く）するこ
とができる。
つまり、電圧ＶＺＱの電圧値が基準電圧ＶＲＥＦの電圧値と実質的に等しくない（また
は、近くない）状況において、本実施形態の演算回路１３３は、電圧ＶＺＱと基準電圧Ｖ
ＲＥＦの間の電圧差値の大きさを考慮して、順番に比較結果ＣＯＭＰ１に基づいて制御信
号ＣＯＤＥＰを高ビットから低ビットに調整することにより、キャリブレーション回路１
１０が調整後の制御信号ＣＯＤＥＰに基づいて電圧ＶＺＱの電圧値を基準電圧ＶＲＥＦの
電圧値と実質的に等しい（または、近い）値に調整するまで（つまり、トランジスタＭ１
の抵抗値が外部抵抗ＲＺＱの抵抗値と実質的に等しく（または、近く）なるまで）、キャ
リブレーション回路１１０は、調整後の制御信号ＣＯＤＥＰに基づいて、キャリブレーシ
ョンパッドＺＱＰＡＤ上の電圧ＶＺＱを微調整することができる。
言及すべきこととして、電圧ＶＺＱの電圧値が基準電圧ＶＲＥＦの電圧値に安定して近
づいている時、演算回路１３３は、この状態で制御信号ＣＯＤＥＰを固定し、この状態で
対応する制御信号ＣＯＤＥＰをキャリブレーション回路１１０のトランジスタＭ１および
キャリブレーション回路１２０のトランジスタＭ２に提供することにより、トランジスタ
Ｍ１およびトランジスタＭ２の抵抗値を固定し、トランジスタＭ１およびトランジスタＭ
２の抵抗値を外部抵抗ＲＺＱの電圧値に固定させる。
一方、キャリブレーション回路１２０において、トランジスタＭ２およびトランジスタ
Ｍ３は、動作電圧ＶＤＤと接地電圧ＧＮＤの間に直列接続されるため、キャリブレーショ
ン回路１２０は、制御信号ＣＯＤＥＰおよび制御信号ＣＯＤＥＮに基づいて、節点Ｐ１上
の電圧ＶＮＺＱの電圧値を動作電圧ＶＤＤの電圧値の半分に調整することにより、トラン
ジスタＭ３の電圧値をトランジスタＭ２の電圧値と実質的に等しく（または、近く）する
ことができる。
詳しく説明すると、演算回路１３３は、制御信号ＣＯＤＥＰの状態を固定して、トラン
ジスタＭ１およびトランジスタＭ２を共に制御信号ＣＯＤＥＰに基づいて、外部抵抗ＲＺ
Ｑの電圧値と同じ値になるように調整できると同時に、コンパレータ１３２は、さらにキ
ャリブレーションパッドＺＱＰＡＤ上の電圧ＶＺＱと節点Ｐ１上の電圧ＶＮＺＱを比較し
て、比較結果ＣＯＭＰ２を生成する。
さらに説明すると、コンパレータ１３２が、電圧ＶＺＱと電圧ＶＮＺＱを比較して、電
圧ＶＮＺＱの電圧値が電圧ＶＺＱ（つまり、動作電圧ＶＤＤの電圧値の半分）の電圧値の
比較結果ＣＯＭＰ２と等しくないという指示を生成した時は、トランジスタＭ３の抵抗値
が依然としてトランジスタＭ２の抵抗値と等しくない（または、近くない）ことを示す。
この時、演算回路１３３は、この比較結果ＣＯＭＰ２に基づいて二分探索を実行すること
により、電圧ＶＮＺＱの電圧値を電圧ＶＺＱの電圧値と等しく（または、近く）すること
のできる対応する制御信号ＣＯＤＥＮをさらに計算する。
具体的に説明すると、本実施形態の制御信号ＣＯＤＥＮが７つのビットの二進法で表示
されると仮定すると、コンパレータ１３２が、電圧ＶＮＺＱの電圧値が電圧ＶＺＱの電圧
値と等しくないことを示す比較結果ＣＯＭＰ２を生成した時、演算回路１３３は、現在の
比較結果ＣＯＭＰ２の電圧値に基づいて、制御信号ＣＯＤＥＮの複数のビットをビット毎
に調整することができる。
例を挙げて説明すると、インピーダンスキャリブレーション回路１００が、比較結果Ｃ
ＯＭＰ２に基づいて、電圧ＶＮＺＱと電圧ＶＺＱの間の電圧差値の差が比較的大きいと判
断した時、演算回路１３３は、制御信号ＣＯＤＥＮの最大有効ビットを調整して、調整後
の制御信号ＣＯＤＥＮをキャリブレーション回路１２０のトランジスタＭ３に提供するこ
とができる。続いて、トランジスタＭ３は、調整後の制御信号ＣＯＤＥＮに基づいて、比
較的大きな調整幅で電圧ＶＮＺＱの電圧値を高く、または低く調整し、電圧ＶＮＺＱの電
圧値を電圧ＶＺＱの電圧値に近づけることができる。
相対して、インピーダンスキャリブレーション回路１００が、比較結果ＣＯＭＰ２に基
づいて、電圧ＶＮＺＱと電圧ＶＺＱの間の電圧差値の差が比較的小さいと判断した時、演
算回路１３３は、制御信号ＣＯＤＥＮの最小有効ビットを調整して、調整後の制御信号Ｃ
ＯＤＥＮをキャリブレーション回路１２０のトランジスタＭ３に提供することができる。
続いて、トランジスタＭ３は、調整後の制御信号ＣＯＤＥＮに基づいて、比較的小さな調
整幅で電圧ＶＮＺＱの電圧値を高く、または低く調整し、電圧ＶＮＺＱの電圧値を電圧Ｖ
ＺＱの電圧値と実質的に等しく（または、近く）することができる。
つまり、電圧ＶＮＺＱの電圧値が電圧ＶＺＱの電圧値と実質的に等しくない（または、
近くない）状況において、本実施形態の演算回路１３３は、電圧ＶＮＺＱと電圧ＶＺＱの
間の電圧差値の大きさを考慮して、順番に比較結果ＣＯＭＰ２に基づいて制御信号ＣＯＤ
ＥＮを高ビットから低ビットに調整することにより、キャリブレーション回路１２０が調
整後の制御信号ＣＯＤＥＰおよび制御信号ＣＯＤＥＮに基づいて電圧ＶＮＺＱの電圧値を
電圧ＶＺＱの電圧値と実質的に等しい（または、近い）値に調整するまで（つまり、トラ
ンジスタＭ３の抵抗値がトランジスタＭ２の抵抗値と実質的に等しく（または、近く）な
るまで）、キャリブレーション回路１２０は、調整後の制御信号ＣＯＤＥＰおよび制御信
号ＣＯＤＥＮに基づいて、節点Ｐ１上の電圧ＶＮＺＱを微調整することができる。
言及すべきこととして、電圧ＶＮＺＱの電圧値が電圧ＶＺＱの電圧値に安定して近づい
ている時、演算回路１３３は、この状態で制御信号ＣＯＤＥＮを固定し、この状態で対応
する制御信号ＣＯＤＥＰＮをキャリブレーション回路１２０のトランジスタＭ３に提供す
ることにより、トランジスタＭ３の抵抗値を固定し、トランジスタＭ１およびトランジス
タＭ２を外部抵抗ＲＺＱの電圧値に固定させる。
これに対し、図１および図２を同時に参照すると、図２は、本発明の１つの実施形態に
係る制御信号ＣＯＤＥＰ、ＣＯＤＥＮのタイミング図である。本実施形態において、イン
ピーダンスキャリブレーション回路１００は、外部のクロック発生器（Clock Generator
）または発振器（Oscillator）（図示せず）によりクロック信号ＺＱＣＬＫを生成するこ
とができる。さらに、インピーダンスキャリブレーション回路１００は、クロック信号Ｚ
ＱＣＬＫのタイミング状態に基づいて、ＺＱキャリブレーション操作を実行することがで
きる。
具体的に説明すると、インピーダンスキャリブレーション回路１００は、メモリデバイ
スがＺＱキャリブレーション操作の設定周期を実行し終えた後、ＺＱキャリブレーション
操作を開始することができる。図１および図２の実施形態において、コンパレータ１３１
の第１入力端子（つまり、非反転入力端子）およびコンパレータ１３２の第２入力端子（
つまり、反転入力端子）は、キャリブレーションパッドＺＱＰＡＤ上の電圧ＶＺＱを共同
で受信するため、いくつかの設計要求において（いくつかの実施形態において）、コンパ
レータ１３１およびコンパレータ１３２は、比較結果ＣＯＭＰ１および比較結果ＣＯＭＰ
２を同時に生成して、演算回路１３３が同時に比較結果ＣＯＭＰ１、ＣＯＭＰ２の電圧値
に基づいて、二分探索により制御信号ＣＯＤＥＰ、ＣＯＤＥＮの複数のビットを調整でき
るようにする。
この状況において、本実施形態のインピーダンスキャリブレーション回路１００は、同
時にキャリブレーション回路１１０のトランジスタＭ１およびキャリブレーション回路１
２０のトランジスタＭ２、Ｍ３に対してキャリブレーション動作を行い、これらのトラン
ジスタＭ１～Ｍ３の抵抗値を調整後の制御信号ＣＯＤＥＮ、ＣＯＤＥＰに基づいて外部抵
抗ＲＺＱの抵抗値と実質的に等しく（または、近く）することができ、それにより、イン
ピーダンスキャリブレーション回路１００の処理時間を有効に減らすことができる。同時
に、インピーダンスキャリブレーション回路１００は、トランジスタＭ１～Ｍ３の抵抗値
を外部抵抗ＲＺＱの抵抗値と実質的に同じ（または、近い）値に符合させた対応する制御
信号ＣＯＤＥＮ、ＣＯＤＥＰをメモリデバイスの出力回路に提供することにより、上述し
た出力回路の出力インピーダンスを最適化することができる。
図３は、本発明の別の実施形態に係る制御信号ＣＯＤＥＰ、ＣＯＤＥＮのタイミング図
である。図１および図３を同時に参照すると、本実施形態において、キャリブレーション
回路１２０は、調整後の制御信号ＣＯＤＥＮに基づいて、電圧ＶＮＺＱの電圧値を電圧Ｖ
ＺＱの電圧値に調整し、トランジスタＭ３の抵抗値をトランジスタＭ２の抵抗値と実質的
に同じ値にする必要があるため、電圧ＶＺＱの電圧値が変更された時、電圧ＶＮＺＱの電
圧値は、必然的にある程度調整される。
この状況では、キャリブレーション回路１２０において、トランジスタＭ３の第２端子
（すなわち、ドレイン端子）と第１端子（すなわち、ゲート端子）の間の電圧差が電圧Ｖ
ＮＺＱの電圧値変動の影響を受けて、この電圧差の設定値が不正確になる現象が発生し、
それにより、トランジスタＭ３が線形領域において操作できなくなる可能性がある。
したがって、別の設計要求において（別の実施形態において）、本実施形態の演算回路
１３３は、制御信号ＣＯＤＥＮの生成を延期することにより（例えば、制御信号ＣＯＤＥ
Ｐの最大有効ビットおよび６つ目のビットが出力されてから、制御信号ＣＯＤＥＮを続け
て生成する。ただし、本発明はこれに限定されない）、トランジスタＭ１、Ｍ２の抵抗値
に対して先にキャリブレーションを行ってから、トランジスタＭ３の抵抗値に対してキャ
リブレーションを行う方法で、ＺＱキャリブレーション操作を実行することができる。
同様に、インピーダンスキャリブレーション回路１００は、トランジスタＭ１～Ｍ３の
抵抗値を外部抵抗ＲＺＱの抵抗値と実質的に同じ（または、近い）値に符合させた対応す
る制御信号ＣＯＤＥＮ、ＣＯＤＥＰをメモリデバイスの出力回路に提供することにより、
上述した出力回路の出力インピーダンスを最適化することができる。
図４は、本発明の別の実施形態に係る図１に示したインピーダンスキャリブレーション
回路１００の部分的回路概略図である。図１および図４を参照すると、図１に示したイン
ピーダンスキャリブレーション回路１００は、さらに、信号フォーマットコンバータ４４
０を含んでもよい。本実施形態の信号フォーマットコンバータ４４０は、Ｄ／Ａコンバー
タ（Digital to analog converter, DAC）であってもよい。
本実施形態において、信号フォーマットコンバータ４４０は、演算回路１３３に接続さ
れ、制御信号ＣＯＤＥＰ、ＣＯＤＥＮを受信することができる。図１の実施形態と異なる
のは、本実施形態において、演算回路１３３が二分探索を実行した後、信号フォーマット
コンバータ４４０は、デジタル形式の制御信号ＣＯＤＥＰをアナログ形式の制御信号ＡＰ
に変換することができ、且つ制御信号ＡＰをキャリブレーション回路１１０のトランジス
タＭ１およびキャリブレーション回路１２０のトランジスタＭ２に生成することができる
。相対して、信号フォーマットコンバータ４４０は、デジタル形式の制御信号ＣＯＤＥＮ
をアナログ形式の制御信号ＡＮに変換することができ、且つ制御信号ＡＮをキャリブレー
ション回路１２０のトランジスタＭ３に生成することができる。
したがって、本実施形態において、キャリブレーション回路１１０は、制御信号ＡＰお
よび外部抵抗ＲＺＱの抵抗値に基づいて、電圧ＶＺＱの電圧値を調整することができ、且
つキャリブレーション回路１２０は、制御信号ＡＰ、ＡＮに基づいて、電圧ＶＮＺＱの電
圧値を調整することができる。
演算回路１３３が二分探索により制御信号ＣＯＤＥＰ、ＣＯＤＥＮの複数のビットを調
整する操作の詳細については、図１の実施形態の関連説明を参照して類推することができ
るため、ここでは説明を省略する。
以上のように、本発明の実施形態におけるインピーダンスキャリブレーション回路は、
第１キャリブレーション回路を利用して、第１制御信号に基づいて第１トランジスタの抵
抗値をキャリブレーションすることにより、第１トランジスタの抵抗値を外部抵抗の抵抗
値と同じ値にすることができ、同時に、第２キャリブレーション回路を利用して、第１お
よび第２制御信号に基づいて第２および第３トランジスタの抵抗値をキャリブレーション
することにより、第２および第３トランジスタの抵抗値を同様に外部抵抗の抵抗値と同じ
値することができる。このようにして、インピーダンスキャリブレーション回路は、同時
に、第１～第３トランジスタの抵抗値を外部抵抗の抵抗値と実質的に同じ値に符合させた
対応する第１および第２制御信号をメモリデバイスの出力回路に提供することにより、上
述した出力回路の出力インピーダンスを最適化して、インピーダンスキャリブレーション
回路の処理時間を有効に減らすことができる。
１００ インピーダンスキャリブレーション回路
１１０、１２０ キャリブレーション回路
１３０ 制御回路
１３１、１３２ コンパレータ
１３３ 演算回路
４４０ 信号フォーマットコンバータ
ＡＰ、ＡＮ、ＣＯＤＥＰ、ＣＯＤＥＮ 制御信号
ＣＯＭＰ１、ＣＯＭＰ２ 比較結果
ＧＮＤ 接地電圧
Ｍ１～Ｍ３ トランジスタ
Ｐ１ 節点
ＲＺＱ 外部抵抗
ＶＤＤ 動作電圧
ＶＺＱ、ＶＮＺＱ 電圧
ＶＲＥＦ 基準電圧
ＺＱＰＡＤ キャリブレーションパッド
ＺＱＣＬＫ クロック信号
本発明のインピーダンスキャリブレーション回路は、第１キャリブレーション回路と、第２キャリブレーション回路と、制御回路とを含む。第１キャリブレーション回路は、キャリブレーションパッドを介して外部抵抗に接続されるのに適しており、第１制御信号および外部抵抗の抵抗値に基づいて、第１電圧を生成する。第２キャリブレーション回路は、第１制御信号および第２制御信号に基づいて、第２電圧を生成する。制御回路は、第１電圧と基準電圧を比較して第１比較結果を取得し、第１電圧と第２電圧を比較して第２比較結果を取得するために使用され、第１比較結果に基づいて第１制御信号を生成し、第２比較結果に基づいて第２制御信号を生成する。第１キャリブレーション回路は、第１端子が動作電圧に接続され、第２端子がキャリブレーションパッドに接続され、制御端子が第１制御信号を受信し、第１制御信号に基づいて抵抗値を調整する第１トランジスタを含む。第２キャリブレーション回路は、第１端子が動作電圧に接続され、制御端子が第１制御信号を受信し、第１制御信号に基づいて抵抗値を調整する第２トランジスタと、第１端子が接地電圧に接続され、第２端子が第２トランジスタの第２端子に接続され、制御端子が第２制御信号を受信し、第２制御信号に基づいて抵抗値を調整する第３トランジスタと、を含む。

Claims (10)

  1. キャリブレーションパッドを介して外部抵抗に接続されるのに適しており、第１制御信
    号および前記外部抵抗の抵抗値に基づいて、第１電圧を生成する第１キャリブレーション
    回路と、
    前記第１制御信号および第２制御信号に基づいて、第２電圧を生成する第２キャリブレー
    ション回路と、
    前記第１電圧と基準電圧を比較して第１比較結果を取得し、前記第１電圧と前記第２電圧
    を比較して第２比較結果を取得するために使用され、前記第１比較結果に基づいて前記第
    １制御信号を生成し、前記第２比較結果に基づいて前記第２制御信号を生成する制御回路
    と、
    を含むインピーダンスキャリブレーション回路。
  2. 前記第１キャリブレーション回路が、
    第１端子が動作電圧に接続され、第２端子が前記キャリブレーションパッドに接続され、
    制御端子が前記第１制御信号を受信し、前記第１制御信号に基づいて抵抗値を調整する第
    １トランジスタを含む請求項１に記載のインピーダンスキャリブレーション回路。
  3. 前記第２キャリブレーション回路が、
    第１端子が動作電圧に接続され、制御端子が前記第１制御信号を受信し、前記第１制御信
    号に基づいて抵抗値を調整する第２トランジスタと、
    第１端子が接地電圧に接続され、第２端子が前記第２トランジスタの第２端子に接続され
    、制御端子が前記第２制御信号を受信し、前記第２制御信号に基づいて抵抗値を調整する
    第３トランジスタと、
    を含む請求項２に記載のインピーダンスキャリブレーション回路。
  4. 前記第１トランジスタおよび前記第２トランジスタが、Ｐ型トランジスタであり、前記
    第３トランジスタが、Ｎ型トランジスタである請求項３に記載のインピーダンスキャリブ
    レーション回路。
  5. 前記基準電圧の電圧値が、動作電圧の電圧値の半分である請求項１に記載のインピーダ
    ンスキャリブレーション回路。
  6. 前記制御回路が、
    第１入力端子が前記第１電圧を受信して、第２入力端子が前記基準電圧を受信し、出力端
    子において前記第１比較結果を生成する第１コンパレータと、
    第１入力端子が前記第２電圧を受信して、第２入力端子が前記第１電圧を受信し、出力端
    子において前記第２比較結果を生成する第２コンパレータと、
    前記第１比較結果および前記第２比較結果を受信して、前記第１比較結果に基づいて前記
    第１制御信号を生成し、前記第２比較結果に基づいて前記第２制御信号を生成する演算回
    路と、
    を含む請求項１に記載のインピーダンスキャリブレーション回路。
  7. 前記演算回路が、二分探索を実行して、前記第１比較結果に基づいて前記第１制御信号
    を生成し、前記第２比較結果に基づいて前記第２制御信号を生成するために使用される請
    求項６に記載のインピーダンスキャリブレーション回路。
  8. 前記演算回路が、順番に、前記第１比較結果の電圧値に基づいて、前記第１制御信号の
    複数のビットをビット毎に調整し、前記第２比較結果の電圧値に基づいて、前記第２制御
    信号の複数のビットをビット毎に調整する請求項７に記載のインピーダンスキャリブレー
    ション回路。
  9. 前記制御回路に接続され、前記第１制御信号および前記第２制御信号に対してフォーマ
    ット変換を行うために使用される信号フォーマットコンバータをさらに含む請求項１に記
    載のインピーダンスキャリブレーション回路。
  10. 前記信号フォーマットコンバータが、Ａ／Ｄコンバータである請求項９に記載のインピ
    ーダンスキャリブレーション回路。
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